JPH0754908B2 - 周波数合成器 - Google Patents

周波数合成器

Info

Publication number
JPH0754908B2
JPH0754908B2 JP58042480A JP4248083A JPH0754908B2 JP H0754908 B2 JPH0754908 B2 JP H0754908B2 JP 58042480 A JP58042480 A JP 58042480A JP 4248083 A JP4248083 A JP 4248083A JP H0754908 B2 JPH0754908 B2 JP H0754908B2
Authority
JP
Japan
Prior art keywords
frequency
circuit
output
phase
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58042480A
Other languages
English (en)
Other versions
JPS58170228A (ja
Inventor
マイケル・ジエ−ムス・アンダ−ヒル
リチヤ−ド・ジヤン・スコツト
Original Assignee
エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン filed Critical エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン
Publication of JPS58170228A publication Critical patent/JPS58170228A/ja
Publication of JPH0754908B2 publication Critical patent/JPH0754908B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H03L7/1978—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider using a cycle or pulse removing circuit

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 発明の分野 本発明は、クロック パルス発生器と、分周器とを含ん
で構成される基準周波発生器と、 該基準周波発生器の出力に結合されて基準周波数信号の
供給を受け、かつこの基準周波数信号よりその周波数に
対し特定の比率を有する周波数の出力信号を導出する周
波数変換回路とを有し、 該周波数変換回路は、電圧制御可変周波数発振器と、パ
ルス スワロー回路と、プログラム可能分周器と、位相
比較器と、低域ループ フィルタとを有して構成され、
さらにパルス スワロー回路と、プログラム可能分周器
とは、前記電圧制御可変周波数発振器の出力に結合され
た入力を有する周波数分割回路を構成し、 この周波数変換回路は、前記電圧制御可変周波数発振器
と、前記周波数分割回路を含む周波数制御ループ回路を
有しており、 またこの周波数変換回路の位相比較器は、該周波数変換
回路の入力に結合された第１入力と、帰還回路を構成す
る周波数分割回路の出力に結合された第２入力とを有
し、この位相比較器の出力は、電圧制御可変周波数発振
器の周波数制御入力に結合されており、 電圧制御可変周波数発振器の出力は周波数合成器の出力
に結合されている周波数合成器であり、 さらに本周波数合成器は、位相ジッタ測定回路を有し、 該位相ジッタ測定回路は、周波数制御ループ回路内の位
相ジッタを含む信号に結合されている入力と、位相変調
器の変調入力に結合されている出力とを有し、 位相変調器は、前記基準周波発生器の出力信号を、位相
ジッタ測定回路によって測定された位相ジッタ信号と反
対の極性の位相ジッタ信号によって変調する如くし、ま
たこの位相変調器の出力は前記位相比較器の第１入力に
結合されている周波数合成器に関するものである。
さらに本発明は、クロック パルス発生器と、分周器と
を含んで構成される基準周波数発生器と、 該基準周波発生器に結合され、入力の基準周波数信号よ
りその周波数に対し特定の比率を有する出力信号を導出
する周波数変換回路とを有し、 該周波数変換回路の入力よりその出力に至る信号通路に
は、レート逓倍器及び位相変調器を設けてなる周波数合
成器であり、 さらに本周波数合成器は、位相ジッタ測定回路を有し、
その入力は、周波数変換回路内の位相ジッタを含む信号
に結合し、位相ジッタ測定回路の出力を位相変調器の変
調入力に結合し、この位相変調器はその入力信号を前記
位相ジッタ測定回路によって測定された位相ジッタ信号
とは反対の極性の位相ジッタ信号で変調する如くした周
波数合成器に関する。
従来技術 この種周波数合成器については既知であり、出力周波数
を基準周波数から直接抽出する“直接”形か、発振器
を、基準周波数の所定有利分数（基準周波数の倍数を含
む）にロックするフェーズ ロック ループの一部を形
成する可変周波数発振器により出力周波数を生成するよ
うにした“間接”形あるいはフェーズ ロック ループ
形のいずれかにより形成している。
直接形周波数合成器の実施例に関しては、英国特許第1,
545,753号および第2,062,315号に記載されており、ま
た、フェーズ ロック ループ形周波数合成器の実施例
に関しては、英国特許第1,447,418号および第2,068,185
号に記載されている。
これらの各形式とも、周知のように、所要の周波数低減
の主要部分を与えるため可変モジュラス分周器を使用し
ているが、このような分周器は分周しようとする周波数
の正しい低調波のようにスペクトル的に純粋な周波数の
みしか生成することができない。したがって、低調波以
外の周波数は低減しようとする周波数の所定のサイクル
を抹消するサイクル抹消技術により生成するようにして
いる。このような技術については、よく知られており、
サイド ステップ プログラミング（例えば、アイ・イ
ー・イー・コロキューム ダイジェスト（IEE Colloqui
um Digest）1972/11,9/1ないし9/5ページに記載されて
いるエー・エフ・エバース（A.F.Evers）、ディー・ジ
エー・マーチン（D.J.Martin）による論説“改良形ディ
ジタル周波数合成器（Improved forms of digital freq
uency synthesisers）”を参照のこと）、パルス ブラ
ンキング、パルス除去、パルス抹消（パルス キャンセ
レーション）およびパルスまたはサイクル呑込み（パル
ス スワローイング）などと呼称されている。また、こ
の技術に関しては、マラード技術ノート（Mullard Tech
nical Note）142に掲載の論文“多機能LSI周波数合成器
（Versatile LSI frequency synthesiser）“,8〜９ペ
ージにも記載されている。
従来技術による装置の場合、パルス源は、標準的に、固
定数の入力パルスに対してプログラム可能の複数の出力
パルスを生成するようにした少なくともプログラム可能
なレート逓倍器を介して、基準周波数または可変周波数
発振器からサイクル抹消パルスを抽出するようにしてい
る。この場合、これらの出力パルスは、そこからパルス
を抽出する周波数の任意の有理分数値をとりうる平均周
波数を有するが、これらは入力パルスによりストローブ
されるので、連続する出力パルス間の周期は変化し、こ
れらの変化（“ジッタ”と呼称する）は、ジッタの影響
を低減するため、前記の補償回路を設けない場合は、出
力周波数に変化を生ずる。
前述の英国特許第1,447,418号に記載されている周波数
合成器の場合、周波数低減は、供給される各入力パルス
ごとに、累算値にプログラム可能な増分を加算し、累算
器の容量を超過するごとに出力パルスを与え、超過分を
剰余として累算器に残すように形成した連続加算レート
逓倍器により部分的に行うようにしている。その作動原
理は、累算器の容量を１とし、各入力パルスごとに累算
器内の値に0.7が加算される簡単な例をとることにより
容易に理解できる。この場合、累算器はオーバフロー
し、２番目、３番目、５番目、６番目、８番目、９番目
および10番目の入力パルスに対して１つの出力パルス、
すなわち、10の入力パルスに対して７つの出力パルスを
与える。換言すれば、平均のパルス繰返数はレート逓倍
器により0.7倍される。
上述の特許には、累算器内の剰余をディジタル・アナロ
グ変換器でアナログ形状に変換し、その結果得られるア
ナログ信号を用いて、ジッタに起因する位相比較器の出
力の任意の変動を補償するようにしたシステムが記載さ
れている。また、この場合、任意の瞬時における累算器
内の剰余は、パルスが抹消されることにより生ずる位相
ジッタ量の函数であることが判明しており、きわめて効
果的なシステムであるが、使用する電子回路がかなり複
雑であるという難点がある。
また、少なくとも大部分の最近の周波数合成器において
は、レート逓倍器を用いて最小周波数ステップの大きさ
を求め、基準周波数発生器、もしくはフェーズ ロック
ループ形合成器の場合には、出力周波数を与える電圧
制御発振器からパルス入力を抽出している。また任意の
位相ジッタを有効に予知する補償信号を、レート逓倍器
回路またはレート逓倍器に関連する回路から抽出するよ
うにするか、サイクル抹消を生ずるパルスの“履歴”に
少なくとも依存させるようにし、予知的補償信号を与え
るようにしている。
発明の目的 本発明の目的は電子的ハードウエアを少なくするととも
に、側波帯抑圧を改善し、かつ、任意のパルス源を使用
しうるようにした上述形式の周波数合成器を提供しよう
とするものである。
発明の開示 本発明は特許請求の範囲各項記載の構成を特徴とする。
発明の効果 本発明による周波数合成器は周波数オフセットを与える
のに任意のパルス源を使用することができ、出力周波数
変換のためのパルスの間引きに起因するジッタを含む任
意のパルス列から直流を除去し、アナログ的に積分する
ことにより、位相ジッタを有効に予知する補償信号を抽
出しうるという利点を有する。
ジッタ補償信号を生成するいわゆる“位相予知”形と呼
ばれる既知の周波数合成器においては、補償信号回路に
ディジタル技術を使用し、一般に、ディジタル・アナロ
グ変換器を包含させるようにしている。これらの技術を
実現するにあたっては、必要とする全信号範囲にわたっ
て均一な種々のアナログステップの大きさを得ることは
不可能であり、その結果、出力信号レベルに比し約30dB
低いレベルのスプリアス側波帯ノイズが生ずるが、本発
明では、直接アナログ積分を用いることにより、利得平
衡後に変換誤差を生ずることを防止し、また、側波帯ノ
イズレベルをさらに20ないし30dB減少させることができ
る。
このように、本発明周波数合成器は、側波帯抑圧に顕著
な改善を与えるのみでなく、回路構成の複雑さを相当大
幅に軽減させることが可能となる。実際に、補償回路は
ジッタを含むパルス列があらわれる合成器回路内のほぼ
任意の点に接続することができ、補償信号回路がない場
合には、例えば、サイクル抹消回路の入力または出力に
接続することができる。前者の場合には、サイクル抹消
のもととなるパルスから補償信号を抽出し、後者の場合
には、サイクルを抹消したパルス列から補償信号を抽出
することになる。
本目的に対しては、上述の直流除去回路は直流阻止回路
を含むだけでなく、直流の有する任意の効果を補償し、
または無効にする回路をも包含するものと理解すべきで
ある。したがって、積分器に供給される信号内に直流が
存在することにより、積分器が飽和した場合でも、例え
ば、英国特許第2,074,421A号に記載されているような方
法で、直流の影響を補償または無効にすることができ
る。
また、補償信号回路には、その利得が合成器の出力周波
数に反比例するような増幅器を設けることが望ましい。
これは、補償信号のレベルを正しく保持させるだけでな
く、合成器の出力周波数の大きな周波数変化による出力
信号の任意の変化を正確に補償することを可能にする。
また、パルス源は周波数合成器の出力または基準周波数
発生器からパルスを抽出するようにしてもよく、レート
逓倍器を具備することもできる。このような場合には、
パルスの周波数をそれを抽出する周波数源に比しきわめ
て低い値に低減させるための分周器を必要とするが、こ
の複雑さは、パルス源を可変周波数を有するパルス発生
器で形成することにより回避することが可能となる。し
たがって、例えば、パルス源のない合成器の最低周波数
ステップを100Hzとした場合、０ないし100Hzの可変周波
数を有するパルス源は最小の周波数ステップの大きさを
1Hzまたはそれ以下まで減少させることができる。
また、周波数合成器を、可変周波数発振器と、出力周波
数の位相と周波数低減を行った後の基準周波数の位相を
比較する位相比較器と、ループ フィルタとを含む既知
のフェーズ ロック ループ形成とした場合は、該位相
比較器への入力通路内または位相比較器からの出力通路
内のいずれかに位相変調器を配置し、補償信号回路の出
力を位相変調器の位相変調制御入力に接続することが望
ましい。かくすれば、可変周波数発振器と位相比較器と
の間の通路内にパルス抹消により位相比較器の一方の入
力にあらわれる任意のジッタを他の入力にあらわれる位
相変調器に起因する同一位相ジッタにより補償すること
が可能となり、したがって、位相比較器からループ フ
ィルタを介して可変周波数発振器に供給される周波数制
御信号にはジッタ成分は含まれない。また、補償信号
を、位相比較器の出力に存在する任意の位相ジッタを抹
消するような方法で位相比較器の出力に加えるようにす
ることもできる。
これに対して、周波数合成器を、少なくとも出力周波数
の主要部分を基準周波数から直接生成するようにした直
接形とした場合は、補償信号回路の出力を用いて遅延発
生器の遅延を制御することにより、合成器の出力を形成
する遅延発生器よりの出力パルスをそれぞれそれらの間
の周期が等しくなるような量だけ遅延させるようにする
ことが望ましい。
実施例 以下図面により本発明を説明する。
第１図は本発明周波数合成器の第１実施例のブロック図
を示す。
図示周波数合成器は電圧制御可変周波数発振器VFOを含
み、この発振器の出力により周波数合成器の出力（周波
数F0）を構成するとともに、この出力をパルス スワロ
ー回路（パルス呑込み回路）PSの一方の入力にも接続す
る。パルス スワロー回路PSの出力は調整可能な数Ｎ
（ただしＮ＞１）で分周するプログラム可能分周器PDに
接続する。プログラム可能分周器PDの出力は位相比較器
PCの第１比較入力に接続するほか、ストロービング回路
STRのストローブにも接続する。また、ストロービング
回路STRの他の入力は、周波数合成器の出力周波数範囲
より低い周波数範囲の可変周波数Fosを有するオフセッ
ト周波数源OFSの出力に接続する。周波数合成器は、例
えば、プログラム可能分周器PDにより1KHzステップで調
整可能な1.6MHzないし30MHzの出力周波数範囲を有し、
可変オフセット周波数源OFSは10Hzステップで調整可能
な０ないし999Hzの周波数範囲を有する。前記オフセッ
ト周波数源は、例えば、クロック パルス発生器CPGま
たは分周器PDの出力からオフセット周波数を抽出するよ
うにすることができる。第１図では上記接続に関しては
図示を省略してある。したがって、オフセット周波数源
OFSは、例えば、英国特許第1,447,418号の第３図にそれ
ぞれ文字符号RMおよびD1で示すようなレート逓倍器およ
び分周器により形成してもよく、また、前記英国特許の
第２図に文字符号Ｒで示すようなレート逓倍器のみによ
り形成することもできる。また、オフセット周波数源OF
Sは、アナログ入力またはディジタル入力に応じて直接
オフセット周波数を発生させるようにすることもでき
る。
勿論、このようなオフセット周波数を提供するには種々
の方法があるが、必要なことのすべては、オフセット周
波数源の出力周波数Fosの周波数範囲を周波数合成器の
周波数範囲に比し小さくすることである。これは、周波
数Frの制御可能範囲により周波数合成器の最小周波数ス
テップが設定されることによる。
ストロービング回路STRの出力はパルス スワロー回路P
Sにスワロー コマンド入力に接続するほか、利得制御
増幅器GCAを介して位相ジッタ制御回路の入力である直
流除去回路DCRの入力にも接続し、前記直流除去回路DCR
の出力をアナログ積分器INTを介して位相変調器PMの位
相制御入力に供給する。また、クロック パルス発生器
CPGは高安定の繰返数（周波数）を有するパルスを導出
する。これらのパルスは、必要に応じてその周波数を分
周器DIVで分周して基準周波数Fr（すなわち、1000p.p.
s）を与え、位相変調器PMを介して位相比較器PCの第２
比較入力に供給するようにし、前記位相比較器PCよりの
出力信号を低減ループ フィルタLPF介して発振器VFOの
周波数制御入力に供給する。
フェーズロック ループ制御回路VFO−PS−PD−PC−VFO
の作動については既知であり、前述の英国特許第1,447,
418号に関連部分に記載されている。
これを要約すれば、位相比較器PCの出力信号を低域ルー
プフィルタLPFで積分し、分周器PDから位相比較器PCの
第１比較入力に供給される信号の位相が位相変調器PMを
介して比較器PCの第２比較入力に供給される信号の位相
に等しくなるまで、発振器VFOの周波数を調整する。ま
た、比較器PCに供給される２つの入力信号の相対位相が
僅かにずれる傾向がある場合には、比較器PCへの２つの
入力信号の位相差が零になるように発振器VFOの位相を
偏移させる方法に比較器PCの出力信号が変わるようにし
ている。
第１図示回路の上記以外の部分は従来技術のもとは異な
るので、以下その部分の作動につき詳述することにす
る。平均周波Fosを有するオフセット周波数源OFSよりの
出力パルスは、分周器PDの出力パルスにより回路STRで
ストローブされ、所定長の出力パルスを与える。これら
のパルスは前述の英国特許第1,447,418号の第２図に示
す関連パルスFrと全く同じ方法でパルス スワロー回路
PSを作動させ、出力周波数F0をFosだけオフセットさせ
る。Fosは出力周波数F0のきわめて微細な制御を与える
よう選定することが望ましい。これらのパルスは直流除
去回路DCRに供給されるパルス信号Ａを形成する。回路D
CRは、パルス信号中の任意の直流成分を除去し（直列コ
ンデンサにより）、もしくはアナログ積分器（INT）内
でD.C（直流）により惹き起される可能性のある任意の
飽和効果を補償する機能を有する。直流除去回路（DC
R）とアナログ積分器との縦続接続によって位相ジッタ
測定回路を構成する特に適当な補償方法に関しては、英
国特許第2,072,241A号に記載されている。かくして得ら
れる直流除去回路DCRよりの出力信号Ｂはアナログ積分
器INTにより積分して信号Ｃとし、この信号Ｃを用いて
位相変調器PMにより生成される位相遅延を制御する。
本発明において、ストロービング回路STRと、オフセッ
ト周波数源OFSとによって、パルス スワロー回路PSを
制御する動作をさらに詳細に説明する。ストロービング
回路STRは、オフセット周波数源OFSよりの入力信号Fos
より所定（固定）長の出力パルスを導出する。これらの
出力パルスのおのおのは、パルス スワロー回路PSにお
いて、その出力パルス トレンで、その入力パルスをス
キップさせる作用をする。ストロービング回路STRが設
けてあるのは、入力信号Fosの１サイクル当り、単一の
パルスをスキップさせるためである。期間長1/Fosの１
サイクル内で生ずる電圧制御可変周波数発振器VFOの出
力サイクル数Ｍは次式で表わされる。
Ｍ＝Fo/Fos …（１） Ｍは次式でも表わされる。
Ｍ＝Ｐ・(Fr/Fos）−１ …（２） なおここで、Ｐはプログラム可能分周器PDの分周率であ
る。また式中の−１は、パルス スワロー回路PSの動作
によって1/Fos秒当り１インパルスを除去することを意
味する。これらの式（１）及び（２）より次式が容易に
導きうる。
Fo/Fos＝Ｐ・（Fr/Fos）−１ または、 Fo＝Ｐ・Fr−Fos 周波数Fosを、Frに比して小さく選定することによっ
て、Frより小さな周波数増分（インクレメント）が得ら
れる。
前述したように、パルス信号Ａに応答するパルス スワ
ロー回路PSの作動は、プログラム可能分周器PDの出力に
導出されるパルスにジッタを生ずる。このジッタは、信
号Ａ内にパルスが到来した際、パルス スワロー回路PS
がパルスの呑込む（除去する）ごとに、パルス内に位相
遅延としてあらわれる。この同じ信号Ａは、回路素子DC
RおよびINTを介して位相変調器PMよりのパルス内に関連
の位相遅延を生じさせるのにも使用される。かくして、
位相変調器PMより位相比較器PCに供給されるパルスは、
プログラム可能分周器PDより供給される関連パルスのジ
ッタ遅延とほぼ同じ程度遅延されることになり、したが
って、電圧制御可能周波数発振器VFOの出力周波数F0に
及ぼすジッタの影響は少なくとも相当大幅に低減され
る。
本発明において、信号Ａを用いて、回路素子DCR→INT→
PMの構成でジッタを低減させうる理由は次の如くにも説
明できる。
従来の回路では、レート乗算器のアキュムレータの乗余
成分よりジッタ補償信号を形成していた。このアキュム
レータの乗余成分とは、実際上は入力パルスの積分値で
ある。
さらに既述の如く、ディジタルのアナログ変換器の実用
上の制限より、所望の出力信号レベルにおいて、スプリ
アス側帯波レベルを30dB以下とすることはできなかっ
た。しかし本発明では、従来例のアナログ累算器の後に
ディジタル・アナログ変換器を接続した累算回路による
ディジタル積分を、アナログ積分によって置換し、この
アナログ積分では、ディジタル・アナログ変換による変
換誤差なしに直接に補償信号を導出しうるため、側波帯
のノイズレベルを従来よりも20〜30dB減少させることが
可能となる。
実際に、信号Ｃはジッタに起因する任意の位相遅延を予
知し、これによりこの遅延を補償するような値を有す
る。予期されるように、オフセット周波数Fosを増加さ
せるにしたがって、単位時間あたりのジッタの量は増加
し、したがって、ジッタ補償信号Ｃの値は増加する。ま
た、直流含有量が除去されているため、信号Ｂの平均値
は零となり、したがって、信号Ｃはパルス スワロー技
術に起因するジッタ量の函数となるが、分周器PDへの入
力においてパルスが減ぜられた場合における位相比較器
PCよりの電圧ステップはパルスの長さ（すなわち、VFO
出力周波数の１サイクル）に比例し、したがって周波数
F0に反比例する。したがって、1.6MHzないし30MHzの周
波数範囲を有する上述の周波数合成器の場合には、周波
数合成器がその出力周波数範囲の一方の端から他端へス
イッチされた場合、ジッタ補償回路により取扱われる信
号の振幅は変化し得ることになり、これによりジッタ補
正信号Ｃに不正確さをもたらす。
これがため、本実施例においては、補正信号回路内に利
得制御増幅器GCAを配置し、その入力に周波数F0を有す
る周期・アナログ変換器PACの出力を供給することによ
り、利得制御増幅器GCAの利得を制御するようにしてお
り、このようにし、て全周波数範囲にわたって、きわめ
て精密かつ正確なジッタに対する補償を与えることがで
きる。
また、本実施例の場合は、直流除去回路DCRの前段に利
得制御増幅器GCAを配置しているが、前記利得制御増幅
器GCAは直列回路STR−DCR−INT−PM内の任意の場所に配
置しうること当然である。
以上の説明から分るように、位相補正信号はきわめて簡
単な方法でオフセット周波数源OFS内の位相ジッタから
直接抽出することができる。さらに、補正ステップは、
ディジタル手段をベースにした既知の方式に対しアナロ
グ手段により抽出するようにしている。それは、既知の
位相予知法の場合に発生する実際のディジタル・アナロ
グ変換器の不正確さに起因する不連続性により補正信号
が害われることがないことによる。
最近の周波数合成器においては、間隔が接近した出力周
波数に対する要望が多く、このことは所定出力周波数に
対するFosの値を小とし、大きな分周比を必要とする。
これは、出力ノイズやスイッチング速度に関し受容でき
ないような性能をもたらす。しかし本発明周波数合成器
によるときは、小さな周波数増分を許容することがで
き、同時に、かなり高い基準周波数Frでシステムのノイ
ズおよびスイッチング速度性能（パーフォーマンス）を
与えることができる。
第２図は直接形の周波数合成器、すなわち、基準周波数
発生器よりの可変数のパルスを抹消して、所要の（低
い）出力周波数を与えるようにした周波数合成器を示
す。
この周波数合成器は、順次に、クロック パルス発生器
CPGを含む安定周波数源と、必要に応じて、その出に繰
返数（周波数）Frを有するパルスを導出するプログラム
可能分周器DIVと、レート逓倍器RMと、遅延装置DLと、
それぞれ、スタート入力Ｓおよびリセット入力Ｒを有す
るランプ発生器RGと、その出力により合成器の出力周波
数F0を形成させるようにしたアナログ比較器COMと含
む。
また、補償信号回路は直流除去回路DCRと、アナログ積
分器INTと、分周器DVと、加算回路SUMとを含む。前記レ
ート逓倍器RMの逓倍率は入力信号ｎにより制御されるよ
うにする。前記入力信号ｎは分周器DVの分周率をも決定
する。
以下、第２図示回路の作動につき説明する。レート逓倍
器RMは、その出力にFrm＝ｎ・Fr、 ただし、０＜ｎ＜１で与えられるパルス レートFrmを
発生する。これらの出力パルスは入力パルスFrと同期し
ているため、同一周波数の均一間隔パルス列に関する位
相ジッタを有する。
上記以外の他の回路の目的はレート逓倍器出力と該均一
間隔パルス列間の位相誤差を計算し、それによりジッタ
誤差を除去することにある。レート逓倍器RMよりの出力
信号はまずその直流成分を回路DCRにより除去し、次い
でアナログ積分器INTにより積分される。次に、積分さ
れた信号は、実際には、逓倍ディジタル・アナログ変換
器を含む分周器DVによりレート逓倍制御信号ｎで分周さ
れる。
かくして得られる分周器DVの出力アナログ信号は均一間
隔パルス列を生成させるためレート逓倍器出力に要する
タイム アドバンス（時間の進み）に比例しているが、
ランプ発生器RGと比較器COMの組合せは、レート逓倍器
出力信号を遅延させうるだけであるため、分周器DVの出
力の値をクロックパルスの１つの全周期（“1"）を表わ
すアナログ電圧だけオフセットさせる必要があり、加算
回路SUMを用いてこれを行うようにしている。
均一間隔出力パルスは以下のようにして生成される。す
なわち、レート逓倍器RMよりの出力パルスは、アナログ
積分処理を行う時間を与えるため、１クロック周期の間
遅延装置DLにより遅延を与える。次いで、この遅延パル
スはランプ発生器RGのスタート入力Ｓに供給され、発生
器RGの出力にランプ電圧を導出させる。この電圧は、例
えば、差動演算増幅器を含む比較器COMの非反転（＋）
入力に供給される。また、比較器COMの反転（−）入力
には、加算回路SUMから所望の遅延に比例する電圧が供
給される。ここで、ランプ電圧がこの遅延電圧に到達す
ると、比較器の出力は高レベルとなり、ランプ発生器は
その入力Ｒを介してリセットされる。かくして、周波数
合成器出力は比較器COMよりのきわめて短い出力パルス
により形成されることになる。また、レート逓倍器RMの
後続の出力も同様にして正しい量だけ遅延され、比較器
出力には、周波数F0＝nFr（ただし、０＜ｎ＜１）を有
する均一間隔パルス列が得られる。
加算回路SUM、ランプ発生器RGおよび比較器COMはとも
に、分周器DVよりの補償信号の制御により、その出力パ
ルスをそれぞれその発生周期が等しくなる量だけ遅延さ
せるようなプログラム可能遅延発生器を構成する。
なお本実施例で加算回路SUMにアナログ電圧を印加する
理由は次の如くである。
本実施例において、周波数合成器の出力パルスの位相ジ
ッタを補償する可変遅延は、ランプ発生器RG、比較器CO
M、及び加算回路SUMによって形成される。この遅延の値
は比較器COMの負入力に供給されるスレショールド値に
よって定まる。このスレショールド値が小であると、ラ
ンプ発生器RGの出力電圧が先にその値より大となり、僅
かな遅延で出力パルスが生じてしまう。そのスレショー
ルド値が大であると、ランプ発生器RGの出力がスレショ
ールド値を超える迄により長い時間を必要とし、出力パ
ルスは大きな遅延で生ずる。ランプ発生器RGは正信号の
みを発生するので、比較器COMのスレショールド値は常
に正とする必要がある。ジッタ信号は正の値をとること
もあるし、負の値をとることもあるので、一定の値“1"
を加算し、比較器COMのスレショールド値を常時正とす
る必要がある。比較器はかかる目的で設けられている。
以上の動作説明をより明瞭にするため、本実施例の各部
のパルス波形を示す第３図を参照して再度動作を説明す
る。
基準信号Frは、分周回路DIVを通じて規則正しい正規の
間隔で生ずる一連のパルスより成る。レート逓倍器RMよ
りの出力信号FrmはFrより少ない数のパルスを有する。
これは周波数を逓降させるためであり、各パルスはFrと
同じ時間に生ずる。これはFrmがオーバーフロー パル
スの状態を示すからである。一番下の行の出力周波数Fo
は一連のほぼ規則正しいパルスより成り、その各パルス
は、各対応の遅延されたFrmパルス（DL o/p）をそれぞ
れ可変量Δｔづつ遅延させたものより成り、これは位相
ジッタの除去のためである。
ランプ発生器RMとアナログ比較器COMとの組合せによっ
ては、レート逓倍信号Frmを遅延させることのみのがで
き、進相させることはできないため、前位のFrmパルス
に対し、遅延量Δｔをオフセットする必要がある。これ
は加算回路SUMへの入力を１より減算し、その信号SUM o
/pを比較COMの反転入力に供給することにより実現でき
る。
Foパルスのおのおのを正しく遅延させるため、各遅延時
間Δｔは、アナログ変換器を含む分周器DVにより、効果
的に振幅が所望の遅延に比例するパルスに変換する。遅
延回路DLで１基準周期づつ遅延されている各レート逓倍
パルス（DL o/p）の発生時において、振幅信号を発生
し、後位のDL o/pパルス迄待つことなく、振幅信号を発
生し、対応のレート逓倍パルスを正しく遅延させるた
め、一定の傾斜のランプ電圧FRGを発生させる。この電
圧をアナログ比較器の非反転入力に供給する。アナログ
比較器COMにおいて、このランプ電圧の振幅が反転入力
の電圧の振幅に等しくなると、この電圧は所要の遅延に
比例したものとなる。これにより比較器COMの出力はハ
イとなりランプ発生器RGをリセットする。これにより周
波数合成器の出力信号Foはほぼ正規の一定の間隔で生ず
るパルスの連続を有することとなる。
補償信号回路内には、必要に応じて、第１図に関し前述
したような方法で利得制御増幅器を直列に配置すること
もできる。
以上、２つの特定実施例につき説明してきたが、信号補
償回路以外の合成器の主要部分に対しては、既知の技術
により種々の変形回路配置を与えることができること明
白である。したがって、そこから補償信号を抽出するパ
ルス列をそれ自体は、可変周波数パルス発生器、適当に
分周した後のクロックパルス発生器、もしくは合成器の
出力周波数から抽出することもできる。これらの場合に
は、パルス列がパルス キャンセレーションの直接原因
となる−すなわちパルス列の各パルスがより高い周波数
パルス列から１つのパルスを抹消させることになる。
また、既にパルス キャンセレーションが行われたパル
ス列から補償信号を抽出するようにすることもでき、第
２図示実施例はこの１つの例にすぎない。
さらに、第１図に示すようなパルス スワロー形回路に
対しては、種々の既知のサイクル抹消回路があり、例え
ば、第１図のパルス スワロー回路PSとプログラム可能
レート分周器の代わりに、例えば、抹消コマンドパルス
が、それぞれ、その入力に存在するか、しないかにより
（Ｎ＋１）またはＮで分周するようにした既知の可変モ
ジュロ分周器を使用することもできる。
また、第１図に関し前述した実施例においては、補償信
号は位相変調器の位相を制御し、また、第２図に関し前
述した実施例においては、補償信号は遅延発生器の遅延
を制御しており、これは位相変調器のそれに対しても同
じ効果を呈する。しかしながら、アナログ加算装置内に
おいて、例えば、前述の英国特許第1,447,418号に示す
ような方法で第１図の位相比較器PCの出力信号に補償信
号を付加するようにすることもできる。
【図面の簡単な説明】
第１図は本発明に係るフェーズ ロック ループ形周波
数合成器のブロック図、 第２図は本発明に係る直接形周波数合成器のブロック
図、 第３図は第２図の回路の動作説明用波形図である。 VFO……電圧制御可変周波数発振器 PS……パルス スワロー回路 PC……位相比較器 PD……プログラム可能分周器 STR……ストロービング回路 OFS……オフセット周波数源 GCA……利得制御増幅器 DCR……直流除去回路 INT……アナログ積分器 CPG……クロックパルス発生器 DIV,DV……分周器または除算器 PM……位相変調器 LPF……低域ループ フィルタ PAC……周期・アナログ変換器 RM……レート乗算器または逓倍器 DL……遅延装置 RG……ランプ発生器 COM……アナログ比較器 SUM……加算回路

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】クロック パルス発生器（CPG）と、分周
    器（DIV）とを含んで構成される基準周波発生器（CPG,D
    IV）と、 該基準周波発生器（CPG,DIV）の出力に結合されて基準
    周波数信号（Fr）の供給を受け、かつこの基準周波数信
    号（Fr）よりその周波数に対し特定の比率を有する周波
    数の出力信号を導出する周波数変換回路（PC,LPF,VFO,P
    S,PD）とを有し、 該周波数変換回路は、電圧制御可変周波数発振器（VF
    O）と、パルス スワロー回路（PS）と、プログラム可
    能分周器（PD）と、位相比較器（PC）と、低域ループ
    フィルタ（LPF）とを有して構成され、パルス スワロ
    ー回路（PS）と、プログラム可能分周器（PD）とは、前
    記電圧制御可変周波数発振器（VFO）の出力に結合され
    た入力を有する周波数分割回路（PS,PD）を構成し、 これによりこの周波数変換回路は、前記電圧制御可変周
    波数発振器（VFO）と、前記周波数分割回路（PS,PD）を
    含む周波数制御ループ回路（PS,PD,PC,LPF,VFO）を構成
    し、 またこの周波数変換回路の位相比較器（PC）は、該周波
    数変換回路の入力に結合された第１入力と、帰還回路を
    構成する周波数分割回路（PS,PD）の出力に結合された
    第２入力とを有し、この位相比較器（PC）の出力は、電
    圧制御可変周波数発振器（VFO）の周波数制御入力に結
    合されており、 電圧制御可変周波数発振器（VFO）の出力は周波数合成
    器の出力に結合されている周波数合成器であり、 さらに本周波数合成器は、位相ジッタ測定回路（DCR,IN
    T）を有し、 該位相ジッタ測定回路（DCR,INT）は、周波数制御ルー
    プ回路（PS,PD,PC,LPF,VFO）内の位相ジッタを含む信号
    に結合されている入力と、位相変調器（PM）の変調入力
    に結合されている出力とを有し、 位相変調器（PM）は、前記基準周波発生器の出力信号
    を、位相ジッタ測定回路（DCR,INT）によって測定され
    た位相ジッタ信号と反対の極性の位相ジッタ信号によっ
    て変調する如くし、またこの位相変調器（PM）の出力は
    前記位相比較器（PC）の第１入力に結合されている周波
    数合成器において、 位相ジッタ測定回路（DCR,INT）は、直流除去回路（DC
    R）とアナログ積分器（INT）の縦続接続回路を有し、該
    位相ジッタ測定回路（DCR,INT）の入力は、直流除去回
    路（DCR）の入力に接続され、この直流除去回路（DCR）
    はアナログ積分器（INT）に結合され、またこのアナロ
    グ積分器（INT）の出力は位相ジッタ測定回路の出力に
    接続してなる構成を特徴とする周波数合成器。
  2. 【請求項２】前記位相ジッタを含む信号は、周波数分解
    回路（PS,PD）の出力信号である特許請求の範囲第１項
    記載の周波数合成器。
  3. 【請求項３】位相ジッタ測定回路が、周波数合成器の出
    力信号の周波数に逆比例する利得を有する増幅器を含ん
    でいる特許請求の範囲第１項または第２項記載の周波数
    合成器。
  4. 【請求項４】周波数分割回路（PS,PD）のパルススワロ
    ー回路（PS）の制御入力を、レート増倍器を含むパルス
    源に結合した特許請求の範囲第１、２または３項記載の
    周波数合成器。
  5. 【請求項５】周波数分割回路（PS,PD）のパルススワロ
    ー回路（PS）の制御入力を、可変周波数を有するパルス
    源に結合した特許請求の範囲第１ないし４項の何れか１
    項に記載の周波数合成器。
  6. 【請求項６】位相比較器の出力を低域ループ フィルタ
    （LPF）を介して電圧制御可変周波数発振器（VFO）の制
    御入力に結合し、さらにジッタ測定回路（DCR,INT）の
    出力を位相比較器の出力信号と結合し、電圧制御可変周
    波数発振器の位相変調器を構成する特許請求の範囲第１
    ないし５項の何れか１項に記載の周波数合成器。
  7. 【請求項７】クロック パルス発生器（CPG）と、分周
    器（DIV）とを含んで構成される基準周波数発生器（CP
    G,DIV）と、 該基準周波発生器に結合され、入力の基準周波数信号よ
    りその周波数（Fr）に対し特定の比率を有する出力信号
    を導出する周波数変換回路（RM,DL,RG,COM,SUM）とを有
    し、 該周波数変換回路の入力よりその出力に至る信号通路に
    は、レート逓倍器（RM）及び位相変調器（DL,RG,COM,SU
    M）を設けてなる周波数合成器であり、 さらに本周波数合成器は、位相ジッタ測定回路（DCR,IN
    T）を有し、その入力は、周波数変換回路内の位相ジッ
    タを含む信号に結合し、位相ジッタ測定回路の出力を位
    相変調器の変調入力に結合し、この位相変調器はその入
    力信号を前記位相ジッタ測定回路によって測定された位
    相ジッタ信号とは反対の極性の位相ジッタ信号で変調す
    る如くした周波数合成器において、 位相ジッタ測定回路は、直流除去回路（DCR）と、アナ
    ログ積分器（INT）の縦続接続回路を有し、かつ直流除
    去回路（DCR）の出力をアナログ積分器（INT）の入力に
    結合し、このアナログ積分器（INT）の出力を位相ジッ
    タ測定回路の出力に結合してなることを特徴とする周波
    数合成器。
  8. 【請求項８】前記位相ジッタを含む信号は、入力信号を
    遅延させるレート逓倍器（RM）の出力信号である特許請
    求の範囲第７項記載の周波数合成器。
  9. 【請求項９】周波数分割回路の制御入力を、クロックパ
    ルス発生器（CPG）、分周器（DIV）、レート逓倍器（R
    M）のいずれかに結合した特許請求の範囲第７項または
    第８項記載の周波数合成器。
  10. 【請求項１０】周波数分割回路の制御入力を、可変周波
    数を有するパルス源に結合した特許請求の範囲第７項な
    いし第９項の何れかに１項に記載の周波数合成器。
  11. 【請求項１１】出力周波数（Fo）が基準周波数（Fr）に
    より直接形成され、位相ジッタを含んでいて、出力周波
    数（Fo）に対応するパルス繰返し周波数を有する入力パ
    ルスを有する位相ジッタ測定回路（DCR,INT）の出力周
    波数によって遅延形成回路（RG,COM,SUM）の遅延を制御
    し、これにより遅延形成回路は出力パルス間の周期間隔
    長が等しくなるように入力パルスに対応の遅延を生ずる
    如くした特許請求の範囲第７項に記載の周波数合成器。
JP58042480A 1982-03-19 1983-03-16 周波数合成器 Expired - Lifetime JPH0754908B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB08208094A GB2117197A (en) 1982-03-19 1982-03-19 Frequency synthesiser
GB8208094 1982-03-19

Publications (2)

Publication Number Publication Date
JPS58170228A JPS58170228A (ja) 1983-10-06
JPH0754908B2 true JPH0754908B2 (ja) 1995-06-07

Family

ID=10529130

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58042480A Expired - Lifetime JPH0754908B2 (ja) 1982-03-19 1983-03-16 周波数合成器

Country Status (8)

Country Link
US (1) US4602219A (ja)
EP (1) EP0089721B1 (ja)
JP (1) JPH0754908B2 (ja)
AU (1) AU560437B2 (ja)
CA (1) CA1194154A (ja)
DE (1) DE3374828D1 (ja)
GB (1) GB2117197A (ja)
NO (1) NO830931L (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2117199A (en) * 1982-03-19 1983-10-05 Philips Electronic Associated Frequency synthesiser
GB2131240A (en) * 1982-11-05 1984-06-13 Philips Electronic Associated Frequency synthesiser
GB2150775A (en) * 1983-12-02 1985-07-03 Plessey Co Plc Frequency synthesiser
NL8601870A (nl) * 1986-07-17 1988-02-16 Philips Nv Faseregellus.
JPS6359217A (ja) * 1986-08-29 1988-03-15 Yokogawa Electric Corp 周波数シンセサイザ
US5053982A (en) * 1989-02-14 1991-10-01 Proxim, Inc. Variable modulus digital synthesizer
GB2310331B (en) 1996-02-15 2000-06-28 Surrey University Of Phase noise reduction circuits
GB0416627D0 (en) * 2004-07-26 2004-08-25 Toric Ltd Anti-jitter circuits
US8433944B2 (en) 2010-04-12 2013-04-30 Qualcomm Incorporated Clock divider system and method with incremental adjustment steps while controlling tolerance in clock duty cycle

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1447418A (en) * 1974-03-29 1976-08-25 Mullard Ltd Frequency synthesiser
US3976945A (en) * 1975-09-05 1976-08-24 Hewlett-Packard Company Frequency synthesizer
GB1560233A (en) * 1977-02-02 1980-01-30 Marconi Co Ltd Frequency synthesisers
GB2026268B (en) * 1978-07-22 1982-07-28 Racal Communcations Equipment Frequency synthesizers
GB2062315B (en) * 1979-10-30 1983-06-08 Philips Electronic Associated Frequency divider
GB2068185B (en) * 1980-01-21 1983-06-22 Philips Electronic Associated Frequency synthesiser of the phase lock loop type
GB2074421B (en) * 1980-04-16 1983-12-07 Philips Electronic Associated Frequency modulator circuit arrangement
US4336505A (en) * 1980-07-14 1982-06-22 John Fluke Mfg. Co., Inc. Controlled frequency signal source apparatus including a feedback path for the reduction of phase noise
US4468632A (en) * 1981-11-30 1984-08-28 Rca Corporation Phase locked loop frequency synthesizer including fractional digital frequency divider

Also Published As

Publication number Publication date
CA1194154A (en) 1985-09-24
JPS58170228A (ja) 1983-10-06
NO830931L (no) 1983-09-20
AU1252483A (en) 1983-10-20
GB2117197A (en) 1983-10-05
AU560437B2 (en) 1987-04-09
EP0089721A1 (en) 1983-09-28
US4602219A (en) 1986-07-22
EP0089721B1 (en) 1987-12-02
DE3374828D1 (en) 1988-01-14

Similar Documents

Publication Publication Date Title
US4609881A (en) Frequency synthesizers
US4204174A (en) Phase locked loop variable frequency generator
JP2825045B2 (ja) 周波数シンセサイザ
JPH0444446B2 (ja)
GB2228840A (en) Frequency synthesisers
US4365201A (en) Frequency synthesizer
US4746870A (en) Wide range frequency synthesizer with reduced jitter
US11088698B2 (en) Phase-locked loop circuit
US4599579A (en) Frequency synthesizer having jitter compensation
US4144579A (en) Arithmetic synthesizer frequency generation with reduced phase jitter
JPH0754908B2 (ja) 周波数合成器
KR970009688B1 (ko) 지터 억압회로
US4996699A (en) Digitally settable frequency divider, especially for a frequency synthesizer
EP0378190B1 (en) Digital phase locked loop
GB2107142A (en) Frequency synthesisers
US4468632A (en) Phase locked loop frequency synthesizer including fractional digital frequency divider
US7298808B1 (en) Cascaded jitter frequency shifting Δ-Σ modulated signal synchronization mapper
JPH07143000A (ja) 制御可能な発振器用の回路を使用する同期クロック生成方法
AU750763B2 (en) Frequency synthesiser
JPS5983415A (ja) 周波数逓倍器
JP2511657B2 (ja) 周波数シンセサイザ
JPH03151718A (ja) Ｐｌｌ方式の周波数シンセサイザ
GB2217535A (en) Digital circuit arrangement
KR200157538Y1 (ko) 무조정 전압제어발진기를 가진 위상제어루프회로
JPS63196112A (ja) 周波数シンセサイザ