JPS58170228A - 周波数合成器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、基準周波数発生器と、パルス発生源よりの各
人力パルスごとに低減しようとする周波数の１つのサイ
クルを抹消するよう形成した抹消回路を含む周波数低減
手段と、周波数低減手段に接続した補償信号回路とを含
み、各抹消サイクルの結果として生ずる可能性のある合
成器出方周波数の周期における任意のジッタを該補償信
号回路の出力信号により少なくとも部分的に補償するよ
う構成した周波数合成器に関するものである。

／ 従来技術 この種周波数合成器については既知であり、出力周波数
を基準周波数から直接抽出する１直接”形か、発振器を
、基：単周波数の所定有理分数（基準周波数の倍数を含
む］に田ツクするフェースロックループの一部を形成す
る可変周波数発揚器により出方周波数を生成するように
した１間接“形あるいは７エーズロツクループ形のいず
れかにより形成している。

直接形層波数合成器の実施例に関しては・英国特許第１
，５４５．７５８号および第ｇｔｏｓｇ、ａｌｒｔ号に
記載されており、また、７工−ズｐツクループ形周波数
合成器の実施例に関しては、英国特許第１，４４７，４
１８号および第２　、０６８　、１８５号に記載されて
いる。

これらの各形式とも、周知のように、所要の周波数低減
の主要部分を与えるため可変モジュラス分周器を使用し
ているが、このような分周器は分周しようとする周波数
の正しい低調波のようにスペクトル的に純粋な周波数の
みしか生成することができない。したがって、低調波以
外の周波数は低減しようとする周波数の所定のサイクル
を抹消するサイクル抹消技術により生成するようにして
いる。このような技術については、よく知られており、
サイドステッププログラミング（例えば、アイ・イー・
イー・コロキュームダイジェスト（ＩＥＥ　ＣＣｏ１１
ｏｑｕｉｕ　Ｄｉｇθｓｔ）１９７ｇ／１１．。

９／１ないし９７５ページに掲載されているニー・“エ
フ・エパース（ム、Ｆ、　Ｉｖｅｒｇ　）　、ディー・
シェｌ−・マーチンＣＤ、Ｊ、　Ｍａｒｔｉｎ　）　Ｌ
Ｊ：　６　ｈａ　”　＆ＩＸ形デジタルＮｌ１ｔＩＩｌ
Ｎ合成器（Ｉｍｐｒｏｖｅｄ　ｆｏｒｍｓ　ｏｆｄｉｇ
ｉｔａｌ　ｊｒｅｑｕｅｎｏｙ　５ｙｎｔｈ＠ｇｉｓｅ
ｒｓン”を参照ノコと］、パルスブランキング、パルス
除宍、パルス抹消（ハルスキャン七レージロン）および
パルスｔ　タハサイクル呑込み（パルススワロ−インク
）などと呼称されている。また、この技術に関しては、
マラード技術／　−）　（Ｍｕｌｌａｒｄ　Ｔｅｃｈｎ
ｉｃａｌＮｏｔｅ　）　１４　＃　ニ掲職ノ論文１多機
能ＬＳＩ周波数合成器（Ｖｅｒｓａｔｉｌｅ　ＬＳＩ　
ｆｒｅｑｕｅｎｃｙ　ｇｙｎｔｈｅｓｉｓｅｒ）”。

８〜ｅページにも記載されている。

従来技術による装置の場合、パルス源は、標準的に・固
定数の人力パルスに対してプルグラム可能数の出力パル
スを生成するようにした少なくともプシグラム可能なレ
ート逓倍器を介して、基準周波数または可変周波徴発振
器からサイクル抹消パルスを抽出するようにしている。

この場合、これらの出力パルスは、そこからパルスを抽
出する周波数の任意の有理分数値をとりつる平均周波微
を有するが、これらは入力パルスによりストリーブされ
るので・連続する出力パルス間の周期は変化し、これら
の変化（″″ジツタと呼称する）は、ジッタの影響を低
減するため、前記の補償回路を設けない場合は、出力周
波数に変化を生ずる。

前述の英国特許第１，４４７，４１８号に記載されてい
る周波数合成器の場合、周波数低減は、供給される各入
力パルスごとに、累算値にプログラム可能な増分を加算
し、累算器の容量を超過するごとに出力パルスを与え、
−過分を剰余として累算器に残すよう形成した連続加算
レート逓倍器により部分的に行うようにしている。その
作動原理は、累算器の容量を１とし、各人力パルスごと
に累算器内の値に０．７が加算される簡単な例をとるこ
とにより容易に理解できる。この場合、累算器はオーバ
フローし、２番目、８番目、６番目１６番目・′１［ ８＠目、９番目および１０番目の入力パルスに対して１
つの出力パルス−すなわち、１０の入力パルスに対して
７つの出力パルスを与える。換言すれば、平均のパルス
繰返数はレート逓倍器により０．７倍される。

上述の特許には、累算器内の剰余をデジタル・アナログ
変換器でアナ田グ形状に変換し、その結果得られるアナ
リグ信号を用いて、ジッタに起因する位相比較器の出力
の任意の変動を補償するようにしたシステムが記載され
ている。また、この場合、任意の一時における累算器内
の剰余は、パルスが抹消されることにより生ずる位相ジ
ッタ量の函数であることが判明しており、きわめて効果
的なシステムであるが、使用する電子回路がかなり複雑
であるという難点がある。

また、少なくとも大部分の最近の周波数合成器において
は、レート逓倍器を用いて最小周波数ステップの大きざ
を決め、基準周波数発生器、もしくは７工−ズ田ツクル
ープ形合成器の場合には、出力周波数を与える電圧制御
発掘器からパルス入力を抽出している。また任意の位相
ジッタを有効に予知する補償信号を、レー）逓倍器回路
またはレージ逓倍器に関連する回路から抽出するように
するか、サイクル抹消を生ずるパルスの°゛履Ｉｌｌ！
”、に少なくとも依存させるようにし、予知的補償信号
を与えるようにしている。

発明の目的 本発明の目的は電子的ハードウェアを少なくするととも
に、側波帯抑圧を改善し、かつ、任意のパルス源を使用
しつるようにした上述形式の周波数合成器を提供しよう
とするものである。

発明の構成および効果 これがため、基準周波数発生器と、パルス源よりの各人
力パルスごとに低減しようとする周波数の１つのサイク
ルを抹消するよう形成した抹消回路を含む周波数低減手
段と、周波数制御回路に接続した補償信号回路とを含み
、各抹消サイクルの結果として生ずる可能性のある合成
器出力周波数の周期における任意のジッタを該補償信号
回路の出力信号により少なくとも部分的に補償するよう
構成した本発明周波数合成器においては、該補償信号回
路に直流除去回路および後続のアナｐグ檀分器を配置し
、作動にあたっては、それ自体が、出力周波数の周期に
おける該ジッタのちととなるようなジッタを含むパルス
列から直接補償信号を抽出するようにしたことを特徴と
する。

本発明による周波数合成器は周波数オフセットを与える
のに任意のパルス源を使用することができ、パルス源に
起因するジッタを含む任意のパルス列から直流を除資し
、アナログ的に積分することにより、位相ジッタを有効
に予知する補償信号を抽出しつるという利点を有する。

ジッタ補償信号を生成するいわゆる１位相予知”形と呼
ばれる既知の周波数合成器においては、補償信号回路に
デジタル技術を使用し、一般に、デジタル・アナログ変
換器を包含だせるようにしている。これらの技術を実現
するにあたっては、必要とする全信号範囲にわたって均
一な種々のアナ田ゲステップの大きざを得ることは不可
能であり、その結果、出力信号レベルに比し約８０ｄＢ
低いレベルのスプリアス側波帯ノイズが生ずるが、直接
アナログ積分を用いることにより、利得平衡後に変換誤
差を生ずることを防止し、また、側波帯ノイズレベルを
ざらに２０ないし８０　ｄＢ減少させることができる。

このように、本発明周波数合成器は、側波帯抑圧に顕著
な改善を与えるのみでなく、回路構成の複雑さを相当大
幅に軽減だせることが可能となる。

実際に、補償回路はジッタを含むパルス列があられれる
合成器回路内のほぼ任意の点に接続することができ、補
償信号回路がない場合には、例えば、サイクル抹消回路
の入力または出力に接続することができる。前者の場合
には、サイクル抹消のちととなるパルスから補償信号を
抽出し、後者の場合には、サイクルを抹消したパルス列
から補償信号を抽出することになる。

本目的に対しては、上述の直流除去回路は直流阻止回路
を含むだけでなく、直流の有する任意の効果を補償し、
または無効５する回路をも包含するものと理解すべきで
ある。したがって、積分器に供給される信号内に直流が
存在することにより、積分器が飽和した場合でも、例え
ば、英国特許第Ｓ、０フ４，４ｇ１ム号に記載されてい
るような方法で、直・流の影響を補償または無効にする
ことができる。

また、補償信号回路には、その利得が合成器の出力周波
数に反比例するような増幅器を設けることが望ましい。

これは、補償信号のレベルを正しく保持させるだけでな
く、合成器の出力周波数の大きな周波数変化による出力
信号の任意の変化を正確に補償することな可能にする。

また〜パルス源は合成器の出力または基準周波数発生器
からパルスを抽出するようにしてもよく、レート逓倍器
を具備することもできる。このような場合には、パルス
の周波数をそれを抽出する周波数源に比しきわめて低い
値に低減させるための分局器を必要とするが、この複雑
ざは、パルス源を可変周波数を有するパルス発生器で形
成することにより回避することが可能となる。したがっ
て、例えば、パルス源のない合成器の最低周波数ステッ
プを１００　Ｈｚとした場合、Ｏないし１００Ｈｚ　　
　’の可変周波数を有するパルス源は最小の周波数ステ
ップの大きざをＩ　Ｈｌまたはそれ以下まで減少させる
ごとができる。

また、合成器を、可変周波数発振器と、出力周波数の位
相と周波数低減を行った後の基準周波数の位相を比較す
る位相比較器と、ループフィルタとを含む既知の７工−
スロツクループ形式とした場合は、該位相比較器への入
力通路内または位相比較器からの出力通路内のいずれか
に位相変調器を配置し、補償信号回路の出力を位相変調
器の位相変調制御入力に接続することが望ましい。かく
すれば、可変周波数発振器と位相比較器との間の通路内
にパルス抹消により位相比較器の一方の入力にあられれ
る任意のジッタを他の入力にあられれる位相変調器に起
因する同一位相ジッタにより補償することが可能となり
、したがって、位相比較器からループフィルタを介して
可変周波数発振器に供給される周波数制御信号にはジッ
タ成分は含まれない。また、補償信号を、位相比較器の
出力に存在する任意の位相ジッタを抹消するような方法
で位相比較器の出力に加えるようにすることもできる。

これに対して、周波数合成器を、少なくとも出力周波数
の主要部分を基準周波数から直接生成するようにした直
接形とした場合は、補償信号回路の出力を用いて遅延発
生器の遅延を制御することにより、合成器の出力を形成
する遅延発生器よりの出力パルスをそれぞれそれらの間
の周期が等しくなるような量だけ遅延させるようにする
ことが望ましい。

夷　　　施　　　例 以下図面により本発明を説明する。

第１ｖＡは本発明周波数合成器の第１実施例のプルツク
図を示す。図示合成器は電圧制御可変周波数発振器ｖｙ
ｏを含み、前記発振器の出力により合成器の出力（周波
数ｒｏ）を構成するとともに、前記出力をパルススワ豐
−回路（パルス呑込み回路）ＰＳの一方の入力にも接続
する。回路ＰＳの出力は調整可能な数Ｎ＞１で分局する
プルグラム可能分周器ＰＤに接続する。前記分局器ＰＤ
の出力は位相比較器ＰＯの第１比較入力に接続するはか
、ストロービング回路ＳＴＨのストローフ入力にも接続
する。また、前記回路ＳＴＨの他の入力は、合成器の出
力周波数範囲より低い周波数範囲の可変周波数Ｆ。Ｓを
有するオフセラ）周波数源ＯＦＳの出力に接続する。合
成器は、例えば、分周器ＰＤによりＩＫＨｚステップで
調整可能な１．６ＭＨｚないし８０ＭＨｚの出力周波数
範囲を有し・可変オフセット周波数源ＯＦＳは１０　Ｈ
ｚステップで調整可能な０ないし９９９　Ｈ２の周波数
範囲を有する。前記周波数源は、例えば、クロックパル
ス発生器ＯＰＧまたは分周器ＰＤの出力からオフセラ）
Ｎ波数を抽出するようにすることができる。

第１図では上記接続に関しては図示を省略しである。し
たがって、周波数源ＯＦＳは、例えば、英国特許第１，
４４７，４１８号の第８図にそれぞれ文字符号ＲＭおよ
びＤＩで示すようなレート逓倍器およ１　　び分周器に
より形成してもよぐ・また・前記英国特許の第２図に文
字符号Ｒで示すようなレート逓倍器のみにより形成する
こともできる。また、オフセット周波数源は、アナログ
人力型たはデジタル入力に応じて直接オフセット局波数
を発生させるようにすることもできる。勿論、このよう
なオフセット局波数を提供するには種々の方法があるが
、必要なことのすべては、オフセット周波数源の出力周
波Ｗｋ！。８０肩波数範囲を合成器の周波数範囲に比し
小ざくすることである。これは、周波数Ｆ工の制御可能
範囲により合成器の最小周波数ステップが設定されるこ
とによる。

ス）”−１’シンク路Ｓ’ｌ”Ｈの出方はパルススワロ
−回路ＰＳのスヮシーコマンド大刀に接続するほか、利
得１ＩＩｙｌｌｌＩ増幅１１ＧＯムを介して直流除去回
路ＤＯＲの入力にも接続し、前記回路ＤＯＨの出力をア
ナ田グ積分器ＩＮＴを介して位相変調器ＰＭの位相制卿
大刀に供給する。また、り四ツクパルス発生器ＯＰＧは
高安定の繰返ｗｋ（周波数）を有□するパルスな導出す
る。これらのパルスは、必要に応じてその周波数を分周
器ＤＩＶで分局して基準層波数Ｆｒ（スナわち、１００
０　ｐ、Ｐ、Ｓ　）　ヲ与え、位相変調ＩＩＰＭを介し
て位相比較ＩＩＰＣの第２比較入力に供給するようにし
、前記位相比較器−ＰＯ上ヨリ７）出力信号を低域ルー
プフィルタＬＰＦを介して発Ｗ！器ＶＦＯの周波′Ｉｋ
制御入力に供給する０ ７エーズセツクループ制御ａ［路ＶＦＯ−ＰＳ−ＰＤ−
ＰＯ−ＬＰＦ−ＶＦＯ（Ｆ’）作動４ＣついＴＧ’ＪＲ
知であり、前述の英国特許第１．４４７，４１８号の関
連部分に記載されている。これを要約すれば１位相比較
器ＰＯの出力信号を低域フィルタＬＰＦで積分し１分周
器ＰＤから位相比較器ＰｃのＩ１１比較入力に供給され
る信号の位相が位相変調器ＰＭを介して比較器ＰＣの＃
！２比較入方大刀給される信号の位相に等しくなるまで
、発ＩＧＩ９ＶＦｏの周波数を調整する。また、比較器
ＰＣに供給される２つの入力信号の相対位相が僅かにず
＼れる傾向がある場合には、比較器ＰＣへの８つの入力
信号の位相差が零になるよう発振器ｖＦｏの位相を１位
させる方向に比較器ＰＣの出方信号が変わるようにして
いる。

第１図示回路の上記以外の部分は従来技術のものとは異
なるので、以下その部分の作動につき詳述することにす
る。平均周波数ｙ。Ｂを有するオフセット周波数源ｏＩ
Ｂよりの出力パルスは、分周器ＰＩｌ’）出力パルスに
より回＄５ＴＲｒストｏ−プされ、所定長の出力パルス
を与える。これらのパルスは前述の英国特許第１，４４
７，４１８号の第２図輪示す関連パルス！ｒと全く同じ
方法で回路Ｐｓを作動だせ、出力周波ｔＦ０を１゜８だ
けオフセットさせる０かくして一’ｏｓは出方屑波数Ｆ
。のきわめて微細な制御な゛与えるよう選定することが
望ましい。

これらのパルスは直流除＊回路ＤＯＨに供給されるパル
ス信号ムを形成する。回路ＤＯＲは、パルス信号中の任
意の直流成分を除去しく直列コンデンサにより】、もし
くは積分器内でり、０　（直流）により惹き起される可
能性のある任意の飽和効果を萄償する機能を有する。特
に適当な補償方法に関しては、英国特許第ｆｆｉ、Ｏ？
ｆｆｉ、１４１ム号に記載されている。かくして得られ
る回路ＤＯＲよりの出力信号Ｂはアナレグ積分器ＩＨＴ
により積分して信号Ｃとし、この信号を用いて位相変調
器ＰＭにより生成される位相遅延を制御する。

・　前述したように、パルス信号Ａに応答する回路ＰＳ
の作動は、分周器ＰＤの出力に導出されるパルスにジッ
タを生ずる。このジッタは、信号Ａ内へにパルスが到来
した際、回路ＰＳがパルスを呑込む（除去する）ごとに
、パルス内に位相遅延としてあられれる。この同じパル
スＡは、回路素子ＤＣＲおよびＩＮＴを介して位相変調
器ＰＭよりのパルス内に関連の位相遅延を生じさせるの
にも使用される。かくして、変調器ＰＭより比較器ＰＣ
に供給されるパルスは、分周器ＰＤより供給される関連
パルスのジッタ遅延とほぼ同じ程度遅延されることにな
り、したがって、発揚器ＶＦＯの出力周波数Ｆ０に及ぼ
すジッタの影響は少なくとも相当大幅に低減される。

実際に、信号Ｃはジッタに起因する任意の位相遅延を予
知し、これによりこの遅延を補償するような値を有する
。予期されるように、オフセット周１・ 波数！。８を増加ぎせるにしたがって、単位時間あたり
のジッタの量は増加し、したがって、ジッタ嫡償信号０
の値は増加する。ま・た、直流含有量が・除＊されてい
るため、信号Ｂの平均値は零となり、したがって、信号
Ｃはパルススワロ−技術に起因するジッタ量の函数とな
るが、分周器ＰＤへの入力においてパルスが減ぜられた
場合における位相比較１ｉｐｏよりの電圧ステップはパ
ルスの長さくすなわち５ｖｙｏ出力周波数の１サイクル
）に比例し、したがって周波数１゜に反比例する。した
がって、１．６　ＭＨｚないしδＯ）Ｉ［Ｈｚの周波数
範囲を有する上述あ周波微合成器の場合には、合成器が
その出力周波数範囲の一方の端から他端へスイッチされ
た場合、ジッタ補償回路により取扱われる信号の振幅は
変化し得ることになり、これによりジッタ補正信号Ｃに
不正ａざをもたらす。これがため、本実施例においては
、補正信号回路内に利得制御増幅器Ｇｏムを配置し、そ
の入力に周波数Ｆ０を有する周期・アナログ変換＠ＰＡ
Ｏの出力を供給すること、により・増幅器Ｇｏムの利得
を制御するようにしており、このようにして、全周波数
範囲にわたって、きわめて精密かつ正確なジッタに対す
る補償を与えることができる。

また、本実施例の場合は、直流除去回路ＤＯＨの前段に
増幅器を配置しているが、前記増幅器は直列回ＭＳＴＲ
−ＤＯＲ−ＩＮＴ−ＰＭ内の任意の場所に配置しうるこ
と当然である。

以上の説明から分るように、位相補正信号はきわめて簡
単な方法でオフセット周波数源ＯＦＳ内の位相ジッタか
ら直接抽出することができる。ざらに、補正ステップは
、デジタル手段をペースにした既知の方式に対しアナロ
グ手段により抽出するようにしている。それは、既知の
位相予知法の場合に発生する実際のデジタル・アナログ
変換器の不正確さに起因する不連続性により補正信号が
害われるこｉがないことによる。

最近の周波数合成器においては、近接間隔出力周波数に
対する要望が多く、このことは所定出力周波数に対する
小ざなＦｏｓの値と大きな分周比を必要とし、したがっ
て、出力ノイズやスイッチング速度に関し受容できない
ような性能をもたらすが、本発明周波数合成器によると
きは、小ビな周波数増分を許容することができ、同時に
、かなり高い基準周波数Ｆ１を有するシステムのノイズ
およびスイッチング速度パーフォーマンスを与えること
ができる。

第２図は直接形の周波数合成器、すなわち、基準周波数
発生器よりの可変数のパルスを抹消して、所要の（低い
〕出力周波数を与えるようにした周波数合成器を示す。

この合成器は、朧次的に、クロックパルス発生器ＣＰＧ
を含む安定周波数源と、必要に応じて、その出力に繰返
数（ｍ波数）Ｆｒを有するパルスを導出するプログラム
可能分周器ＤＩＶと、レート逓倍器ＲＭと、遅延装置Ｄ
Ｌと、それぞれ、スタート人力Ｓおよびリセット人力Ｒ
を有するランプ発生器ＲＧと、その出力により合成器の
出力周波数Ｆ０を形成させるようにしたアナログ比較器
ＣＯＭとを含む。また、補償信号回路は直流除去回路Ｄ
ＣＲと、アナログ積分器ＩＮＴと、分周器ＤＶと、加算
回路ＳＵＮとを含む。前記レート逓倍器ＲＭの逓倍率は
入力信号ｎにより制御されるようにする。前記入力信号
りは分周器ＤＶの分周率をも決定する。

以下、第２図示回路の作動につき説明する。レート逓倍
器ＲＭは、その出力にＦｒｍ−ｎ・Ｆｒ、ただし、ｏ＜
Ｂ（ｘで与えられるパルスレートＩＰｒｍを発生する。

これらの出力パルスは入カパルスＦｒと同期しているた
め、同一周波数の均一間隔パルス列に関する位相ジッタ
を有する。

上記以外の他の回路の目的はレージ逓倍器出力と該均一
間隔パルス列間の位相誤差を計算し、それによりジッタ
誤差を除去することにある。レート逓倍器ＲＭよりの出
力信号はまずその直流成分を回路ＤＯＨにより除去し、
次いでアナｐグ檀分器ＩＮＴにより積分される。次に、
積分された信号は、実際には、逓倍デジタル・アナログ
変換器を含む分局器ＤＶによりレート逓倍制御信号りで
分局される。

かくして得られる分局器Ｄｖｊの出力アナログ信！ 号は均一間隔パルス列を生成ぎせるためレート遥倍器出
力に要するタイムアドバンス（時間の進み］に比例して
いるが、ランプ発生器ＲＧと比較器００Ｍの組合せは、
レー）逓倍器出力信号を遅延させつるだけであるため、
分局器ＤＶの出力の値をクロックパルスの１つの全周期
（＠１”）を表わすアナログ電圧だけオフセットさせる
必要があり、加算回路ＳＵＭを用いてこれを行うように
している。

均一間隔出力パルスは以下のようにして生成される。す
なわち、レート逓倍器ＲＭよりの出力パルスは１アナロ
グ積分処理を行う時間を与えるため、ｌクロック周期の
間遅延装置ＤＬに上り遅延を与える。次いで、この遅延
パルスはランプ発生器ＲＧのスタート人力Ｓに供給され
、発生器ＲＧの出力にランプ電圧を導出させる。この電
圧は、例えば、差動演算増幅器を含む比較器ＣＯＭの非
反転（＋）入力に供給される。また、比較器００Ｍの反
転（−）入力には、加算回路ＳＵＮから所望の遅延に比
例する電圧が供給される。ここで、ランプ電圧がこの遅
延電圧に到達すると、比較器の出力は高レベルとなり、
ランプ発生器はその人力Ｒを介してリセツ）２れる。か
くして、合成器出力は比較器００Ｍよりのきわめて短か
い出力パルスにより形成されることになる。また、レー
ト逓倍器の後続の出力も同様にして正しい量だけ遅延さ
れ、比較器出力には、周波数Ｆ０−リｒ（ただし、Ｏ＜
丑＜１）を有する均一間隔パルス列が得られる。

加算回路ＳＵＭ、ランプ発生器ＲＧおよび比較器（３０
Ｍはともに、分周器ＤＶよりの補償信号の制御部により
、その出力パルスをそれぞれその発生周期が等しくなる
量だけ遅延きせるようなプログラム可能遅延発生器を構
成する。

補償信号回路内には、必要に応じて、第１図に関し前述
したような方法で利得制御増幅器を直列に配置すること
もできる。

以上、２つの特定実施例につき説明してきたが、信号葡
償回路以外の合成器の主要部分に対しては、既知の技術
により種々の変形回路配置を与えることができること明
白である。したがって、そこから補償信号を抽出するパ
ルス列それ自体は、可変周波数パルス発生器、適当に分
周した後のり四ツクパルス発生器、もしくは合成器の出
力周波数から抽出することもできる。これらの場合には
、パルス列がパルスキャンセレーションの直接原因とな
るーすなわちパルス列の各パルスがより高い周波数パル
ス列から１つのパルスを抹消させることになる。

また、既にパルスキャンセレーションが行われタハルス
列から補償信号を抽出するようにすることもでき、第２
図示実施例はこの１つの例にすぎない。

ざらに１第１図に示すようなパルススワロ−形量路に対
しては、種々の既知のサイクル抹消回路があり、例えば
、第１図のパルススワロ−回路ＰＳとプログラム可能レ
ー）分周器の代りに、例えば、抹消コマンドパルスが、
それぞれ、その入力に存在するか、しないかにより（Ｎ
＋１３またはＮで分周するようにした既知の可変モジュ
ロ分周器を使用することもできる。

また、第１ＩＩ！Ｊに関し前述した実施例においては、
補償信号は位相変調器の位相を制御し、また、第２図に
関し前述した実施例においては、補償信号は遅延発生器
の遅延を制御しており、これは位相変調器のそれに対し
ても同じ効果を呈する。しかしながら、アナリグ加算装
置内において、例えば、前述の英国特許第１，４４７，
４１８号に示すような方法で第１図の位相比較器ＰＣの
出力信号に補償信号を付加するようにすることもできる
。

発明の要約 本発明ハハルスキャンセレーション（パルス抹消ンに起
因する位相ジッタを予知し、該位相ジッタを正しく補償
するための補償信号Ｃを生成するよう形成した周波数合
成器で、それ自体ジッタを含む該合成器内のパルス列か
ら直流除去回路ＤＯＲおよびアナログ積算器ＩＮＴを介
して直接該補償信号を抽出するようにしたものである。

【図面の簡単な説明】

第１図は本発明に係るフエーズロツクルーブ形周波数合
成器のブロック図、 第２図は本発明に係る直接形層波数合成器のブロック図
である。 ＶＦＯ・・・電圧制御可変周波数発振器ＰＳ・・・パル
ススワロ−回路 ＰＯ・・・プルグラム可能分局器または除算器ｐｃ・・
・位相比較器 ＳＴＲ・・・ストｐ−ピング回路 ＯＦＳ・・・オフセット周波数源 ＧＣｔム・・・利得制御増幅器 ＤＯＲ・・・直流除去回路 ＩＮＴ・・・アナログ積分器 ＯＰＧ・・・りｐツクパルス発生器 ＤＩＭ、　ＤＶ・・・分周器または除算器ＰＭ・・・位
相変調器 ＬＰＦ・・・低域フィルタ ＰＡ（３・・・周期・アナログ変換器 ＲＭ−・・レー）乗算器または逓倍器 ＤＬ・・・遅延装蓋 ＲＧ・・・ランプ発生器 ００Ｍ・・・アナログ比較器 ＳＵＭ・・・加算回路。

Claims (1)

1. 【特許請求の範囲】 １　基準周波数発生器と、パルス源よりの各人力パルス
   ごとに低減しようとする周波数の１つのサイクルを抹消
   するよう形成した抹消回路を含む周波数低減手段と、周
   波数制御回路に接続した補償信号回路とを含み、各抹消
   サイクルの結果として生ずる可能性のある合成器出力周
   波数の周期における任意のジッタを該補償信号回路の出
   力信壱により少なくとも部分的に補償するよう構成した
   周波数合成器において、 該補償信号回路に直流除去回路および後続するアナレグ
   積分器を配置し、作動にあたっては、それ自体が、出力
   周波数の周期における該ジッタのちととなるようなジッ
   タを含むパルス列から直接補償信号を抽出するようにし
   たことを特徴とする周波数合成器。 ｌ　該補償信号回路の入力を該サイクル抹消回路の入力
   または出力に接続するようにしたことを特徴とする特許
   請求の範囲第１項記載の合成器。 ＆　　ＷＩＮ償信号回路はざらに、その利得が合成器の
   出力周波数に反比例するような増幅器を具えたことを特
   徴とする特許請求の範囲第１項または第２項に記載の合
   成器。 ４　該パルス源にレート逓倍器を含ませるようにしたこ
   とを特徴とする特許請求の範囲第１項ないし第８項のい
   ずれかに記載の合成器っ五　該パルス源は可変周波数を
   有するパルス発生器を具えたことを特徴とする特許請求
   の範囲第１項ないし第８項のいずれかに記載の合成器。 ａ　該合成器を、合成器出方信号を与える可変周波数発
   振器と、出力周波数の位相と該周波数低減後の基準周波
   数の位相を比較する位相比較器と、該位相比較器の出方
   と該可変周波数発揚器の周波数制御入力間に接続したル
   ープフィルタとを含む７エーズロツクループ形とし、該
   位相比較器への久方通路または位相比較器よりの出方通
   路内に位相変調器を配置し、該補償信号回路の出方を該
   位相蜜調器の位相変調制御入力に接続するようにしたこ
   とを特徴とする特許請求の範囲第１項ないし第５項のい
   ずれかに記載の合成器。 Ｉ　該合成器を、少なくとも出方周波数の主要部分を基
   準周波数から直接生成するようにした直接形とし、基準
   周波数から抽出した人力パルスを供給するようにした遅
   延発生器の遅延を補償信号で制御することにより、該遅
   延発生器の出力パルスをそれぞれそれら出力パルス間の
   周期が等しくなる童だけ遅延させるようにしたことを特
   徴とする特許請求の範囲第１項ないし第５項のいずれか
   に記載の合成器。