JPH07143000A - 制御可能な発振器用の回路を使用する同期クロック生成方法 - Google Patents

制御可能な発振器用の回路を使用する同期クロック生成方法

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JPH07143000A
JPH07143000A JP6127879A JP12787994A JPH07143000A JP H07143000 A JPH07143000 A JP H07143000A JP 6127879 A JP6127879 A JP 6127879A JP 12787994 A JP12787994 A JP 12787994A JP H07143000 A JPH07143000 A JP H07143000A
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frequency
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phase
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Klaus-Hartwig Rieder
− ハルトビッヒ・リーデル クラウス
Hoersch Guenter
ギュンター・ヘルシュ
William Edward Powell
ウイリアム・エドワード・パウエル
Francesco Ledda
フランシスコ・レッダ
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Alcatel NV
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Abstract

(57)【要約】 【目的】本発明は、廉価で広く利用可能であり、安定性
に影響を及ぼすことなしに広範囲で連続的に周波数が制
御される発振器を得ることを目的とする。 【構成】固定周波数発生器１の出力が可調整除数の周波
数除算器２に接続され、周波数除算器２の出力がアナロ
グ位相制御回路３の位相検出器の入力に接続されてい
る。周波数除算器２はレジスタを具備し、その出力は加
算器の第１の入力に接続され、加算器の第２の入力はＯ
ＢＣインターフェイスを介してマイクロプロセッサに接
続され、加算器の出力がアナログ位相制御回路の位相検
出器の公称周波数入力に接続されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば、デジタルメッ
セージ送信システムにおけるクロック発生器に対するベ
ースである回路を使用して同期されたクロックを発生さ
せる方法に関する。
【０００２】
【従来の技術】長期間にわたって信頼性のある高品質発
振器が、デジタルメッセージの妨害のない送信を保証す
るために必要とされている。水晶発振器はこのような目
的のために通常使用されており、マイクロプロセッサお
よびデジタル・アナログ変換器によって同調され、例え
ば文献（1986年のテレコム・レポート９、263 乃至269
頁）に記載された基本的位相ロックループのような位相
制御回路の一部を形成する。
【０００３】
【発明が解決しようとする課題】クロック発生器の高い
精度および安定性の要求を満たすためには高価な回路が
必要とされ、例えば、マイクロプロセッサ制御デジタル
位相制御回路（ＤＰＬＬ）が使用される。制御可能な水
晶発振器の物理的特徴はある制限を設定する。すなわち
水晶発振器の安定性は制御範囲が増加すると減少するの
で、常に制御範囲（電圧制御水晶発振器（ＶＣＸＯ）の
「引き込み範囲」）と安定性との間に妥協点が認められ
なければならず、それによって制御範囲が制限されてい
る。制御電圧と周波数の関数を表す制御曲線（「Ｋｖ」
の電圧／周波数特性）の非線形のために、±５０％の公
差は回路が構成されるときに考慮されなければならな
い。それ故、位相制御回路は、±５０％の帯域公差と共
に±５０％の増幅変動（「Ｋｖ」値の変化）に対して設
計されていなければならない。制御範囲の分解能はデジ
タル・アナログ変換器のステップ幅によって制限され、
温度変化および非線形はデジタル・アナログ変換器の動
作において付加的に可変である。概して、デジタル・ア
ナログ変換器は、少なくとも±１２Ｖの動作電圧が供給
されなければならない。同調可能なオーブン制御水晶発
振器において、制御曲線の低い長期間安定性、温度依存
性および非線形は、高い正確度のクロック発生器の形成
に関する問題が生じる特徴がある。
【０００４】本発明の目的は、費用に対して効率的で普
遍的に利用可能であり、その安定性に影響を及ぼすこと
なしに広範囲にわたって連続的に制御されることのでき
る発振器を導入することである。
【０００５】
【課題を解決するための手段】本発明によれば、安定
で、一定周波数の発振器が可変除算器回路に固定周波数
信号を供給し、その回路は位相ロックループ回路に可変
周波数出力を供給する。
【０００６】さらに本発明によれば、可変除算器回路は
第１の入力におけるマイクロプロセッサインターフェイ
スに応答し、第２の入力においてレジスタ出力に応答し
てデータ出力における合計された信号および桁上げ出力
において桁上げ信号を供給する加算器を具備する。加算
器のデータ出力は、固定周波数入力によってクロックさ
れたレジスタに供給される。さらに可変除算器回路はサ
イクルスティール装置を具備してもよく、加算器の桁上
げ出力および固定周波数に応答してサイクルスティール
出力信号を固定した除算器に供給し、可変除算器の出力
を位相ロックループに供給する。
【０００７】さらに本発明によれば、位相ロックループ
は位相ロックループの出力を可変除算器の出力と比較す
るためにアナログ位相比較器を具備する。位相比較器の
出力は、アナログ位相ロックループ出力を供給するため
に電圧制御された水晶発振器に供給されている。
【０００８】さらに本発明によれば、固定周波数を可変
除算器回路に供給する代りに、それは固定した除算器に
供給され、出力を位相ロックループの位相比較器の入力
の１つに供給する。位相ロックループの出力は、第２の
入力としてその出力を位相ロックループの位相比較器に
供給される。この場合、可変除算器回路は加算器を具備
してもよく、マイクロプロセッサインターフェイスへの
第１の入力および位相ロックループの出力の除算された
形態によってクロックされたレジスタの出力への第２の
入力に応答する。加算器のデータ出力はレジスタに供給
され、桁上げ出力は、除算され、可変除算器回路の出力
として位相ロックループの位相比較器の第２の入力に供
給されるサイクルスティール出力を供給するために位相
ロックループの出力に応答するサイクルスティール装置
に供給される。
【０００９】さらに本発明によれば、可変除算器は加算
器を具備し、マイクロプロセッサインターフェイスへの
第１の入力およびレジスタ出力への第２の入力で応答
し、そのレジスタは安定した基準発振器からの除算した
固定周波数信号によってクロックされ、加算器のデータ
出力を記録する。加算器の桁上げ出力は、安定した発振
器からの固定周波数信号にも応答する第１のサイクルス
ティール装置に供給される。第１のサイクルスティール
装置の出力は、位相ロックループ内の位相比較器の第１
の入力にその出力を供給する除算器に供給される。可変
除算器内の第２のサイクルスティール装置は、加算器の
桁上げ出力、および除算され位相ロックループの位相比
較器の第２の入力に供給される出力信号を供給するため
に位相ロックループの出力に応答する。位相ロックルー
プの出力は、所望であれば再び除算される。
【００１０】本発明によれば、マイクロプロセッサで制
御された回路を具備している本発明の制御可能な発振器
を使用している同期されたクロックおよび広範囲にわた
り高い正確度の周波数を供給している低コストの位相ロ
ックループを生成している請求項６記載の方法が示され
ている。
【００１１】本発明の本質は、所望の周波数が周波数除
算器を通りオーブン安定化された標準的な固定周波数発
振器から得られ、その除数は任意の所望の方法で変えら
れることである。デジタル・アナログ変換器はもはや必
要とされないので、クロック発生器は通常の５ボルト動
作電圧を必要とする。本発明による回路は、発振器の安
定性に全く影響を及ぼすことなしに、例えば±７０ｐｐ
ｍの範囲で線形に周波数を変化させることができる。そ
れ故、固定周波数発振器のエージングは、全く問題なく
補正されることができる。
【００１２】本発明のこれらおよびその他の目的、特徴
および利点は、添付図面に示されているように最良のモ
ードの実施例の詳細な説明からさらに明白となるであろ
う。
【００１３】
【実施例】図１によれば、制御可能な発振器用の回路は
オーブン安定化された固定周波数発生器１（オーブン制
御水晶発振器（ＯＣＸＯ））、可変除数を有する周波数
分割器２、およびアナログ位相制御回路３（位相ロック
ループ（ＰＬＬ））から構成される。周波数除算器２は
本質的にレジスタおよび加算器を具備し、必要であれ
ば、例えばこの実施例において例えば除数３の固定され
た除数を有するサイクルスティール回路および周波数除
算器のオンボード制御装置（ＯＢＣ）インターフェイス
を通ってマイクロプロセッサによって制御される。図２
によれば、アナログ位相制御回路３は位相比較器（Ｋ
ｐ）と、演算増幅器を有する能動ループフィルタと、電
圧制御された水晶発振器（ＶＣＸＯ）と、必要であれば
周波数除算器（ＤＩＶ）とを含み、位相比較器で使用さ
れる基準周波数を形成する。アナログ位相ロックループ
回路３は、以下のようにこの実施例において設計されて
いる。
【００１４】 Ｒ ＝ 10,000 0hm Ｃ ＝ 15.9 nF Ｒ１＝ 872,340 0hm Ｃ１＝ 75 nF Ｒ２＝ 1,000,000 0hm Ｃ２＝ 159 pF この場合における位相比較器のスロープは、Ｋｐ＝０．
４Ｖ／ｒａｄである。電圧制御された発振器ＶＣＯＸの
制御スロープは、Ｋｖ＝204.8 Hz/Vである。
【００１５】図１の回路において、固定された周波数発
生器１はレジスタを循環させ、その内容はマイクロプロ
セッサＯＢＣによって供給されたデジタル制御値に加算
器において加算される。加算器の桁上げ出力はパルスシ
ーケンスを含み、その周波数はマイクロプロセッサＯＢ
Ｃのデジタル制御値によって変えることができる。下記
の桁上げ出力における平均周波数は、デジタル制御値が
増加され、固定された周波数発生器１の周波数を同じ状
態のまま（ＭがＯＢＣ値であり、ｍが位相アキュムレー
タ回路におけるビット数である）であるときに増加す
る。
【００１６】
【数１】 これは、非常に小さなステップにおける周波数の変化を
可能にする。例えば、加算器の出力周波数ｆ２（公称）
＝１６９．６ｋＨｚは、いわゆるサイクルスティールあ
るいはクロックギャップ回路によって固定周波数発生器
の周波数ｆ１＝１０ＭＨｚから引算される。周波数除算
器は結果的なｆ３＝９．８３０４ＭＨｚ（公称）を３で
除算し、それをアナログ位相ロックループ回路３に提供
する。本発明による回路において、従来の既知の技術に
おける場合のようにアナログ位相ロックループ回路３は
クロック発生器の周波数決定部品としては使用されてお
らず、クロックギャップからジターを瀘波して取除か
せ、所望であれば簡単な周波数乗算機能を供給する。ジ
ターは、通常の水晶発振器を備えた非常に簡単な構造の
アナログ位相制御回路３によって狭い制限内に保持され
ている。その閉ループ帯域幅は、例えば約９０Ｈｚであ
る。２８０ピコ秒より短い±７ｐｐｍの制御範囲内のジ
ターは、図１に示され、アナログ位相制御回路３の上記
構造の回路を備えた出力周波数ｆ４＝８．１９２ＭＨｚ
で達成される。
【００１７】図１に示された回路に比較すると、下流周
波数除算器を備えたサイクルスティール回路が除去され
ている図２における回路は多くの適用に対して十分であ
る。この簡単で普遍的な方法は示された構造により８０
０ピコ秒より短いジターを形成する。
【００１８】図３、４および５は本発明による回路の変
形を示し、それは周波数処理のタイプに関連して異な
り、出力周波数および許容可能なジターに依存して効果
的である。
【００１９】図３によれば、先ず、固定周波数発生器１
の周波数ｆ１＝１０ＭＨｚは、図１に示された同じ回路
構造でさらに処理する前に周波数除算器によってまず３
２で割られる。この回路は、同等の制御精度を達成する
ようにレジスタと加算器のビット幅は３２ビットのみで
あるという利点を有する。
【００２０】図４は、固定周波数発生器１の周波数ｆ１
＝１０ＭＨｚがｆ＝２．０４０８２ＭＨｚに分割され、
公称周波数として位相検出器に提供される回路を示す。
基準周波数は、アナログ位相制御回路３の出力パルス周
波数と加算器の出力周波数との差からサイクルスティー
ルによって形成され、周波数除算器はサイクルスティー
ル回路の下流で切替えられる。このような回路は、周波
数が生成され、それにおけるジターが前述された回路に
おけるものより小さい時に適当である。
【００２１】図５は変形回路を示し、アナログ位相制御
回路３の位相検出器に対する公称周波数および基準周波
数の両者はサイクルスティール回路による周波数の差を
形成する。しかしながら、基本的な回路構造はそのまま
である。この変形回路は、特に低いジター周波数が生成
されなければならないときに特に効果的である。
【００２２】図６は、低帯域幅のデジタル位相ロックル
ープ10を示す。それは、本質的に、特に安定した基準信
号40を供給する手段１と、デジタル入力信号12の位相を
フィードバック出力信号16の位相と比較し、エラー信号
18を供給する比較手段14と、エラー信号18をローパスフ
ィルタ処理し、瀘波されたエラー信号36を供給するフィ
ルタ手段20と、瀘波されたエラー信号36および安定した
基準信号40に応じてフィードバック出力信号16を出力す
る周波数シンセサイザ手段38と、必要であれば出力信号
16を除算する手段17とを具備する。公称周波数（ＦIN）
を有する線12上のデジタル基準入力信号は、周波数（Ｆ
OUT ）を有する線16上の出力信号の除算された形態であ
る線15上の信号にも反応する位相比較器14に供給され
る。Ｑによる除算回路17は線15上の低周波数（ＦIN／
Ｑ）形態を供給しているライン16上の出力信号に応答
し、線12上の入力信号ＦINと整合することが示されてい
る。もちろん、Ｑによる除算回路17は必要ないので、線
16上の出力信号および線15上の信号が同じであってもよ
いことが理解されるべきである。同様の効果のため、Ｑ
による除算の除数値はＱ＝１となる。
【００２３】線12上の入力基準信号は入力ネットワーク
ライン信号周波数を表し、線16上の出力信号は線12上の
入力基準信号に同期されなければならない局部クロック
信号を表し、局部的な目的および別のネットワーク素子
へのネットワーク情報における送信の目的の両者に対し
て、ネットワークに厳密に同期されなければならない局
部クロックをそれぞれ有する。
【００２４】位相比較器14は、雑音のような高周波数妨
害を瀘波して取除き、入力信号の長期平均周波数の表示
を記憶するローパスフィルタ20に線18上のエラー信号を
供給する。
【００２５】フィルタ20は、高安定性あるいは高品質の
係数を有する安定した発振器１からの線40上の非常に安
定したクロック信号にも応答する周波数シンセサイザ38
に線36上のデジタルエラー信号を供給する。本発明によ
る周波数シンセサイザ38は、図７を参照に以下に詳細に
説明される。周波数シンセサイザ38は、短期間安定性お
よび引き込み範囲が改善され、非常に微細な周波数分解
能が可能である線16上の出力信号を供給する。
【００２６】図７に示されるように、本発明の実施例に
よれば、分数１−Ｎのシンセサイザは、単一のソースか
らの高い分解能の広い周波数帯域幅の合成を可能にする
ことが示されている。図７は、図６のシンセサイザ38の
ような周波数シンセサイザを表す。入力信号は図６のロ
ーパスフィルタ20の出力である線36上の信号および線40
上の安定した基準信号である。
【００２７】線40上の安定した発振器の出力は、位相エ
ラーと時間のグラフに示されたような波形80を有するラ
イン78上のエラー信号を供給するために線76上のフィー
ドバック信号にも応答する位相検出器74に供給されてい
る。図７の位相ロックループはループフィルタ82および
ＶＣＸＯ84を有し、さらに桁上げ信号が加算器90からの
線88上に存在するとき以外の全ての場合にＮで割る除算
器86を有し、桁上げ信号が加算器からの線88上に存在す
る場合、線16上の出力信号はＮの代りにＮ＋１で割られ
る。
【００２８】位相エラーの増加率あるいは波形80の鋸波
形の傾斜のスロープ、および鋸波形の周期は、線40上の
信号と76上の信号の間の周波数および位相における瞬間
的な差に依存しており、除算器86がＮの代りにＮ＋１で
割る率に影響する。波形80において、鋸波形の増加して
いる傾斜部分は、除算器86がＮで割られる周期を表す。
鋸波形が最高点まで上り、時間軸に戻って切替わるエッ
ジ不連続性は、除算器86がＮ＋１で割る瞬間を表す。大
部分の時間をＮで、それ以外の時間をＮ＋１で割るとい
う考えは、線16上の出力周波数が分数的に除算され、分
数の除算の商が安定した基準と比較されることを可能に
する。除算器86がＮ＋１で割る周波数に依存して、位相
ロックループの出力周波数は微細な分解能で変化し、線
40上の非常に安定した基準信号に関連される。
【００２９】位相累積レジスタは、線36上のデジタル入
力に接続されるｍビット入力Ａ、およびｍ個のフリップ
フロップを具備するレジスタ92に与えられる線94上のｍ
ビット出力を有している加算器90から構成されている。
位相累積レジスタの分解能は、非常に高くなるように選
択される。例えば、それは４０ビット幅でもよい。レジ
スタ92における値は、線16上の出力合成された周波数に
比例している線36上の数値の計数に関する各出力クロッ
ク周期16上で増加される。通常、上記されたようにフィ
ードバックループにおける除算器86はＮで除算する。し
かしながら、加算器90がオーバーフローしたとき、除数
はＮ＋１に一時的に変えられる。これは、信号ライン76
上、および補償されなければならない位相検出器74から
の信号ライン78上の鋸波形の位相スリップ変調を生じ
る。補償を達成するために、鋸波形の位相エラー波形99
で示されたような線96上の鋸波形の位相エラー（正確度
｛１−２-k｝）を表す位相レジスタ92のｋの最上位桁ビ
ットは、減算器98において線78上の信号から引算され
る。ｋ＝４の場合、引算の正確度は約０．９４である。
ｋ＝８の場合、正確度は約０．９９６である。鋸波形の
位相エラー波形100 は図７に示されており、線81上の信
号、すなわち、線78上の信号と線96上の信号の間の差を
表している。これは、線81上の位相エラーを減少させ、
ループフィルタ82によって瀘波される。
【００３０】Φe ＝ＴOUT ／２k 例えば、ＶＣＸＯ周波数が１０ＭＨｚである場合、位相
レジスタの上位の８ビットが鋸波形の位相補正回路にお
いて使用され、線81上の結果的な位相エラーは１００ｎ
ｓ／２8 ＝０．４ｎｓである。
【００３１】図８は、図６の周波数シンセサイザとして
使用されている別の周波数シンセサイザ38を示す。
【００３２】図８において、位相レジスタはｍビット分
解能の合計器186 およびレジスタ188 を具備する。線18
9 上のフィードバック信号は、合計器186 の入力Ｂに合
計の過去の値を供給するために合計器に供給されてい
る。線36上のデジタル入力は、安定した基準の各サイク
ルにおいてＭの値を加算する。サイクルスティール装置
190 は、線40上の安定した基準信号と合計器186 からの
線191 上の桁上げ信号との両方に応答する。桁上げ信号
は、合計器のオーバーフローにおいて安定した基準信号
のサイクルをスティールする。線182 上の選択信号の大
きさに依存して、選択装置184 は線192 上の信号あるい
は線191 上の信号を線193 上の出力信号として除算器19
4 に供給する。除算された信号は、線196 上の信号に与
えられ、ループフィルタ204 に線202 上でエラー信号を
供給するために線196 上の信号と線200 上のフィードバ
ック信号に応答する位相比較器を具備している低コスト
の位相ロックループにライン196 によって供給されてい
る。これは、電圧制御された水晶発振器208 に線206 で
供給された信号における高周波数ジターの低帯域カット
オフを供給し、局部クロックのために線16上に出力信号
を供給し、線200 に信号を供給している除算器210 に供
給する。
【００３３】本発明による回路および方法は、同様のオ
ーブン安定化された固定周波数発生器によって異なる周
波数を有するクロック発生器を生成するために使用され
ることができる。この普遍的な利用は多数のこのような
制御可能な発振器を生成し、それによってコストに対し
て効率的にすることを可能にする。回路は供給電圧Ｕ＝
＋５Ｖを必要とする部品によってのみ実現され、いかな
る問題もなしに通常のメッセージ通信装置において使用
されることができる。
【００３４】本発明は最良のモードの実施例に関して示
され、説明されているが、前述および様々なその他の変
化、省略および付加が本発明の技術的範囲から逸脱する
ことなしに行われることは当業者によって理解されるべ
きである。
【図面の簡単な説明】
【図１】本発明による回路のブロック図。
【図２】アナログ位相制御回路の切替えに関する第１の
変形を示す詳細ブロック図。
【図３】本発明による回路の第２の変形を示すブロック
図。
【図４】本発明による回路の第３の変形を示すブロック
図。
【図５】２つのサイクルスティール回路を有する第４の
変化を示すブロック図。
【図６】本発明による低帯域幅の位相ロックループを示
すブロック図。
【図７】図６の周波数シンセサイザとして使用されてい
る本発明による周波数シンセサイザのブロック図。
【図８】図６の周波数シンセサイザとして使用されてい
る本発明による別の周波数シンセサイザのブロック図。
【符号の説明】
１…周波数発生器、２…周波数除算器、３…位相制御回
路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギュンター・ヘルシュ ドイツ連邦共和国、71263 バイル・デ ル・シュタット、ホイベーク 21 (72)発明者 ウイリアム・エドワード・パウエル アメリカ合衆国、ノース・カロライナ州 27614、ローリ、トロッターズ・リッジ・ ドライブ 201 (72)発明者 フランシスコ・レッダ アメリカ合衆国、テキサス州 75075、プ ラノ、ティークウッド・レーン 2628

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 可調整除数の周波数除算器に接続される
    固定周波数発生器を具備し、周波数除算器の出力がアナ
    ログ位相制御回路の位相検出器の入力に接続されている
    制御可能な発振器。
  2. 【請求項２】 周波数除算器はレジスタを具備し、その
    出力は加算器の第１の入力に接続され、加算器の第２の
    入力はマイクロプロセッサに接続され、加算器の出力が
    アナログ位相制御回路の位相検出器の公称周波数入力に
    接続されている請求項１記載の制御可能な発振器。
  3. 【請求項３】 加算器の出力がサイクルスティール回路
    の第１の入力に接続され、サイクルスティール回路の第
    ２の入力が固定周波数発生器の出力に接続され、固定し
    た除数の周波数除算器がサイクルスティール回路の出力
    に接続され、固定周波数発生器の出力が位相検出器の公
    称周波数入力に接続されている請求項２記載の制御可能
    な発振器。
  4. 【請求項４】 固定周波数発生器が一方では固定した除
    数を有する周波数除算器によってレジスタに接続され、
    他方では第１のサイクルスティール回路１によって切替
    えられ、固定周波数発生器の周波数と加算器の出力パル
    スの周波数との間の差を形成し、下流周波数除算器によ
    ってアナログ位相制御回路における位相検出器の公称周
    波数入力に対してその差を供給し、加算器の出力が下流
    周波数除算器によって加算器の出力パルスの周波数とア
    ナログ位相制御回路の出力周波数の間の差を形成する第
    ２のサイクルスティール回路を通ってアナログ位相制御
    回路における位相検出器の比較周波数入力に接続されて
    いる請求項２記載の制御可能な発振器。
  5. 【請求項５】 固定周波数発振器が周波数除算器を通っ
    て位相検出器の公称周波数入力に接続され、可調整除数
    の周波数除算器の入力がアナログ位相制御回路の出力に
    接続され、可調整除数の周波数除算器の出力がアナログ
    位相制御回路における位相検出器の比較周波数入力に接
    続される請求項１記載の制御可能な発振器。
  6. 【請求項６】 デジタル入力信号の位相をエラー信号を
    供給するためにフィードバック出力信号の位相と比較
    し、瀘波されたエラー信号を供給するためにエラー信号
    をローパス瀘波し、安定した基準周波数信号を供給し、
    瀘波されたエラー信号および安定した基準信号に応答し
    てフィードバック出力信号を周波数合成するステップを
    具備している同期クロック発生方法。
  7. 【請求項７】 デジタル入力信号との比較のために出力
    信号を除算して除算されたフィードバック出力信号を供
    給するステップを具備している請求項６記載の方法。
  8. 【請求項８】 周波数合成のステップが、 安定した基準信号の位相を第２の位相エラー信号を供給
    するために第２のフィードバック信号の位相と比較し、
    第２の位相エラー信号を減少した位相エラー信号を供給
    するために位相累積変調信号と比較し、瀘波され、減少
    した位相エラー信号を供給するために減少した位相エラ
    ー信号を瀘波し、瀘波され、減少した位相エラー信号に
    比例して変化する周波数の出力信号を供給し、第２のフ
    ィードバック信号を供給するために桁上げ信号に応答し
    てＮまたはＮ＋１で出力信号を割算するステップを具備
    する請求項６記載の方法。
  9. 【請求項９】 周波数合成のステップが、 瀘波されたエラー信号と位相累積変調信号とを合計して
    合計信号および桁上げ信号を供給し、安定した基準周波
    数信号に応答して位相累積変調信号を供給するために合
    計た信号を記憶し、ギャップを有する安定した基準信号
    を供給するために桁上げ信号に応答して安定した基準信
    号におけるサイクルをサイクルスティールし、ギャップ
    を有する安定した基準信号を供給するための選択信号あ
    るいは重畳された位相ジターを有する除算された信号を
    供給するための除算される桁上げ信号に応答してギャッ
    プを有する安定した基準信号または桁上げ信号を選択
    し、第２の位相エラー信号を供給するために除算された
    信号と除算されたフィードバック信号とを比較し、瀘波
    された第２の位相エラー信号を供給するために第２の位
    相エラー信号を瀘波し、瀘波された第２の位相エラー信
    号の大きさにしたがった周波数で出力信号を供給し、除
    算されたフィードバック信号を供給するために出力信号
    を除算するステップを具備する請求項６記載の方法。
JP6127879A 1993-06-09 1994-06-09 制御可能な発振器用の回路を使用する同期クロック生成方法 Pending JPH07143000A (ja)

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US074108 1993-06-09
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