JP2006526946A - 低ジッタ2ループフラクショナルn合成器のための方法および装置 - Google Patents
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Abstract
Description
に発振器出力信号がロックされたことを示すロック状態を第2の制御ループ回路が検出した結果として記憶されたデジタル制御値に基づき得る。実施例では、第2の制御ループは低帯域幅位相ロックループとして実現され、第1のPLL回路の帯域幅は第2の制御ループ回路の低帯域幅よりも実質的に高い。
準クロック信号との間の差を示すエラー信号を生成するステップと、外側ループから内側ループ回路の複数係数フィードバック分周器回路にデジタル制御信号を供給することにより内側ループ出力信号を基準クロック信号の所望の倍数に制御するステップとを含む、基準クロック信号を逓倍するための方法を提供し得る。この方法はさらに、水晶発振器および表面弾性波(SAW)デバイスのうち1つからタイミング基準信号を供給するステップを含み得る。この方法はさらに、デルタシグマ変調器からデジタル制御値に対応する一連の整数を供給するステップをさらに含み得る。実施例では、内側ループ回路および外側ループ回路は位相ロックループであり、外側ループは低帯域幅位相ロックループであり、内側ループは、外側ループの低帯域幅よりも高い帯域幅を有する位相ロックループである。
図1を参照して、高レベル図は、水晶11に結合された集積回路10を含むクロックソースデバイスを示す。1つの実施例では、集積回路10および水晶11の両者とも、電圧制御水晶発振器(VCXO)をパッケージするのに典型的に利用される標準的なセラミックパッケージ15にパッケージされる。水晶11の代わりに、表面弾性波(SAW)共振器などの別の共振デバイスを利用してもよいことに留意されたい。図示される実施例では、パッケージ15は、電圧制御入力17、電力19および接地21入力、差動クロック出力、ならびに出力イネーブル(OE)ピン27を含む標準的な入力/出力信号を含む。図2は、制御電圧入力17を利用せず、出力クロック29がシングルエンド型である4ピンXOパッケージ実現例を図示する。パッケージ15がボードに実装されている場合は、パッケージ上の制御電圧入力が接続されていない6ピンXOパッケージ構成も利用し得る。水晶発振器またはSAWを備えるまたは備えない集積回路の他のパッケージング代替例も利用し得る。
、結果的に生じる位相ノイズも高域フィルタによって整形される。フラクショナルPLLからの全体的なノイズ寄与は2つの主要な要因に依存する。1つの主要な要因は、PLLの更新レート(一般的には基準クロックレート)とPLLのループ帯域幅との比率、すなわちデルタシグマアナログ−デジタル変換器(ADC)のオーバサンプリング比(OSR)と同様の尺度である。OSRがより高ければ、関心のある帯域の量子化ノイズがより十分に抑制されるようになる。所与の更新レートについては、ノイズ寄与は、ループ帯域幅を低下させることによって低減され得る。ノイズに寄与する第2の主要な要因は、複数係数分周器に与えられるクロックのクロック周期である、分周器に加えられる量子化誤差である。
周波数クロックソース(XO/SO)として機能することができる。動作モードを選択するのにレジスタビット設定を用いてもよい。電圧制御発振器動作モードでは、VCアナログ電圧入力ポート309で制御電圧を受ける。オンチップアナログ−デジタル変換器(ADC)311は、制御電圧VCをデジタル制御ワード(VCADC)に変換し、これは、DCO301のための制御信号Mを生成する総和回路315に供給される。VCXO/VCSOモードで動作する際、セレクタ回路319は319入力Bを選択し、これは不揮発性記憶装置317の一部349に記憶される基準周波数(RFREQ)制御値に結合される。セレクタ回路からの制御値は、総和回路315において、本明細書中でさらに説明されるようなノード321に供給される温度補償値(DELMT)と、および制御VCADCと合計され得、その総和は制御信号としてDCO301に供給されてDCO出力を定める。VCXO/VCSOモードでは、RFREQはVCADCによって調節される中心周波数を与える。温度補償を用いない場合は、DELMTの値を選択して、DCO301の出力に影響を及ぼさないようにする。
にDCOを制御するのに利用され得る。
アルデータフォーマットは、読出または書込、レジスタまたは他の内部アドレスおよび方向(データ入力または出力のいずれか)の指示を含む。シリアル通信の遷移はtSTATIC間隔未満で保証されているので、シリアルデータI/OのためのOE I/O端子上での活動は通常のイネーブル/ディスエーブル機能と干渉しない。さらに、たとえば適切なエラー検出能力を備えるなど十分に複雑なシリアルデータフォーマットを選択して、通常動作の間のOE端子でのグリッチがうっかりシリアルポートコマンドと解釈されてしまう可能性を排除する。
トにある。テスト機器マスタは、送信データを生成するのに用いられるのと同じ内部クロックを用いて読出データをサンプリングすることができる。
ことが可能である。この方策は、デバイスと水晶またはSAWとの各々の組合せの特性パラメータによるエラーを扱っている。最も高レベルのエラー低減は、テスト時間の増加を犠牲にして達成される。各々のデバイスおよび水晶またはSAWが実装され、ともにパッケージされ、次にパッケージング後にテストされる場合は、個々の較正が最も適している。
fOUT=fCALCK×N2/(8×HS_DIV×N1)(N3=8について)、
ここでHS_DIV=[4,5,6,7,9,11],1≦NI≦27およびN2=256,512,1024。
端子27、P1またはP2)を介して供給されるべきであることを示す、シリアルポートレジスタ書込を通して較正クロックオン(CCK_ON)レジスタビットを1に設定するコマンドを受信する。その後、較正PLLの入力周波数基準として較正クロックを供給することができる。図7は、較正クロックの印加の前の、プリアンブル、書込コマンドおよびデータを含むコマンドシーケンスを図示する。書込コマンドに応答して、制御ステートマシンは、この構成においてDCO301とともに位相ロックループを形成するデジタル位相検波器およびループフィルタ337からマルチプレクサ入力Aを選択する。較正クロック(CALCK)はノード333を介して分周器回路335に供給される。デジタル位相検波器およびループフィルタ337は較正クロックとDCO301の出力との間の位相/周波数差を検出し、マルチプレクサ319を介して訂正信号を総和器315に与えて、DCO301に供給される制御信号Mを調節してその差を反映させる。十分な時間の間較正クロックを印加して、PLLがDCO301出力クロックを低周波入力較正クロックの整数倍にロックするのに必要な制御率を整定し、確立できるようにする。他の実施例では、DCOは、利用される分周器に応じて較正クロックの分周倍(たとえば整数の比)にロックし得る。PLLのフィードバック経路の分周器347により、較正クロックは、高速出力クロックを備えるそれらのデバイスについてすら低周波信号であり得ることに留意されたい。たとえばマルチプレクサ入力を選択しかつMの値を記憶するなどの較正の間の制御動作は、シリアルポートに送られるコマンド、たとえば制御回路341中のステートマシンによって生成された内部制御の結果、またはその両者を介して制御され得ることに留意されたい。
。このタイムアウト特徴はステートマシンのロックアップを防止し、ユーザのために公知の始動状態を保証する。
まにすることができ、その場合はデフォルト値が選択される。
る。再び図9を参照して、分周器900は、総和回路907において値Aを現在の選択信号903に加算して、レジスタ905に供給すべき総和を生成することにより、出力すべき次のパルスを選択する。以下の表は、総和回路907に供給されてさまざまな分周値を達成するAの値を図示する。
における2である。現在の選択値にAを加えて次の選択値を生成し、これは選択回路に供給される。選択される次のパルスはP7である。
PWC)1109に供給し、これは次にフリップフロップ1111を介して8−1位相選択マルチプレクサ1113に供給する。位相選択マルチプレクサ1113は、PWC1109からの8つの位相のうち1つをその出力に方向付ける。マルチプレクサ1113の出力は、分周器出力を生成するQ分周カウンタ(/Q)1117をクロック動作するのに用いられる。また、たとえば図9−図10に図示されるようなマルチプレクサ制御(位相選択)アルゴリズムを実現する有限状態機械(FSM)1115をトリガするのにもこの出力を用いる。
が達成される。さまざまなRの値を利用し得るが、その例を以下に示す。
R=(−3,−2,−1,0,1,2,3,4),
R=(−2,−1,0,1,2,3,4,5),
R=(−1,0,1,2,3,4,5,6),
R=(0,1,2,3,4,5,6,7,)
上に示される各々のR体系において、各位相ステップに対応する8つの値が存在する。選択されるR体系は、Qカウンタの入力で最大入力周波数および最小利用可能分周比率を定める。たとえば、体系R=(−4,−3,−2,−1,0,1,2,3)をR=(0,1,2,3,4,5,6,7,)と比較すると、第1の体系は最小分周比率/3を達成することができる一方で、第2のものは最小分周比率/8しか達成することができない。しかしながら、第1の体系は、はるかに高い周波数で動作可能であるためにはQカウンタを必要とする。これはまた、他のR体系と比較して、より厳しいタイミング要件をマルチプレクサ制御信号生成に課す。これは、より多くの電力も消費し、デジタル回路のカスタムデザインを必要とし得る。R=(−3,−2,−1,0,1,2,3,4)の動作は図12に図示される。
Claims (20)
- タイミング基準信号を受信するための入力、発振器出力信号を供給する制御可能発振器回路および複数係数フィードバック分周器回路を含む第1の位相ロックループ(PLL)回路と、
選択可能に結合されて制御値を前記複数係数フィードバック分周器回路に供給することにより前記発振器出力信号を制御する第2の制御ループ回路とを含む、装置。 - 供給される前記制御値はデジタル制御値である、請求項1に記載の装置。
- 前記第2の制御ループが結合されて前記制御値を前記フィードバック分周器回路に供給する間、前記制御値は、前記発振器出力信号と前記第2の制御ループ回路に結合された基準信号との間の検出された差に従って定められる、請求項1に記載の装置。
- 検出された温度に従って調節値を供給するように結合される温度補償回路をさらに含み、前記第2の制御ループが前記フィードバック分周器回路に前記制御値を供給するように結合されない間、前記複数係数フィードバック分周器回路に供給される前記制御値は前記調節値に従って調節される、請求項1から3のいずれかに記載の装置。
- 電圧制御入力をさらに含み、前記複数係数フィードバック分周器回路に供給される前記制御値は、前記電圧制御入力上に存在する電圧値に従って調節される、請求項1から4のいずれかに記載の装置。
- 前記タイミング基準信号を供給する水晶発振器および表面弾性波(SAW)共振器のうち1つをさらに含む、請求項1から5のいずれかに記載の装置。
- 前記第2の制御ループ回路は位相ロックループであり、デジタルループフィルタを含む、請求項1から6のいずれかに記載の装置。
- 不揮発性記憶装置をさらに含み、
前記第2の制御ループ回路が前記第1のPLL回路を制御するように結合されない間、前記第1のPLL回路は、デジタル制御値を前記制御値として受信して前記フィードバック分周器の分周比率を制御し、前記デジタル制御値は前記不揮発性記憶装置に記憶された記憶制御値に少なくとも部分的に従って定められ、前記記憶制御値は前記発振器出力信号の所望の周波数に対応する、請求項1から7のいずれかに記載の装置。 - 前記不揮発性記憶装置中の前記記憶制御値は、前記第2の制御ループ回路に結合された基準信号に前記発振器出力信号がロックされたことを示すロック状態を前記第2の制御ループ回路が検出した結果として記憶されたデジタル制御値に基づいている、請求項8に記載の装置。
- 前記第2の制御ループ回路は低帯域幅位相ロックループとして実現され、前記第1のPLL回路の帯域幅は前記第2の制御ループ回路の低帯域幅よりも実質的に高い、請求項1から9のいずれかに記載の装置。
- 外側ループ回路を選択可能に結合して内側ループ回路を制御するステップと、
前記外側ループ回路からの制御値を供給して前記内側ループ回路のフィードバック分周器の分周比率を制御することにより前記内側ループ回路を制御するステップとを含み、前記外側ループが前記内側ループ回路を制御するように結合されている間は、前記内側ループに、前記外側ループ回路に供給される基準クロック信号に基づいて出力信号を生成させ
る、方法。 - 前記内側ループ回路への入力として、水晶発振器および表面弾性波(SAW)デバイスのうち1つからのタイミング基準信号を前記内側ループに供給するステップを含む、請求項11に記載の方法。
- 前記内側ループ回路は、前記タイミング基準信号の周期が前記内側ループ回路によって生成される出力信号の周期の非整数倍であり得るようにフラクショナルNループである、請求項12に記載の方法。
- 前記内側ループ回路および外側ループ回路は位相ロックループであり、前記外側ループは低帯域幅位相ロックループであり、前記内側ループは前記外側ループ回路の低帯域幅よりも実質的に高い帯域幅を有する位相ロックループである、請求項11から13のいずれかに記載の方法。
- 前記制御値に対応するデルタシグマ変調器から一連の整数を供給して前記フィードバック分周器の分周比率を制御するステップをさらに含む、請求項11に記載の方法。
- 前記外側ループが前記内側ループ回路を制御するように結合されていない間、前記内側ループ回路に前記制御値としてデジタル制御値を供給して分周比率を制御するステップをさらに含み、前記制御値は、不揮発性記憶装置に記憶された記憶制御値に少なくとも部分的に従って定められ、前記記憶制御値は前記内側ループ回路の所望の出力周波数に対応する、請求項11に記載の方法。
- 前記内側ループ回路に供給される前記デジタル制御値を定めて、検出された温度に少なくとも部分的に従って分周比率を制御するステップをさらに含む、請求項16に記載の方法。
- 前記内側ループ回路に供給されるデジタル制御値を定め、電圧制御入力端子に供給される制御電圧に少なくとも部分的に従って分周比率を制御して前記内側ループ回路の出力周波数を調節するステップをさらに含む、請求項16に記載の方法。
- 前記内側ループに供給される分周比率に対応する制御信号を記憶して、前記外側ループ回路によって検出されるロック状態に応答して、前記内側ループに、基準クロックに対応する周波数の出力信号を生成させるステップをさらに含む、請求項11に記載の方法。
- 前記外側ループ回路の1つから、または前記発振器出力信号の所望の周波数に対応する記憶制御値を記憶する不揮発性記憶装置から前記制御値のソースを選択するステップをさらに含む、請求項11に記載の方法。
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