JP4691024B2 - 低ジッタ２ループフラクショナルｎ合成器のための方法および装置 - Google Patents

Description

この出願は集積回路デバイスに関し、より特定的にはクロック信号を生成するのに利用される集積回路に関する。

クロックソースは典型的に水晶発振器または表面弾性波（ＳＡＷ）デバイスなどの共振器を利用する。水晶発振器を利用する伝統的なクロックソースの精度は、水晶のカットの正確さおよびカット後に行なわれる較正によって決まる。たとえば、周波数同調は、カット後の金のスパッタリングによって達成され得る。水晶などの固定周波数源は、典型的に、たとえば電圧制御発振器（ＶＣＯ）などの可変周波数源と関連の位相ノイズ特性よりも良好な位相ノイズ特性を与えてきた。これは、周波数を変化させるのに用いられるＶＣＯと関連の可変要素（たとえばバラクタ）が、固定ソースにおけるキャパシタなどの固定要素よりも高い損失を有することに少なくとも部分的に起因する。

しかしながら、製造上の制約により、典型的に共振器の最適範囲は限られている。すなわち、広い範囲にわたって水晶を引く（pull）ことは困難である。しかしながら、さまざまな適用例には、共振器の容易範囲（easy range）外の数多くの周波数に対する要件がある。典型的に、異なる周波数範囲は異なる共振器を必要とする。正確さの要件はクロックソースによって異なるが、典型的には１００万分の１（ｐｐｍ）範囲よりも低い。

正確さの要件を満たし、低コストで製造が容易であるが、依然として広範囲の出力周波数および好適な位相ノイズ特性を与えることができる共振器の使用を可能にするクロックソースを提供することが望ましいであろう。

１つの実施例では、タイミング基準信号を受信するための入力と、発振器出力信号を供給する制御可能発振器回路と、複数係数（multi-modulus）フィードバック分周器回路とを有する第１の位相ロックループ（ＰＬＬ）回路を含む装置が提供される。第２の制御ループ回路は選択可能に結合されて第１のループ回路の複数係数フィードバック分周器回路に制御値を供給することにより発振器出力信号を制御する。供給される制御値はデジタル制御値であり得る。実施例では、第２の制御ループが結合されてフィードバック分周器回路に制御値を供給する間、この制御値は、発振器出力信号と第２の制御ループ回路に結合された基準信号との間の検出された差に従って定められる。実施例では、温度補償回路が結合されて、検出された温度に従って調節値を供給し、第２の制御ループがフィードバック分周器回路に制御値を供給するように結合されない間は複数係数フィードバック分周器回路に供給される制御値は調節値に従って調節される。装置はさらに電圧制御入力を含み得、複数係数フィードバック分周器回路に供給される制御値は、電圧制御入力上に存在する電圧値に従って調節される。装置はさらに、タイミング基準信号を供給する水晶発振器および表面弾性波（ＳＡＷ）共振器のうち１つを含み得る。第２の制御ループ回路は位相ロックループとして実現され得、デジタルループフィルタを含み得る。装置はさらに不揮発性記憶装置を含んでもよく、第２の制御ループ回路が第１のＰＬＬ回路を制御するように結合されない間は、第１のＰＬＬ回路はデジタル制御値を受信してフィードバック分周器の分周比率を制御し、デジタル制御値は、不揮発性記憶装置に記憶される記憶制御値に少なくとも部分的に従って定められ、記憶制御値は発振器出力信号の所望の周波数に対応する。不揮発性記憶装置中の記憶制御値は、第２の制御ループ回路に結合された基準信号
に発振器出力信号がロックされたことを示すロック状態を第２の制御ループ回路が検出した結果として記憶されたデジタル制御値に基づき得る。実施例では、第２の制御ループは低帯域幅位相ロックループとして実現され、第１のＰＬＬ回路の帯域幅は第２の制御ループ回路の低帯域幅よりも実質的に高い。

別の実施例では、外側ループ回路を選択可能に結合して内側ループ回路を制御するステップと、外側ループ回路から制御値を供給して内側ループ回路のフィードバック分周器の分周比率を制御することにより内側ループ回路を制御するステップとを含み、外側ループが内側ループを制御するように結合されている間は、内側ループに、外側ループ回路に供給される基準クロック信号に基づいて出力信号を生成させる、方法が提供される。この方法はさらに、内側ループ回路への入力として水晶発振器および表面弾性波（ＳＡＷ）デバイスのうち１つからのタイミング基準信号を内側ループに供給するステップを含み得る。実施例では、内側ループ回路は、タイミング基準信号の周期が内側ループ回路によって生成される出力信号の周期の非整数倍であり得るようにフラクショナルＮループである。実施例では、内側ループ回路および外側ループ回路は位相ロックループであり、外側ループは低帯域幅位相ロックループであり、内側ループは、外側ループ回路の低帯域幅よりも実質的に高い帯域幅を有する位相ロックループである。この方法はさらに、制御値に対応するデルタシグマ変調器から一連の整数を供給してフィードバック分周器の分周比率を制御するステップをさらに含み得る。この方法は、外側ループが内側ループ回路を制御するように結合されていない間、内側ループ回路に制御値としてデジタル制御信号を供給して分周比率を制御するステップを含み得、制御値は、不揮発性記憶装置に記憶される記憶制御値に少なくとも部分的に従って定められ、記憶制御値は内側ループ回路の所望の出力周波数に対応する。この方法はさらに、内側ループ回路に供給されるデジタル制御値を定めて、検出された温度に少なくとも部分的に従って分周比率を制御するステップを含み得る。この方法はさらに、内側ループ回路に供給されるデジタル制御値を定めて、電圧制御入力端子に供給される制御電圧に少なくとも部分的に従って分周比率を制御して内側ループ回路の出力周波数を調節するステップをさらに含み得る。この方法はさらに、内側ループに供給される分周比率に対応する制御信号を記憶して、外側ループ回路によって検出されたロック状態に応答して、内側ループに、基準クロックに対応する周波数の出力信号を生成させるステップをさらに含み得る。この方法はさらに、外側ループ回路の１つまたは発振器出力信号の所望の周波数に対応する記憶制御値を記憶する不揮発性記憶装置から制御値のソースを選択するステップを含み得る。

別の実施例は、基準クロック信号を逓倍するための装置を設け得る。装置は、タイミング基準信号を受信するための入力を有するフラクショナルＮ内側ループ回路を含み得、内側ループ回路は複数係数フィードバック分周器回路と発振器出力信号を供給する発振器回路とを含み、さらに装置は、発振器出力信号に結合され、かつ基準クロック信号に結合されて発振器出力信号と基準クロック信号との間の差を示すエラー信号を生成する外側ループ回路を含み得る。外側ループは、結合されて分周器制御信号を供給し、外側ループ回路によって生成されるエラー信号に従ってフィードバック分周器回路の分周比率を制御することにより基準クロック信号を逓倍する。装置はさらに、分周器制御信号に対応する一連の整数を供給するシグマデルタ変調器を含み得る。装置はさらに、タイミング基準信号を供給する水晶発振器および表面弾性波（ＳＡＷ）共振器のうち１つを含み得る。装置の内側および外側ループは、各々がデジタルループフィルタを含む位相ロックループであり得る。外側ループ回路は低帯域幅位相ロックループであり得、内側ループ回路は外側ループ回路よりも高い帯域幅を有し得る。

別の実施例は、フラクショナルＮ内側ループ回路への入力としてタイミング基準信号を受信するステップと、内側ループ出力信号を生成するステップと、外側ループ回路で基準クロック信号および内側ループ出力信号を受信するステップと、内側ループ出力信号と基
準クロック信号との間の差を示すエラー信号を生成するステップと、外側ループから内側ループ回路の複数係数フィードバック分周器回路にデジタル制御信号を供給することにより内側ループ出力信号を基準クロック信号の所望の倍数に制御するステップとを含む、基準クロック信号を逓倍するための方法を提供し得る。この方法はさらに、水晶発振器および表面弾性波（ＳＡＷ）デバイスのうち１つからタイミング基準信号を供給するステップを含み得る。この方法はさらに、デルタシグマ変調器からデジタル制御値に対応する一連の整数を供給するステップをさらに含み得る。実施例では、内側ループ回路および外側ループ回路は位相ロックループであり、外側ループは低帯域幅位相ロックループであり、内側ループは、外側ループの低帯域幅よりも高い帯域幅を有する位相ロックループである。

添付の図面を参照することにより、本発明がより十分に理解され得、かつその数多くの目的、特徴および利点が当業者には明らかになり得る。

異なる図面における同じ参照符号の使用は同様のまたは同一の項目を示す。

好ましい実施例の説明
図１を参照して、高レベル図は、水晶１１に結合された集積回路１０を含むクロックソースデバイスを示す。１つの実施例では、集積回路１０および水晶１１の両者とも、電圧制御水晶発振器（ＶＣＸＯ）をパッケージするのに典型的に利用される標準的なセラミックパッケージ１５にパッケージされる。水晶１１の代わりに、表面弾性波（ＳＡＷ）共振器などの別の共振デバイスを利用してもよいことに留意されたい。図示される実施例では、パッケージ１５は、電圧制御入力１７、電力１９および接地２１入力、差動クロック出力、ならびに出力イネーブル（ＯＥ）ピン２７を含む標準的な入力／出力信号を含む。図２は、制御電圧入力１７を利用せず、出力クロック２９がシングルエンド型である４ピンＸＯパッケージ実現例を図示する。パッケージ１５がボードに実装されている場合は、パッケージ上の制御電圧入力が接続されていない６ピンＸＯパッケージ構成も利用し得る。水晶発振器またはＳＡＷを備えるまたは備えない集積回路の他のパッケージング代替例も利用し得る。

図３を参照して、ブロック図は、固定周波数または電圧制御クロックソースを提供する集積回路１０の実施例を図示する。図３で、集積回路は、６ピンＶＣＸＯパッケージにパッケージされる。集積回路３００はデジタル制御発振器（ＤＣＯ）３０１を含む。フラクショナルＮ位相ロックループ（ＰＬＬ）を用いることにより、水晶系基準クロック３０３は有理数で逓倍されて多様な出力周波数を供給することができる。フラクショナルＮループはデジタル制御発振器とみなすことができる。ここで、出力周波数はＦｏｕｔ＝Ｍ×Ｆｒｅｆに従い、有理デジタル数Ｍによって制御される。したがって、ＤＣＯ３０１を、出力周波数出力Ｆ_osc＝Ｍ×ｆ_xの広い範囲を与えるフラクショナルＮ ＰＬＬとして実現することができる。なおｆ_xは発振器３０３から供給される。Ｍの精度は１０億分のいくつかのレベルであり得る。重要な基準は、図３に図示されるようなＤＣＯが、固定周波数水晶またはＳＡＷ系発振器によって典型的に達成される位相ノイズ仕様を確実に満たすようにすることである。関心のある標準は、たとえば、ジッタ生成のためのＳＯＮＥＴ標準であろう。これは以下により詳細に説明される。

フラクショナルＮ位相ロックループ（ＰＬＬ）は、伝統的なＰＬＬ設計で一般的であるように、整数よりはむしろ有理数による入来基準クロックの逓倍を可能にする。そのような逓倍は、フィードバック経路において複数係数分周器を用いることを要件とする。そのような分周器は、固定整数ではなく、時間とともに所望の有理数に近似する整数のシーケンスで分周する。このシーケンスは、有理数に加えられる量子化雑音を高域フィルタを用いて整形（shape）するデジタルデルタシグマ変調器によって生成され得る。これにより
、結果的に生じる位相ノイズも高域フィルタによって整形される。フラクショナルＰＬＬからの全体的なノイズ寄与は２つの主要な要因に依存する。１つの主要な要因は、ＰＬＬの更新レート（一般的には基準クロックレート）とＰＬＬのループ帯域幅との比率、すなわちデルタシグマアナログ−デジタル変換器（ＡＤＣ）のオーバサンプリング比（ＯＳＲ）と同様の尺度である。ＯＳＲがより高ければ、関心のある帯域の量子化ノイズがより十分に抑制されるようになる。所与の更新レートについては、ノイズ寄与は、ループ帯域幅を低下させることによって低減され得る。ノイズに寄与する第２の主要な要因は、複数係数分周器に与えられるクロックのクロック周期である、分周器に加えられる量子化誤差である。

上述のノイズ源に加えて、ＰＬＬのノイズは２つの他の主な原因を有する：すなわち第１の他の主な原因は、電圧制御発振器（ＶＣＯ）からのノイズである。集積ＬＣ ＶＣＯは、１／ｆ³の近く、中間の１／ｆ²、および周波数独立の高周波ホワイトノイズの３つのノイズ領域を呈する。たとえば、３つの領域を規定する例示的なコーナ（corner）は１００ＫＨｚおよび１００ＭＨｚに存在する。ＧＨｚ範囲で発振する集積ＬＣ ＶＣＯについては、１／ｆ³領域が顕著である一方で、ホワイトノイズ領域は小さい。ＰＬＬに埋込まれる場合、ＰＬＬの出力へのノイズ転送機能は、コーナがループ帯域幅に存在する高域フィルタである。ループ帯域幅がより広くなると、ＶＣＯからのノイズ寄与が向上する。ループの帯域幅が発振器の１／ｆコーナを超える場合、全般的な位相ノイズ特性は、ＳＯＮＥＴなどの適用例における先行技術の固定周波数水晶またはＳＡＷ系の発振器の特性と非常に競合する（competitive）傾向にある。

ＰＬＬのノイズに対する第２の他の主な原因は、基準クロックからのノイズである。同様のノイズ領域が上記のように存在する。このクロックが固定水晶発振器から生成される場合、これは一般的に低周波数（１／ｆ³および１／ｆ²）で非常に競合するが、顕著なホワイトノイズ寄与を伴っている。ループ帯域幅がより狭くなると、このソースのノイズ寄与が向上する。

ループ帯域幅の選択とは、さまざまなソースからのノイズを低減するための最適化である。位相ノイズおよび発振周波数の観点でのＬＣ発振器設計の今日の現行技術と、高速複数係数分周器および高速デルタシグマ変調器を実現する現行技術のＣＭＯＳプロセスの能力とを考えると、ノイズバジェットを最適化して、ＳＯＮＥＴなどの標準を超え得るクロックソースを生じ、かつこのアーキテクチャをクロックソースとして使用可能にすることが現在可能である。

ＤＣＯループの良好なジッタ特性は、ループフィルタをデジタルフィルタとして実現することによって容易になるが、これは、ノイズ整形関数のコーナおよび次数に適切に一致し、したがってそのソースからのジッタ寄与を最も低減することができるループフィルタの正確な実現を可能にする技術である。デジタルループフィルタ実現例は、「位相ロックループに特に有用なデジタル合成ループフィルタ回路」と題されたＷＯ０２／０５４２８Ａ２の出願に記載された。

さらに、現在の位相エラーはすべての瞬間的周波数エラーの積分として計算することができる。というのもそれらは複数係数分周器を制御するデルタシグマ変調器において計算されたからである。アナログまたはデジタルドメインでの減算を通して位相エラーを相殺することができ、したがってノイズソースとして大きく低減することができる。その結果、帯域幅を増大させることができ、したがって全体的により良好なジッタ特性を達成することができる。

図３に図示されるデバイスは、電圧制御水晶発振器（ＶＣＸＯ／ＶＣＳＯ）または固定
周波数クロックソース（ＸＯ／ＳＯ）として機能することができる。動作モードを選択するのにレジスタビット設定を用いてもよい。電圧制御発振器動作モードでは、ＶＣアナログ電圧入力ポート３０９で制御電圧を受ける。オンチップアナログ−デジタル変換器（ＡＤＣ）３１１は、制御電圧ＶＣをデジタル制御ワード（ＶＣＡＤＣ）に変換し、これは、ＤＣＯ３０１のための制御信号Ｍを生成する総和回路３１５に供給される。ＶＣＸＯ／ＶＣＳＯモードで動作する際、セレクタ回路３１９は３１９入力Ｂを選択し、これは不揮発性記憶装置３１７の一部３４９に記憶される基準周波数（ＲＦＲＥＱ）制御値に結合される。セレクタ回路からの制御値は、総和回路３１５において、本明細書中でさらに説明されるようなノード３２１に供給される温度補償値（ＤＥＬＭＴ）と、および制御ＶＣＡＤＣと合計され得、その総和は制御信号としてＤＣＯ３０１に供給されてＤＣＯ出力を定める。ＶＣＸＯ／ＶＣＳＯモードでは、ＲＦＲＥＱはＶＣＡＤＣによって調節される中心周波数を与える。温度補償を用いない場合は、ＤＥＬＭＴの値を選択して、ＤＣＯ３０１の出力に影響を及ぼさないようにする。

固定周波数クロックソースとして動作する際は、セレクタ回路も３１９入力Ｂを選択し、不揮発性記憶装置３１７の一部３４９に記憶される基準周波数（ＲＦＲＥＱ）制御値を供給する。この制御値は、総和回路３１５で、ノードに供給される温度補償値（ＤＥＬＭＴ）と合計され得る。総和回路３１５からの総和は制御信号としてＤＣＯ３０１に供給され、ＤＣＯ出力を定める。固定周波数クロックソース（ＸＯ／ＳＯ）として動作する際、ＡＤＣ３１１は電源を落とされ、その出力は、ＤＣＯ３１５に影響を及ぼさないようにその中程度の値に固定される。

クロックソースとしてのＤＣＯの使用にはいくつかの利点がある。出力周波数のデジタル制御により、不揮発性メモリ３１７への較正パラメータの記憶が可能になる。また、本明細書中でさらに説明されるように、ＤＣＯを外側位相ロックループに埋込むことができる。この外側ループは、デジタル出力を備える位相検波器と、デジタルループフィルタ３３７と、ＤＣＯ３０１とを含む。外側ループが基準周波数にロックされている場合、ＤＣＯ３０１への入力に存在する値は、開ループ演算においてこの周波数を達成する適切な乗数である。したがって、この値はロックの間に記憶され、クロックソースとしての開ループでの演算のために後に呼出され得る。上述のように内側ループのループ帯域幅は好ましくは１／ｆコーナよりも大きい。特定の実現例に依存して、内側ループのループ帯域幅は、約１０ＫＨｚから約１０ＭＨｚの範囲に及び得る。外側ループのループ帯域幅は好ましくはより低く、たとえば約１ＫＨｚよりも低く、５０Ｈｚ以下ですらある。内側ループは、外側ループと比較して、変化に迅速に適応するように実現されることにも留意されたい。外側ループに低帯域幅を持たせることにより、外側ループへの基準クロック入力上に存在するジッタの減衰が可能になり、これにより、記憶された制御値に存在するジッタを低減して内側ループの出力を制御することができる。

図３に図示される実施例は、較正入力を介して受信されるクロック信号に対応するＤＣＯ３０１のデジタル制御値を生成しかつ記憶する能力を有する。このように、所望の出力周波数のクロックを与えるようにデバイスをプログラミングすることができる。較正モードで動作する際、本明細書中でさらに説明されるように、たとえば端子３３１上に、および信号線３３３を介して分周器３３５に、較正クロック信号が供給される。較正クロックは同相のＤＣＯ３０１および周波数検波器３３７の出力と比較され、エラー信号が生成され、ＤＣＯ３０１の出力を調節するようにフィルタされ、供給される。ＤＣＯの出力が供給された較正クロックにロックされると、Ｍの値が記憶され得る。較正クロック特徴は有用であるので、たとえば、デバイスは、内部ＰＬＬを用いてその出力クロックを較正クロックにロックすることができ、以下にさらに説明されるように、ＰＬＬを較正クロックにロックするのに用いられる制御率（control factor）を、絶対出力周波数および／または周波数対温度について記憶することができる。その記憶された値は次に、通常の動作の間
にＤＣＯを制御するのに利用され得る。

較正クロックを供給し、かつクロックソースの設定に関連する必要なプログラミングを行なうため、たとえばシリアルポートなどの通信ポートを設けてもよい。シリアルポートは専用のプログラミングポートとして設けられてもよく、またはその機能を他のＩ／Ｏ端子と組合せることができる。たとえば、よりフレキシブルなクロックデバイスを提供するため、１つの実施例に従うと、ＯＥピン３３１は多機能である。すなわち、１つの実施例では、ＯＥ端子は、ＯＥ端子上の電圧レベルに従って出力クロックを供給させるまたは供給させない通常のイネーブル信号として機能する。さらに、本発明の実施例に従うと、ＯＥ端子３３１は、デバイス３００のプログラミングおよび較正にも用いられる。集積回路デバイスをプログラミングするため、ＯＥ端子３３１を用いて集積回路３００との間でシリアルデータを通信する。これにより、通常のイネーブル／ディスエーブル機能に加えて、ＯＥピン３３１は、集積回路１０内部の記憶場所へのアクセス用のシリアルポートとして働き得、したがってプログラマビリティを提供し得る。実施例では、ＯＥピンは双方向性で、弱いプルアップを備えるオープンドレインとして実現される。いくつかの実施例では、シリアル通信は集積回路３３０への１方向のものであり得る。さらに、ＯＥ端子３３１は、内部ＰＬＬを用いて較正補正率（correction factor）を内部生成するのに用いられる較正入力として機能することができる。

ＯＥ端子を多機能とすることでプログラマビリティと較正能力との両者が提供されるが、この機能には標準的な入力端子を利用するので、特別なパッケージングは必要なく、その結果、付加機能についてのコストが低くなる。重要なことは、デバイスがパッケージされ封止された後に機能を実行できることである。さらに、いずれの付加的なパッケージピンも使用することなく、低周波テスト機器を用いて封止パッケージにおいてデバイスのプログラミングおよび較正を提供し得る。

図示された実施例では、出力イネーブル（ＯＥ）端子３３１は多機能であるので、出力イネーブル機能の提供と、プログラミングおよび較正クロックの提供との両者のためにこれを用いることができる。ＯＥ端子３３１の多機能能力は以下のように提供し得る。外部ソースからＯＥ端子３３１に供給される出力イネーブル信号は、サンプリング回路およびステートマシンを含み得る制御回路３４１に与えられる。制御回路３４１は、受信信号が有効な出力イネーブル信号であるか、シリアルデータ通信であるか、または較正クロックであるかを判定する。ＯＥ端子３４１上の信号が有効な出力イネーブル信号であると判定されると、ＯＥピン３３１上の信号値を利用して内部出力イネーブル制御信号３４３を生成し、これは次に差動クロック出力ＣＬＫＯＵＴ＋およびＣＬＫＯＵＴ−を供給する出力ドライバ３４５をイネーブル（またはディスエーブル）する。

１つの実施例では、制御回路３４１は、Ｉ／Ｏ端子３３１上に存在する信号が有効な出力イネーブル信号であるか、シリアルデータであるか、または較正クロックであるかを以下のように判定する。内部発振器クロックは、非同期にＯＥ Ｉ／Ｏ端子をオーバーサンプリングする。予め定められた期間よりも長く持続するいずれのスタティックな値ｔ_STATICも（すべてのサンプルは同じ値を有する）、変化（change to）または有効イネーブル／ディスエーブル信号と解釈され、出力クロックはそのスタティックな値に基づいて選択的にイネーブルまたはディスエーブルされる。期間ｔ_STATICはプログラマブルであり得る。サンプリング回路は、Ｉ／Ｏ端子３３１上の短期間の変化が出力クロック端子のイネーブル／ディスエーブル制御に対する変化を引起さないことを確実にするデグリッチ回路として機能する。

Ｉ／Ｏ端子３３１を介した双方向データ通信を提供するため、ｔ_STATIC間隔未満での遷移が保証された双方向シリアルデータフォーマットを利用する。１つの実施例では、シリ
アルデータフォーマットは、読出または書込、レジスタまたは他の内部アドレスおよび方向（データ入力または出力のいずれか）の指示を含む。シリアル通信の遷移はｔ_STATIC間隔未満で保証されているので、シリアルデータＩ／ＯのためのＯＥ Ｉ／Ｏ端子上での活動は通常のイネーブル／ディスエーブル機能と干渉しない。さらに、たとえば適切なエラー検出能力を備えるなど十分に複雑なシリアルデータフォーマットを選択して、通常動作の間のＯＥ端子でのグリッチがうっかりシリアルポートコマンドと解釈されてしまう可能性を排除する。

較正クロックとシリアルデータとを区別するために、次に適用されるのが較正クロックであることをデバイスに示すシリアルデータコマンドを利用する。このコマンドは較正ＰＬＬをイネーブルする。このコマンドの後、ユーザはＯＥ端子３３１にクロックを供給する。発振器３０１からのフィードバック経路における分周器３４７の使用のために出力周波数が高くても、較正クロックの周波数は低くなり得る。しかしながら、較正クロックの周波数は、通常のイネーブル／ディスエーブル動作と干渉しないように、ｔ_STATIC間隔未満での遷移を与える程度に十分高くなければならないことに留意されたい。

図４を参照して、別の実施例では、集積回路デバイス上の２つの専用Ｉ／Ｏのうち１つを用いる選択肢が与えられる。Ｐ１ポート４０１は、いずれのＯＥピンの機能も有しないが上述のようなプログラミングおよび較正のために用いられるＯＥピンの機能と同様の、レジスタデータ読出および書込用双方向シリアルポートとして、ならびに較正クロック入力として機能する専用Ｉ／Ｏである。Ｐ２ポート４０３も、Ｐ１と同じシリアルバスおよび較正クロック機能を備える専用Ｉ／Ｏである。しかしながら、一旦プログラミングが完了すると、Ｐ２は、専用シリアルポートＩ／Ｏから出力イネーブル機能のための入力制御に変換され得る。図３に関して説明したＯＥピンと同様に、入力デグリッチ回路４０５は、Ｐ２ピン上の短期間のグリッチまたはパルスが無視され、これらが内部バッファディスエーブル制御に影響を及ぼさないことを保証する。本明細書中では（ｔ_STATIC）とも称されるデグリッチ間隔の長さは、たとえば検証に必要な連続サンプルの数をプログラミングすることにより、プログラマブルレジスタビットを介してプログラマブルであり得る。１つの実施例では、サンプルの数は１から１０２４の間で変動する。上述の出力端子３３１の動作と同様に、Ｐ２入力のすべてのサンプルは、内部バッファ制御で状態が検証され反映される前は、デグリッチ間隔の全持続時間の間は同じ値を有しなければならない。１つの実施例では、デグリッチ回路のサンプルクロックレートは約１０ＭＨｚ（ｆｓａｍｐ＝ｆｏｓｃ／５１２）である。

オンチップ不揮発性メモリ（ＮＶＭ）３１７の所望のデバイス構成を確立するため、製造テストの間は典型的にシリアルポートを用いる。シリアルポート通信はデバイスのパワーオンリセットの後に開始され得る。シリアルバス用の例示的なコマンドフォーマットを図５に示す。各々の伝送は３つの８ビットバイトのデータを有する：すなわち、プリアンブルバイト５０１、命令バイト５０３およびアドレス／データバイト５０５である。デバイスが第１の読出ビットを送る前に、高インピーダンスでデバイスにフックアップされるテスト機器の送信出力を配置する時間を与えるため、Ｒｅａｄコマンド用の１つの余分なクロックサイクル５０７が存在する。いずれかの無効入力データが検出される場合またはバス上で活動が発生しない場合、デグリッチ回路８３の一部であり得るシリアルポートステートマシンはその初期化状態に戻る。この特徴により、シグナリングが開始される前にステートマシンを常に公知の状態にし得ることが保証される。１つの実施例では、テスト機器（マスタ）からデバイス（スレーブ）に送られるすべてのデータは約１０ｋｂｐｓのシンボルレートでマンチェスターエンコーディングされる。マンチェスターエンコーディングは、マスタの伝送レートを定めるためにデバイスが用いるデータパターンの保証された遷移を生じる。実施例では、デバイスからテスト機器に送られた読出データは、テスト機器マスタの利用可能サンプリング時間を最大限にする非ゼロ復帰（ＮＲＺ）フォーマッ
トにある。テスト機器マスタは、送信データを生成するのに用いられるのと同じ内部クロックを用いて読出データをサンプリングすることができる。

図６はマンチェスターエンコーディングされた「０」および「１」を図示し、必要なプリアンブルデータパターンも示す。その一意性を増しかつ誤ったプリアンブル検出の確率を低減するため、プリアンブルは複数のマンチェスターコード違反を含むことに留意されたい。

さらに他の実施例では、電圧制御入力３０９をシリアル通信ポートとして用いてもよい。

図３に図示される実施例を再び参照して、デジタル制御発振器（ＤＣＯ）３０１はデジタル周波数制御ワードＭで駆動され、低いジッタ出力クロックを発生する。ＤＣＯ３０１に供給される制御ワードＭは、総和器３１５において、利用される場合のＶＣＯ ＡＤＣ３１１出力（ＶＣＡＤＣ）および利用される場合の温度補償値（ＤＥＬＭＴ）と、基準周波数制御ワード（ＲＦＲＥＱ）とを合計することによって生成される。固定周波数外部水晶３０３、ＳＡＷまたはクロックは、出力クロックを合成するのに必要な低いジッタ基準を与える。１つの実施例では、周波数合成はデジタルに行なわれ、高感度ノイズ進入ポイントを排除する。

１つの実施例では、正確さのレベルが増大していく異なる較正方策を利用し得る。いくつかの適用例では、水晶発振器、ＳＡＷ発振器または外部基準クロックの固有の周波数の正確さおよび温度安定性は十分であろう。この場合はいずれの較正特徴も必要ない。レジスタビットを用いて較正補正特徴をディスエーブルしてもよいが、この場合、ＤＣＯ３０１に供給されるデジタル制御ワードに影響を及ぼさないように、温度補償（ＤＥＬＭＴ）値は強制的に中程度にされる。

いくつかの適用例では、用いられる水晶またはＳＡＷタイプを用いてデバイスの１回の特徴付けを行ない、この特徴付けから公称較正補正率の組を導出することで十分であろう。特徴付けに引き続いて、個々の較正をせずに、この較正率をすべてのデバイスのメモリにロードし得る。この方策は、まず公称較正率を生成するのにある程度時間を必要とするが、各デバイスの較正を必要としない。

これに代えて、各デバイスを個々に較正して、各々ごとに較正率の一意な組を生成する
ことが可能である。この方策は、デバイスと水晶またはＳＡＷとの各々の組合せの特性パラメータによるエラーを扱っている。最も高レベルのエラー低減は、テスト時間の増加を犠牲にして達成される。各々のデバイスおよび水晶またはＳＡＷが実装され、ともにパッケージされ、次にパッケージング後にテストされる場合は、個々の較正が最も適している。

１つの実施例では、ＤＣＯの周波数および温度較正のための方法は、シリアルポート（たとえばＯＥピン、Ｐ１またはＰ２）に印加される外部較正クロックを用いる。較正モードでは、デジタル位相ロックループ（ＰＬＬ）はＤＣＯの付近で実現され、ＤＣＯ出力クロックを低周波入力較正クロックの整数倍にロックする。一旦較正クロックが印加されると、デバイスは必要な較正補正率を内部で生成して、所望の出力周波数を生成する。

図３および図４を参照して、この発明の実施例に従う較正は以下のように動作する。まず、温度補償ＤＥＬＭＴ（温度に亘るデルタＭ）がオフにされる。これにより、総和回路３１５へのその寄与が強制的にゼロにされる。所望により、較正が完了した後にこれがイネーブルされ得る。デバイスがＶＣＯとして使用されている場合、ＶＣＯモードをイネーブルしなければならず、較正の間にアナログ入力Ｖ_C３０９をその中程度の電圧に設定しなければならない。これによりアナログ−デジタル変換器３１１が中域に設定される。デバイスが固定周波数発振器として使用されている場合、ＶＣＯモードをディスエーブルしてＡＤＣ３１１の出力を中程度にして、これにより出力周波数に影響を及ぼさないようにしなければならない。次に、分周器３３５のＮ３分周器値を選択することにより、較正クロック周波数範囲を選択しなければならない。１つの実施例では、較正クロックには２つの可能な周波数範囲が存在する。１から２ＭＨｚ（分周器値＝１）の範囲を選択するのにレジスタビットを用いることができる。８から１６ＭＨｚの範囲を選択するには、入力分周器Ｎ３を分周器値８に設定する。較正クロック周波数範囲の選択は、製造テスト環境における高精度クロックソースの利用可能性に基づく。他の実施例は分周器ブロックＮ３の異なる値を有してもよく、または分周器ブロックが全くなくてもよい。

分周器３３５（Ｎ３）、３４７（Ｎ２）および３４６（Ｎ１）ならびに高速分周器（ＨＳ＿ＤＩＶ）（図８を参照）の値は、較正クロック周波数とともに選択しなければならない。この発明の１つの実施例について較正クロック周波数を出力周波数に関連させる式は、以下のとおりである。

ｆ_OUT＝ｆ_CALCK×Ｎ２／（ＨＳ＿ＤＩＶ×Ｎ１）（Ｎ３＝１について）、または
ｆ_OUT＝ｆ_CALCK×Ｎ２／（８×ＨＳ＿ＤＩＶ×Ｎ１）（Ｎ３＝８について）、
ここでＨＳ＿ＤＩＶ＝［４，５，６，７，９，１１］，１≦ＮＩ≦２⁷およびＮ２＝２５６，５１２，１０２４。

他の実施例では、他の分周器値、追加のまたはより少数の分周器を設けてもよく、したがって出力周波数を定めるための異なる式を有してもよい。

いくつかの実施例では、較正ループ帯域幅も選択可能である。１つの実施例では、レジスタビットに従って選択される較正ループ帯域幅の２つの選択肢が利用可能である。帯域幅がより広いと、整定時間（settling time）がより速くなるが、ＤＰＬＬがフリーズする際により多くの較正クロック位相ノイズが絶対的な周波数正確さに影響を及ぼすのを許してしまう。帯域幅がより低いと、整定時間がより遅くなるが、ＤＰＬＬがフリーズする際の絶対周波数値の変動がより少ない。最適な選択は、較正クロックジッタと適用例の絶対的な周波数正確さ要件との関数である。

図７を参照して、次に制御回路３４１は、較正クロックがシリアルポート（入力／出力
端子２７、Ｐ１またはＰ２）を介して供給されるべきであることを示す、シリアルポートレジスタ書込を通して較正クロックオン（ＣＣＫ＿ＯＮ）レジスタビットを１に設定するコマンドを受信する。その後、較正ＰＬＬの入力周波数基準として較正クロックを供給することができる。図７は、較正クロックの印加の前の、プリアンブル、書込コマンドおよびデータを含むコマンドシーケンスを図示する。書込コマンドに応答して、制御ステートマシンは、この構成においてＤＣＯ３０１とともに位相ロックループを形成するデジタル位相検波器およびループフィルタ３３７からマルチプレクサ入力Ａを選択する。較正クロック（ＣＡＬＣＫ）はノード３３３を介して分周器回路３３５に供給される。デジタル位相検波器およびループフィルタ３３７は較正クロックとＤＣＯ３０１の出力との間の位相／周波数差を検出し、マルチプレクサ３１９を介して訂正信号を総和器３１５に与えて、ＤＣＯ３０１に供給される制御信号Ｍを調節してその差を反映させる。十分な時間の間較正クロックを印加して、ＰＬＬがＤＣＯ３０１出力クロックを低周波入力較正クロックの整数倍にロックするのに必要な制御率を整定し、確立できるようにする。他の実施例では、ＤＣＯは、利用される分周器に応じて較正クロックの分周倍（たとえば整数の比）にロックし得る。ＰＬＬのフィードバック経路の分周器３４７により、較正クロックは、高速出力クロックを備えるそれらのデバイスについてすら低周波信号であり得ることに留意されたい。たとえばマルチプレクサ入力を選択しかつＭの値を記憶するなどの較正の間の制御動作は、シリアルポートに送られるコマンド、たとえば制御回路３４１中のステートマシンによって生成された内部制御の結果、またはその両者を介して制御され得ることに留意されたい。

一旦ＰＬＬがロックされ、整定されると、較正クロックは図７に示されるように停止される。これによりデバイスの内部の状態が記憶され、ＣＣＫ＿ＯＮビットが自動的にゼロにリセットされる。クロックの停止は制御回路３４１によって検出されるが、このことは、制御回路に訂正または制御値を内部でフリーズさせる。制御値が記憶されないうちに、クロックの停止を検出するのに必要な遅延のためにＰＬＬが妨害される場合、制御値の履歴をチップ上に保つことができ、実際のクロック停止の前に存在した制御値を保つことができる。記憶される値は、位相検波器およびループフィルタ５１が生成する補正率であるか、またはＰＬＬが較正クロックにロックされる際のＭの値（本質的に補正率と同じ、但し総和回路３１５の後）であり得る。クロック検出遅延の損失によるフリーズしたレジスタ値のいかなる不正確さも回避するため、値の実行の履歴（running history）が保たれ、ＰＬＬがフリーズする際に、クロックの損失の直前に存在した値が記憶される。実行の履歴は制御回路３４１中のレジスタに記憶され得る。制御値は、適切な分周器値とともに、たとえばＥＰＲＯＭ、ＥＥＰＲＯＭまたはいずれの他の好適な不揮発性メモリとしても実現され得る不揮発性メモリ３１７に記憶され得る。記憶された制御値は、通常動作の間にこの制御値を総和ノード３１５に供給することにより、ＤＣＯ３０１に供給される制御値を生成するのに用いられる。

１つの実施例では、較正ＰＬＬのためのロック検出メカニズムが含まれる。ロック検出ビット（ＬＯＣＫ）は、ＰＬＬ位相検波器出力の分析の結果である。位相検波器出力がフルスケール条件（位相サイクルスリップ）を示す度に、再トリガ可能ワンショットが設定される。ワンショットの再トリガ時間はレジスタビットを介してプログラマブルであり得る。したがって、再トリガ時間の間にサイクルスリップが起こらなければ、内部ロック検出インジケータビット（ＬＯＣＫ）が１に設定されて、ＰＬＬがロックされていることを示す。内部ロック検出インジケータビット（ＬＯＣＫ）は、較正クロックがアクティブであった時間の間にＰＬＬがロックを達成したかを検証するためにクエリされ得る。

予め定められた期間によって規定される十分な時間の間較正クロックが一旦停止すると、内部オーバーサンプリングステートマシンはそのリセットまたは初期化状態に戻り、ＯＥ、Ｐ１またはＰ２上でのさらなる活動を待ち、追加のコマンドを受信する準備を整える
。このタイムアウト特徴はステートマシンのロックアップを防止し、ユーザのために公知の始動状態を保証する。

入力／出力端子３３１を介して利用可能なシリアル通信能力によってもユーザが固定制御値をプログラミングできるようになり、基準周波数記憶場所３４９に書込み、その値をマルチプレクサ３１９に供給し、総和回路３１５に供給されるべきマルチプレクサ３１９のＢ入力を選択することにより、発振器３０１を特定の出力周波数に設定することができる。さらに、いくつかの実施例では、いくつかまたはすべての分周器ブロックの分周器比率を、入力／出力端子によって設けられるシリアルポートを介して書込みおよび／または読出しし得る。

較正は較正クロック入力がなくても行なわれ得ることに留意されたい。しかしながら、これには、デバイスへの複数のシリアルデータ書込によって、たとえば総和回路３１５を介して供給されるデジタル制御値を設定することが必要であり、これにより、制御電圧Ｖｃが中央にある間にクロックアウト信号が外部較正クロックに一致する。代わりにシリアルポートを介して供給される較正クロックを用いることにより、デバイス自体は、そのＰＬＬを較正クロックにロックすることによって所望の補正値を見出すことができる。

オンチップ不揮発性メモリ（ＮＶＭ）３１７は、製造時のデバイス構成設定および較正設定の永久的記憶のために設けられる。ＮＶＭメモリ空間はデバイスを完全に設定するのに必要なすべての設定についてのビットを含む。不揮発性メモリ空間は各ＮＶＭビットについて重複ビットを含み、さらに不揮発性記憶装置を必要としない付加的ビットを含む。１つの実施例では、不揮発性メモリは１回だけプログラミング可能である。一次（Ｍ１）および２次（Ｍ２）ＮＶＭ空間は、ＮＶＭ設定がデバイスの寿命の間に２回書込まれるようにするために設けられ得る。状態レジスタを用いて、Ｍ１およびＭ２の現在の状態を示してもよい。データは、ＳＴＯＲＥコマンドを用いて、レジスタなどの揮発性メモリからＮＶＭに書込まれる。ＮＶＭ空間に重複を有するすべての揮発性メモリビットは１つのコマンドで書込まれる。ＳＴＯＲＥコマンドが初めて実行されると、Ｍ１ ＮＶＭ空間が書込まれる。書込が開始されると、状態ビット（Ｍ１＿ＷＲ）が永久的にセットされる。一旦書込が完了すると、ＳＴＯＲＥは０にリセットされ、Ｍ１の読出が行なわれ、結果が揮発性メモリの設定と比較される。一致する場合はＮＶＭ書込がうまくいっており、Ｍ１＿ＣＨＫ状態ビットが永久的にセットされる。次にＳＴＯＲＥコマンドが実行されると、Ｍ２ ＮＶＭ空間が書込まれる。デバイスの起動またはリセットの後、ＮＶＭ状態ビットがチェックされ、適切なＮＶＭメモリ空間が揮発性メモリにダウンロードされる。適切なＮＶＭ空間はＲＥＣＡＬＬレジスタビットを用いるコマンドによってもダウンロードされ得る。一旦ダウンロードが完了すると、ＲＥＣＡＬＬは自動的にリセットされる。

起動すると、デバイスは、内部デバイスロジックをリセットし、不揮発性メモリに記憶されたさまざまな設定を揮発性メモリ（たとえばさまざまな制御レジスタ）にロードし、デバイス出力を高インピーダンスにするパワーオンリセット（ＰＯＲ）を内部で実行する。レジスタビットも用いてリセットを開始してもよい。

１つの実施例では、デバイスの中心周波数は、制御入力ＭとしてＤＣＯに供給される基準周波数（ＲＦＦＲＥＱ）とＨＳ＿ＤＩＶ（図８を参照）およびＮ１出力分周器値とによって定められる。１つの実施例では、デバイスは、４つの一意な選択可能出力周波数を表わすＲＦＲＥＱ、ＨＳ＿ＤＩＶおよびＮ１値の４つの一意な組を記憶する能力を有する。所望の４つの周波数の間に関係性は必要ない。この特徴は、システム設定に依存して異なる出力周波数が必要とされる適用例において有用である。ＦＲＱＳＥＬ［１：０］入力４０７（図４）は、どの組のＲＦＲＥＱ、ＨＳ＿ＤＩＶおよびＮ１値が用いられるかを選択する。この特徴が所望されない場合、ＦＲＱＳＥＬ［１：０］ピンをフローティングのま
まにすることができ、その場合はデフォルト値が選択される。

図３および図４に図示されるデバイスは温度補償を提供できることに留意されたい。この補償は、温度計３５１によって検出された温度に基づいて不揮発性メモリ３１７から適切な補償値を供給することによって達成される。温度補償のための較正は、関心のあるさまざまな温度についてデジタル補正率を生成することを含む。

１つの実施例では、温度補償値は以下のように定められる。まず、基準温度ポイントが定められる。この温度での較正はＲＦＲＥＱ値をＤＣＯに設定し、すべての他の温度／周波数ポイントはこの基準ポイントに対して算出される。基準温度は動作の公称周囲温度である必要はない。基準温度較正ポイントを確立するため、温度較正ポイントレジスタ（ＴＣＰ［２：０］）は０００にセットされ、（その特徴が提供されれば）ＦＲＱＳＥＬ［１：０］＝１１であり、デバイスは所望の基準温度にされる。次に較正クロックがシリアルポートを介して印加される。クロックが停止されると、フリーズした周波数に対応するＭ値および温度値がＲＦＲＥＱ＿１１およびＲＴＥＭＰ ＲＡＭレジスタにそれぞれ記憶される。較正クロックが停止された後に起こり得る如何なるグリッチも回避するため、Ｍの記憶値および温度は、クロック停止の直前に存在した値である。

温度に亘って較正ポイントを生成するため、基準温度較正ポイントを確立した後にＴＣＰ［２：０］は００１にセットされるが、これは、次の温度較正ポイントを確立中であり、かつＦＲＱＳＥＬ［１：０］が１１にセットされ、デバイスが所望の温度にされることを示す。較正クロックは前述のように印加される。クロックが停止されると、（ＲＦＲＥＱ＿１１に対する）フリーズしたデルタ周波数値がＤＥＬＭＴ１レジスタに記憶される。フリーズしたデルタ周波数値＝（基準温度でのＭ）−（次の温度較正ポイントでのＭ）である。関連の温度はＴＥＭＰ１レジスタに記憶される。さらなる温度較正ポイント毎に、温度較正ポイントレジスタがインクリメントされ、所望の温度で較正クロックが再び印加され、新たなフリーズしたデルタ周波数値が対応の温度とともに記憶される。温度およびデルタＭ値はその後不揮発性メモリに記憶される。動作の間、基準温度でのＭ値が用いられるのは、基準温度および（ＤＥＬＭＴとして供給される）適切なオフセットが温度計３５１によって検出された温度に従って供給されることを温度計３５１が示すときである。他の実施例では、デルタＭよりもむしろ、特定の温度でのＭの値が記憶され、その値が温度補償のために供給される。

１つの実施例では、デバイスは、基準ポイントを含む較正ポイント（周波数および温度の対）を６つまで記憶することができ、温度に亘ってデバイスを較正することができる。温度補償特徴がオンにされている通常動作において、デバイスは、Ｎ−１次多項式を用いて、与えられた較正ポイントの間を補間する。ここでＮは、１つの実施例ではレジスタビットを用いてプログラマブルな、用いるべき較正ポイントの数である。たとえば、ＤＥＬＭＴ４およびＤＥＬＭＴ５を用いず、値がＲＦＲＥＱ＿１１、ＤＥＬＭＴ１、ＤＥＬＭＴ２およびＤＥＬＭＴ３に書込まれる場合、ユーザはＮ＝４にセットし、これにより３次多項式補間を用いる。

図４に図示されかつ上述のように、周波数選択入力ＦＲＥＱＳＥＬ［１：０］を用いて多周波特徴が利用可能である。多周波特徴を用いる場合、さらなる周波数についての温度補償は、デバイスを基準温度に保持し、ＦＲＥＱＳＥＬ［１：０］＝１０にセットし、かつ適切な周波数の較正クロックを再印加することによって達成される。クロックが停止されると、フリーズした周波数制御値はＲＦＲＥＱ＿１０に記憶される。第３および第４の周波数が所望される場合、それぞれＦＲＱＳＥＬ［１：０］＝０１および００として上記手順を繰返す。

たとえばＸＯによって供給される基準周波数に影響を及ぼす温度変動をさらに補償するため、基準周波数制御値ＲＦＲＥＱとともに、Ｔに対するデルタＭの値（ＤＥＬＭＴ）が総和回路３１５に供給される。これにより、上述のような補間デルタとともに、基準温度較正ポイントで制御された制御値が総和器３１５に供給され、Ｍ値の生成に利用される。上述の補間以外の他の温度較正アルゴリズムを利用してもよいことに留意されたい。図４に図示される実施例でのその機能は制御回路３４１によって行なわれる。

図８を参照して、デジタル制御発振器（ＤＣＯ）３０１の例示的な実施例が図示される。水晶（またはＳＡＷ）発振器３０３はＤＣＯ３０１にタイミング基準を供給し、位相および周波数検波器８０１に１つの入力を供給する。位相および周波数検波器８０１は水晶発振器入力とＶＣＯ８０５からのフィードバックとの間の差のエラー項を生成する。フィードバックは複数係数分周器ブロック８０７によって供給されることに留意されたい。図８に図示される実施例では、ＤＣＯはフラクショナルＮループである。較正の間、ＤＣＯ３０１は、分周器３３５、３４７、位相検波器およびアナログ−デジタル変換器８５１、フィルタ８５３、デルタシグマ変調器８０９、および内側ループの一部を含む外側ループによってそのフィードバック分周器が制御される内側ループとして機能する。内側ループまたはＤＣＯ３０１はフラクショナルＮループであり、水晶またはＳＡＷ３０３によって供給される基準クロックの周期は、ＶＣＯ８０５によって供給される発振器クロック信号の周期の非整数倍である。フラクショナルＮループの使用により、低コスト水晶発振器などの低コストタイミング基準の使用が可能になる。通常動作の間、ＤＣＯは、ＡＤＣ３１１、ＤＥＬＭＴおよびＲＦＲＥＱに基づく総和回路３１５からの制御値を受信する。これにより、分周ブロック８０７に供給される分周器値を調節するように結合されるデルタシグマ変調器８０９を介してＤＣＯ３０１のフィードバックループを調節することにより、温度補償が達成される。

ＤＣＯ３０１を形成する内側ループは、デジタルループフィルタを利用してループフィルタが集積回路上に集積されるようにして、潜在的な付加ノイズソースを低減することに留意されたい。さらに、上述のように、デジタルループフィルタを利用することにより、ノイズ整形関数のコーナおよび次数に適切に一致し、したがってそのソースからのジッタ寄与を最も低減することができるループフィルタの正確な実現例が可能になる。

１つの実施例では、複数係数分周器８０７は一連の分周器によって形成される。フィードバック周波数はＧＨｚ範囲にあり得るので、プリスケーラを用いてフィードバック信号をたとえば４または５で分周する。たとえば４分周および／または５分周の複数の分周段階などのその後の分周段階は、フィードバック信号を、所望の分周器値に従う適切な値にさらに分周する。

図９を参照して、複数係数分周器８０７の一部として利用され得る、例示的な位相選択可能分周器９００のブロック図が図示される。８つのクロック信号Ｐ０−Ｐ７がセレクタ回路９０１に供給される。図示される実施例では、セレクタ回路９０１はマルチプレクサとして実現される。レジスタ９０５から供給される３ビット制御信号９０３は、クロック信号Ｐ０からＰ７のうちどれがセレクタ回路によって出力されるかを選択する。クロック信号Ｐ０−Ｐ７は異なる位相を有する。どのクロック信号がマルチプレクサ９０１によって供給されるかを選択することにより、分周器回路は異なる周波数クロック信号を生成することができる。

図１０を参照して、タイミング図は分周器回路９００の動作を図示する。図１０に示されるように、クロック信号Ｐ０−Ｐ７はｈｓｃｌｋとして示されるクロック１０１０から導出される。１つの実施例では、ｈｓｃｌｋ１０１０は約２．５ギガヘルツであり、クロック信号Ｐ０−Ｐ７はクロック信号ｈｓｃｌｋの４分の１、すなわち約６２５ＭＨｚであ
る。再び図９を参照して、分周器９００は、総和回路９０７において値Ａを現在の選択信号９０３に加算して、レジスタ９０５に供給すべき総和を生成することにより、出力すべき次のパルスを選択する。以下の表は、総和回路９０７に供給されてさまざまな分周値を達成するＡの値を図示する。

ｈｓｃｌｋ信号から分周されるクロック信号を生成する分周器回路９００の使用を図１０を参照して示す。ｈｓｃｌｋ信号を２分周することが所望されると仮定する。

上記表を参照して、２（分周ファクタ）分周のためには、Ａの適切な値が４であることがわかる。現在選択されたクロックがＰ０であると仮定すると、レジスタ９０５から供給される選択信号は、たとえば０００の値を用いてＰ０を選択するように設定される。マルチプレクサによる次のパルス出力を選択するために、総和回路４０７は、レジスタ９０５から供給される（０００である）現在の値を（４である）Ａの値に加算し、４という総和をレジスタ９０５に与えて、図１０に示されるクロック信号１０２０（ＤＩＶ ２．０）によって図示されるように、マルチプレクサ９０１が出力する次のパルスとしてＰ４を選択する。総和回路９０７はＮを法とする総和回路として実現される。ここでＮは、マルチプレクサ４０１に供給されるクロック信号の数と等しく、図示される実施例では８である。レジスタ９０５によって供給される選択信号の現在の値が４である場合、選択信号として供給される次の値は０であり、これは、選択回路９０１によって出力される次のパルスとしてＰ０を選択する。すなわち、４（選択信号の値）＋４（Ａの値）＝８を法とする総和回路における０である。現在の選択値に連続してＡを加えて次のパルスを生成し、位相Ｐ０およびＰ４から選択されたパルスのシーケンスを図１０に示されるように出力して、ｈｓｃｌｋ／２と等しい出力クロック信号を生成する。

２．５による分周を次に説明する。現在選択されるクロックがＰ０であると仮定すると、制御線９０３上の選択信号はたとえば値０００を用いてＰ０を選択するように設定される。表１を参照して、２．５（分周ファクタ）での分周を行なうため、Ａの値は５である。総和回路９０７は５という総和をレジスタ９０５に与え、図１０に示されるクロック信号１０３０（Ｄｉｖ２．５）によって図示されるように、マルチプレクサ９０１が出力する次のパルスとしてＰ５を選択する。選択信号の現在の値が５である場合、選択信号として供給される次の値は２であり、これは、選択回路９０１が出力すべき次のパルスとしてＰ２を選択する。すなわち、５（選択信号の値）＋５（Ａの値）＝８を法とする総和回路
における２である。現在の選択値にＡを加えて次の選択値を生成し、これは選択回路に供給される。選択される次のパルスはＰ７である。

一般的な場合、図９に示される回路についてはクロックの８つの位相を考えて、時間「ｎ」で選択される位相がｐ（ｎ）である場合、位相の選択はｐ（ｎ＋１）＝（ｐ（ｎ）＋Ａ）ｍｏｄ８によって達成される。図１０は、それぞれ４、５および５．５での分周について選択されるパルス５４０、５５０、５６０も示す。

表１を参照して、図９に図示される実施例については、最初の３つの分周値（０．５、１．０、１．５）が利用不可能であることに留意されたい。たとえば、Ｍ＝１、２または３である場合の４．５、５または５．５による分周などのより長い分周動作についても、より長い分周で出力される最初のパルスを無視する必要がある。図１０にこれが図示されている。したがって、たとえば、５での分周について、およびＰ０が初期パルスアウトでありかつＡ＝２であるとすると、最初のＰ２パルス１００１は無視されるが、２番目のＰ２パルスはマルチプレクサ９０１によって供給される。同様に、２番目のＰ２パルス１００２が供給された後の最初のＰ４パルス１００３は無視される。最初のパルスが無視される度に、Ａの有効値は９である。ノード９０９に供給される結果的な波形１０５０は、図１０においてＤｉｖ５．０と標識付けられる。同様に、図１０に示される初期パルス１００７および１００９は、波形１０６０で示されるように、５．５による分周において無視される。

再び図９を参照して、たとえば図１０に示される５および５．５による分周などのより長い分周について必要な遅延を達成するために、１つの実施例では、第２の総和回路９２３および第２のレジスタ９２５と共に第２のセレクタ回路９２１を利用する。総和回路９２３で、スキップ遅延値３が現在の選択値９０３に加えられる。スキップ遅延は、レジスタ９０５の選択信号の更新の前に、いくつの位相ステップ（クロックＰ０−Ｐ７の各々が位相ステップである）をスキップすべきかを示す。図９に示されるように、ノード９０９上のマルチプレクサ９０１からの出力クロックを用いて、総和回路９２３からの総和を用いてレジスタ９２５を更新する。マルチプレクサ９２１によって選択されるクロックはレジスタ９０５を更新するのに用いられる。これにより、１、２または３と等しいＡについて最初のパルスがスキップされるまで選択信号の値が確実に変化しないようになる。たとえば、現在選択されたクロックがＰ０であり、Ａ＝１であり、スキップカウントが３である場合、レジスタ９０５はＰ３まで更新されず、これにより最初のＰ１パルスがスキップされることが確実になる。図１０を参照して、スキップ遅延３は、所望されないパルス１００１、１００３、１００７および１００９が確実に出力されないようにする。いくつかの実施例では、マルチプレクサ９０１を結合して、受信されたさまざまな位相の組に加えて、たとえば接地などの定常状態入力信号である入力信号を受信し得ることに留意されたい。このように、マルチプレクサはいずれの信号も出力しないように選択され得る。

図１１は、図９に図示されるものなどの複数係数分周器が図８に示されるＤＣＯ３０１においてどのように利用され得るかの実施例を図示する。図１１を参照して、ブロック図は、この発明の実施例に従う複数係数プログラマブル分周器回路を図示する。ＶＣＯ８０５は、約１０ＧＨｚクロック信号を与え、これは分周器１１０３および１１０５で約２．５ＧＨｚクロック信号に分周される。低い電力消費で高周波数で分周器を動作させるため、いくつかの実施例は、制御信号を高速回路に供給するのを回避する。代わりに、１つの実施例は、高速部分で最小限の数のトランジスタを利用して電力を節約し、本明細書中に記載される分周器の多相出力を活かして同等の速度を達成する。プログラマビリティは、より低周波数の回路に押込まれる。ノード１１０３からの５ＧＨｚ信号は、２つの分周器の縦続、すなわち２分周分周器１１０５と、４分周の位相発生器である分周器１１０７とに与えられて、８つの異なる位相を生成する。分周器１１０７はパルス幅コントローラ（
ＰＷＣ）１１０９に供給し、これは次にフリップフロップ１１１１を介して８−１位相選択マルチプレクサ１１１３に供給する。位相選択マルチプレクサ１１１３は、ＰＷＣ１１０９からの８つの位相のうち１つをその出力に方向付ける。マルチプレクサ１１１３の出力は、分周器出力を生成するＱ分周カウンタ（／Ｑ）１１１７をクロック動作するのに用いられる。また、たとえば図９−図１０に図示されるようなマルチプレクサ制御（位相選択）アルゴリズムを実現する有限状態機械（ＦＳＭ）１１１５をトリガするのにもこの出力を用いる。

１つの実施例では、図１１に図示されるように、デルタシグマ変調器８０９はフラクショナルｎ分割能力を提供することにより、一連の整数Ｍ′をブロック１１１９に供給する。Ｍ′は、有理数Ｍに近似する整数のシーケンスである。いくつかの実施例では、ブロック１１１９を有限状態機械１１１５に組入れ得ることに留意されたい。入力周波数がｆ_inであり、出力周波数がｆ_outであると仮定すると、分周比率はＭ＝ｆ_in／ｆ_outである。１つの実施例では、Ｍ＝（（９．７ＧＨｚ〜１１．３２ＧＨｚ）／２）／（１０ＭＨｚ（Ｘｏｘｃ）〜３２０ＭＨｚ（ＳＡＷ））である。したがって、Ｍ＝１５．１５６２５〜５６６である。１つの実施例では、デルタシグマ変調器は、図１５に図示されるように分周範囲をＭ−３からＭ＋４に拡張する８レベル量子化器である。デルタシグマ変調器は、たとえば、３次デルタシグマ変調器として実現され得る。Ｍの分周範囲の拡張を考慮すると、Ｍは約１２から約５７０の範囲に及ぶ。図１１に図示される分周器回路は基本的に整数分周器として動作し、Ｍ′値は、Ｍ値１２についての約４１６ＭＨｚから、Ｍ値５７０についての約９ＭＨｚの更新周波数まで変化する周波数で更新される。

図１１に記載される分周器の動作は以下の算術式から理解され得る。

式中Ｑは商であり、Ｒは剰余であり、Ｍ′は分周器比率である。この算術式から、分周比率Ｍ′＝８Ｑ＋Ｒである。分周比率はこのように、１以上の商Ｑによって乗算される一定の係数（ここでは８、但し当然ながら他の数も可能である）と剰余（Ｒ）とに分けられる。Ｒ部分は、有限状態機械（ＦＳＭ）１１１５によって制御される位相選択マルチプレクサ１１１３によって実現される。制御ロジック１１１９は分周比率Ｍ′を受け、これをＱの数とＲの数との２つの部分に分ける。Ｑの数はＱ分周器１１１７入力ビットに送られる一方、Ｒの数は有限状態機械１１１５によって用いられる。８Ｑの値は、粗い同調能力として理解され得る一方、Ｒの値はより微細な同調能力を与える。

８、すなわち一定の係数による分周は、高速分周回路１１０５および１１０７において達成され得る。Ｑによる分周およびＲによる分周は低速回路で行なわれ得る。Ｑによる分周は、はるかに低い入力周波数を有し、したがって低速回路によって実現され得る可変分周器回路１１１７において行なわれ得る。Ｒによる分周は、位相選択マルチプレクサ１１１３において達成され得る。マルチプレクサ１１１３は、出力の各サイクルの最後の位相からＲステップだけオフセットされ（Ｒは正または負であり得る）、したがって分周ファクタ８Ｑ＋Ｒを達成する位相を選択する。Ｒは、図９および図１０で利用されるＡと同様である。ＱとＲの両者ともを変化させることにより、フレキシブルなプログラマビリティ
が達成される。さまざまなＲの値を利用し得るが、その例を以下に示す。

Ｒ＝（−４，−３，−２，−１，０，１，２，３），
Ｒ＝（−３，−２，−１，０，１，２，３，４），
Ｒ＝（−２，−１，０，１，２，３，４，５），
Ｒ＝（−１，０，１，２，３，４，５，６），
Ｒ＝（０，１，２，３，４，５，６，７，）
上に示される各々のＲ体系において、各位相ステップに対応する８つの値が存在する。選択されるＲ体系は、Ｑカウンタの入力で最大入力周波数および最小利用可能分周比率を定める。たとえば、体系Ｒ＝（−４，−３，−２，−１，０，１，２，３）をＲ＝（０，１，２，３，４，５，６，７，）と比較すると、第１の体系は最小分周比率／３を達成することができる一方で、第２のものは最小分周比率／８しか達成することができない。しかしながら、第１の体系は、はるかに高い周波数で動作可能であるためにはＱカウンタを必要とする。これはまた、他のＲ体系と比較して、より厳しいタイミング要件をマルチプレクサ制御信号生成に課す。これは、より多くの電力も消費し、デジタル回路のカスタムデザインを必要とし得る。Ｒ＝（−３，−２，−１，０，１，２，３，４）の動作は図１２に図示される。

図１２の上の部分は位相選択マルチプレクサ１１１３への入力を図示する一方で、図１２の下の部分はさまざまな分周値についての出力を図示する。

フラクショナルＮループにおけるデルタシグマ変調器の使用は以下のように説明される。たとえば、ＤＣＯ３０１（図３）からの所望の公称出力周波数を達成するために、Ｍの値が１００であると仮定する。上述の補間によって定められる温度補償値は、温度補償を行なった後のＭの値が１００．５であるようにし得る。１つの実施例のデルタシグマ変調器は、−３から４までの８つの異なる整数レベルを有する出力を与えて、分数部分を表わす。この値は、整数部分（１００）と組合され、複数係数Ｎ分周ブロック８０７の分周器にマッピングされる。これにより、９７から１０４の範囲に及ぶ値が、分周器値として複数係数Ｎ分周ブロック８０７に適用され得る。デルタシグマ変調器の使用により、適切な値が用いられて平均１００．５となる。値は、ノード８００に供給されるＸＯ（または他の基準）クロック周波数のレートで分周ブロック８０７によって生成されることに留意されたい。ノイズ整形を用いて、ループフィルタ８０３中の低域フィルタによって後でフィルタリングされ得る周波数帯に、フィードバック分周器で生成される如何なるノイズも配置し得ることにも留意されたい。

再び図８を参照して、別の実施例では、図示される集積回路は、分周器３３５で受信される基準信号ＲＥＦを逓倍するクロック逓倍回路として結合され、逓倍された値をＤＣＯ３０１の出力として供給する。この場合、位相検波器およびループフィルタ３３７はデジタル値をマルチプレクサ８５３に供給し、これは次にデルタシグマ変調器８０９に供給される。逓倍値は、分周ブロック３３５および３４７において分周値を設定することによって選択され得る。さまざまな実施例では、これらの値は、ピンプログラマブルであるか、シリアルポートを介してプログラミングされるか、または予め定められ得る。クロック逓倍器として用いられる場合、外側ループ帯域幅は低く、基準信号ＲＥＦに存在するジッタからのジッタ転送を最小限にする。

本明細書中で用いられるような用語「ピン」および「端子」は、パッケージ上のピンまたは集積回路上のコンタクトパッドなどのパッケージまたは集積回路上に設けられるいずれの種類の電気的接続部も指すことを意図されることに留意されたい。入力／出力（Ｉ／Ｏ）端子（またはピン）という用語は、入力、出力またはその両者として機能する端子を意味することが意図される。

このように、クロックソースを実現するためのさまざまな実施例を説明した。本明細書中で述べられたこの発明の説明は例示的なものであり、添付の請求項で述べられるようなこの発明の範囲を限定することを意図するものではない。たとえば、ＰＬＬを説明したが、周波数ロックループなどの他の制御ループを利用して適切な補正／制御値を生成して発振器を較正してもよい。添付の請求項に述べられるようなこの発明の範囲から逸脱することなく、本明細書中に開示される実施例のその他の変更例および修正例が本明細書中に述べられる説明に基づいてなされ得る。

標準的な６ピンＶＣＸＯセラミックパッケージに集積回路および水晶がパッケージされるデバイスを図示する図である。 標準的な４ピンＸＯセラミックパッケージに集積回路および水晶がパッケージされるデバイスを図示する図である。 図１または図２の集積回路として用いるのに好適な例示的な集積回路のブロック図である。 この発明の実施例に従う設定クロックをプログラミングし、かつ受信するための代替的なシリアル通信端子を図示する図である。 シリアルポートを介した通信に利用される例示的な読出および書込フォーマットを図示する図である。 シリアルポートを介して供給されるデータのマンチェスターエンコーディングの例示的な使用を図示する図である。 シリアルポートを介した較正クロックの例示的な使用を図示する図である。 図３および図４で利用されるデジタル制御発振器の例示的な実施例を図示する図である。 図８の複数係数分周器で利用され得る例示的な位相選択可能分周器回路のブロック図である。 図９の位相選択可能分周器の動作を図示する図である。 複数係数分周器の例示的な実現例を図示する図である。 図１１に示される複数係数分周器の動作を図示する図である。

Claims (16)

1. タイミング基準信号を受信するための入力、発振器出力信号を供給する制御可能発振器回路および複数係数フィードバック分周器回路を含む内側ループ回路と、
   選択可能に結合されて第１の制御値を前記複数係数フィードバック分周器回路に制御値として供給することにより前記発振器出力信号を制御する外側ループ回路とを含み、
   前記外側ループ回路が結合されて前記第１の制御値を前記複数係数フィードバック分周器回路に供給する間、前記第１の制御値は、前記発振器出力信号と前記外側ループ回路に結合された基準信号との間の検出された差に従って定められ、
   不揮発性記憶装置をさらに含み、
   前記外側ループ回路が前記内側ループ回路を制御するように結合されない間、前記内側ループ回路は、第２の制御値を前記制御値として受信して前記複数係数フィードバック分周器回路の分周比率を制御し、前記第２の制御値は前記不揮発性記憶装置に記憶された記憶制御値に従って定められ、前記記憶制御値は前記発振器出力信号の所望の周波数に対応し、
   前記第１の制御値と前記第２の制御値との間で選択し、前記第１および第２の制御値のうち選択された値を前記制御値として供給して前記複数係数フィードバック分周器回路の分周比率を制御するセレクタ回路をさらに含む、装置。
2. 検出された温度に従って調節値を供給するように結合される温度補償回路をさらに含み、前記外側ループ回路が前記複数係数フィードバック分周器回路に前記制御値を供給するように結合されない間、前記複数係数フィードバック分周器回路に供給される前記制御値は前記調節値に従って調節される、請求項１に記載の装置。
3. 電圧制御入力をさらに含み、前記複数係数フィードバック分周器回路に供給される前記制御値は、前記外側ループ回路が前記制御値を供給するように結合されない間、前記電圧制御入力上に存在する電圧値に従って調節される、請求項１または２のいずれかに記載の装置。
4. 前記タイミング基準信号を供給する水晶発振器および表面弾性波（ＳＡＷ）共振器のうち１つをさらに含む、請求項１、２または３のいずれかに記載の装置。
5. 前記外側ループ回路は位相ロックループであり、デジタルループフィルタを含む、請求項１から４のいずれかに記載の装置。
6. 前記不揮発性記憶装置中の前記記憶制御値は、前記外側ループ回路に結合された基準信号に前記発振器出力信号がロックされたことを示すロック状態を前記外側ループ回路が検出した結果として記憶されたデジタル制御値に基づいている、請求項１に記載の装置。
7. 前記外側ループ回路は１ＫＨｚ未満の帯域幅を有し、前記内側ループ回路の帯域幅は１０ＫＨｚから１０ＭＨｚの間である、請求項１から６のいずれかに記載の装置。
8. 外側ループ回路を選択可能に結合して内側ループ回路を制御するステップと、
   前記外側ループ回路が前記内側ループ回路を制御するように結合されている間、前記外側ループ回路からの第１の制御値を制御値として供給して前記内側ループ回路の複数係数フィードバック分周器の分周比率を制御することにより前記内側ループ回路を制御するステップとを含み、前記内側ループ回路に、前記外側ループ回路に供給される基準クロック信号に基づいて出力信号を生成させ、
   前記外側ループ回路が前記内側ループ回路を制御するように結合されていない間、前記内側ループ回路に前記制御値として第２の制御値を供給して分周比率を制御するステップをさらに含み、前記第２の制御値は不揮発性記憶装置に記憶された記憶制御値に従って定められ、前記記憶制御値は前記内側ループ回路の所望の出力周波数に対応する、方法。
9. 前記内側ループ回路への入力として、水晶発振器および表面弾性波（ＳＡＷ）デバイスのうち１つからのタイミング基準信号を前記内側ループ回路に供給するステップを含む、請求項８に記載の方法。
10. 前記内側ループ回路は、前記タイミング基準信号の周期が前記内側ループ回路によって生成される出力信号の周期の非整数倍であり得るようにフラクショナルＮループである、請求項９に記載の方法。
11. 前記内側ループ回路および外側ループ回路は位相ロックループであり、前記外側ループ回路の帯域幅は１ＫＨｚ以下であり、前記内側ループ回路の帯域幅は１０ＫＨｚから１０ＭＨｚの間である、請求項８から１０のいずれかに記載の方法。
12. 前記制御値に対応するデルタシグマ変調器から一連の整数を供給して前記複数係数フィードバック分周器の分周比率を制御するステップをさらに含む、請求項８に記載の方法。
13. 前記内側ループ回路に供給される前記第２の制御値を定めて、検出された温度に従って分周比率を制御するステップをさらに含む、請求項８に記載の方法。
14. 前記内側ループ回路に供給される前記第２の制御値を定め、電圧制御入力端子に供給される制御電圧に従って分周比率を制御して前記内側ループ回路の前記出力信号の出力周波数を調節するステップをさらに含む、請求項８に記載の方法。
15. 前記内側ループ回路に供給される分周比率に対応する制御信号を記憶して、前記外側ループ回路によって検出されるロック状態に応答して、前記内側ループ回路に、基準クロックに対応する周波数の出力信号を生成させるステップをさらに含む、請求項８に記載の方法。
16. セレクタ回路における前記制御値として前記第１および第２の制御値の１つを選択するステップをさらに含む、請求項８に記載の方法。

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