JP2006526946A5 - - Google Patents

Claims (23)

1. タイミング基準信号を受信するための入力、発振器出力信号を供給する制御可能発振器回路および複数係数フィードバック分周器回路を含む第１の位相ロックループ（ＰＬＬ）回路と、
   選択可能に結合されてデジタル制御値を前記複数係数フィードバック分周器回路に供給することにより前記発振器出力信号を制御する第２の制御ループ回路とを含む、装置。
2. 前記第２の制御ループが結合されて前記制御値を前記フィードバック分周器回路に供給する間、前記制御値は、前記発振器出力信号と前記第２の制御ループ回路に結合された基準信号との間の検出された差に従って定められる、請求項１に記載の装置。
3. 検出された温度に従って調節値を供給するように結合される温度補償回路をさらに含み、前記第２の制御ループが前記フィードバック分周器回路に前記制御値を供給するように結合されない間、前記複数係数フィードバック分周器回路に供給される前記制御値は前記調節値に従って調節される、請求項１または２に記載の装置。
4. 電圧制御入力をさらに含み、前記複数係数フィードバック分周器回路に供給される前記制御値は、前記第２の制御ループが前記制御値を供給するように結合されない間、前記電圧制御入力上に存在する電圧値に従って調節される、請求項１、２または３のいずれかに記載の装置。
5. 前記タイミング基準信号を供給する水晶発振器および表面弾性波（ＳＡＷ）共振器のうち１つをさらに含む、請求項１、２、３または４のいずれかに記載の装置。
6. 前記第２の制御ループ回路は位相ロックループであり、デジタルループフィルタを含む、請求項１から５のいずれかに記載の装置。
7. 不揮発性記憶装置をさらに含み、
   前記第２の制御ループ回路が前記第１のＰＬＬ回路を制御するように結合されない間、前記第１のＰＬＬ回路は、デジタル制御値を前記制御値として受信して前記フィードバッ
   ク分周器の分周比率を制御し、前記デジタル制御値は前記不揮発性記憶装置に記憶された記憶制御値に少なくとも部分的に従って定められ、前記記憶制御値は前記発振器出力信号の所望の周波数に対応する、請求項１から６のいずれかに記載の装置。
8. 前記不揮発性記憶装置中の前記記憶制御値は、前記第２の制御ループ回路に結合された基準信号に前記発振器出力信号がロックされたことを示すロック状態を前記第２の制御ループ回路が検出した結果として記憶されたデジタル制御値に基づいている、請求項７に記載の装置。
9. 前記第２の制御ループ回路は低帯域幅位相ロックループとして実現され、前記第１のＰＬＬ回路の帯域幅は前記第２の制御ループ回路の低帯域幅よりも実質的に高い、請求項１から８のいずれかに記載の装置。
10. 外側ループ回路を選択可能に結合して内側ループ回路を制御するステップと、
    前記外側ループ回路からの制御値を供給して前記内側ループ回路のフィードバック分周器の分周比率を制御することにより前記内側ループ回路を制御するステップとを含み、前記外側ループが前記内側ループ回路を制御するように結合されている間は、前記内側ループに、前記外側ループ回路に供給される基準クロック信号に基づいて出力信号を生成させる、方法。
11. 前記内側ループ回路への入力として、水晶発振器および表面弾性波（ＳＡＷ）デバイスのうち１つからのタイミング基準信号を前記内側ループに供給するステップを含む、請求項１０に記載の方法。
12. 前記内側ループ回路は、前記タイミング基準信号の周期が前記内側ループ回路によって生成される出力信号の周期の非整数倍であり得るようにフラクショナルＮループである、請求項１１に記載の方法。
13. 前記内側ループ回路および外側ループ回路は位相ロックループであり、前記外側ループは低帯域幅位相ロックループであり、前記内側ループは前記外側ループ回路の低帯域幅よりも実質的に高い帯域幅を有する位相ロックループである、請求項１０から１２のいずれかに記載の方法。
14. 前記制御値に対応するデルタシグマ変調器から一連の整数を供給して前記フィードバック分周器の分周比率を制御するステップをさらに含む、請求項１０に記載の方法。
15. 前記外側ループが前記内側ループ回路を制御するように結合されていない間、前記内側ループ回路に前記制御値としてデジタル制御値を供給して分周比率を制御するステップをさらに含み、前記制御値は、不揮発性記憶装置に記憶された記憶制御値に少なくとも部分的に従って定められ、前記記憶制御値は前記内側ループ回路の所望の出力周波数に対応する、請求項１０に記載の方法。
16. 前記内側ループ回路に供給される前記デジタル制御値を定めて、検出された温度に少なくとも部分的に従って分周比率を制御するステップをさらに含む、請求項１５に記載の方法。
17. 前記内側ループ回路に供給される前記デジタル制御値を定め、電圧制御入力端子に供給される制御電圧に少なくとも部分的に従って分周比率を制御して前記内側ループ回路の出力周波数を調節するステップをさらに含む、請求項１５に記載の方法。
18. 前記内側ループに供給される分周比率に対応する制御信号を記憶して、前記外側ループ回路によって検出されるロック状態に応答して、前記内側ループに、基準クロックに対応する周波数の出力信号を生成させるステップをさらに含む、請求項１０に記載の方法。
19. 前記外側ループ回路の１つから、または前記発振器出力信号の所望の周波数に対応する記憶制御値を記憶する不揮発性記憶装置から前記制御値のソースを選択するステップをさらに含む、請求項１０に記載の方法。
20. 装置であって、
    タイミング基準信号を受信するための入力、フィードバック分周器回路、および制御可能発振器回路を含むフラクショナルＮ内側ループ回路と、
    発振器回路の出力に結合されたフィードバック信号と、外側ループ回路の入力に結合された基準信号とを比較し、比較を示すエラー信号を生成するように結合された外側ループ回路とを含み、
    外側ループは、分周器制御信号を供給して前記フィードバック分周器回路の分周比率を制御するように結合され、前記分周器制御信号は、前記外側ループ回路が生成したエラー信号に少なくとも部分的に従って定められる、装置。
21. 前記外側ループ回路は低帯域幅位相ロックループであり、前記内側ループ回路の帯域幅は前記外側ループ回路の帯域幅よりも実質的に高い、請求項２０に記載の装置。
22. 前記外側ループの帯域幅は約１ＫＨｚ以下であり、前記内側ループの帯域幅は約１０ＫＨｚから１０ＭＨｚの間である、請求項２０に記載の装置。
23. 第１の位相ロックループ（ＰＬＬ）回路への入力として第１の基準信号を受信するステップと、
    前記第１のＰＬＬ回路の出力に結合されたフィードバック信号と第２の位相ロックループの入力に結合された第２の基準信号との間の差を示すエラー信号を第２の位相ロックループにおいて生成するステップとを含み、前記第２のＰＬＬ回路は低帯域幅ＰＬＬであり、さらに
    前記エラー信号に少なくとも部分的に基づいて制御信号を供給して前記第１のＰＬＬ回路のフィードバック経路の分周器回路を制御するステップを含み、前記第１のＰＬＬ回路の帯域幅は前記第２のＰＬＬ回路の帯域幅よりも実質的に高い、方法。