KR20060030850A - 저 지터 듀얼-루프 ｎ분의 1 합성기를 위한 방법 및 장치 - Google Patents

저 지터 듀얼-루프 ｎ분의 1 합성기를 위한 방법 및 장치 Download PDF

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액셀 톰슨
윤텡 후앙
제럴 피 헤인
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실리콘 래버래토리즈 , 인코포레이티드
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Abstract

제1 위상 동기 루프(PLL) 회로(301)는 발진기(303)로부터 타이밍 기준 신호를 수신하기 위한 입력, 발진기 출력 신호를 공급하는 제어가능한 발진기 회로(805) 및 멀티-모듈러스 피드백 분할기 회로를 포함한다. 제2 제어 회로는 디지털 제어값(M)을 제1 루프 회로의 멀티-모듈러스 피드백 분할기 회로에 공급하고, 그에 따라, 발진기 출력 신호를 제어하도록 선택 회로(853)를 통해 선택적으로 결합된다. 제2 제어 루프가 제어값을 피드백 분할기 회로에 제공하도록 결합되어 있는 동안, 분할기 회로(335)에서, 제어값은 발진기 출력 신호와 제2 제어 루프 회로에 결합된 기준 신호 사이에서 검출되는 차에 따라 결정된다. 제2 제어 루프 회로가 제1 PLL 회로를 제어하도록 결합되어 있지 않은 동안, 제1 PLL 회로는 피드백 분할기의 분할 비율을 제어하기 위해 디지털 제어값을 수신하고, 여기서, 디지털 제어값은 적어도 부분적으로 비휘발성 저장 장치(317)에 저장된 제어값에 따라 결정되고, 저장된 제어값은 발진기 출력 신호의 원하는 출력 주파수에 대응한다.
집적 회로, 클록, 분할기, 피드백, 위상, 교정

Description

저 지터 듀얼-루프 Ｎ분의 1 합성기를 위한 방법 및 장치{METHOD AND APPARATUS FOR A LOW JITTER DUAL-LOOP FRACTIONAL-N SYNTHESIZER}
본 발명은 집적 회로 장치, 특히, 클록 신호(clock signal)를 생성하는데 이용되는 집적 회로에 관한 것이다.
클록 소스(source)는 수정 발진기(crystal oscillator) 또는 표면 탄성파(surface acoustic wave, SAW) 장치와 같은 공진기(resonator)를 일반적으로 이용한다. 수정 발진기를 이용하는 종래의 클록 소스의 정밀도는 수정의 커팅(cutting)의 정확성 및 커팅 후에 수행되는 교정(calibration)에 의해 결정된다. 예를 들어, 주파수 튜닝(tuning)은 커팅 후에 금을 스퍼터링(sputtering)함으로써 이루어질 수 있다. 수정과 같은 고정 주파수 소스는, 통상적으로 전압 제어 발진기(VCO)와 같은 가변 주파수 소스와 관련된 위상 노이즈(phase noise) 성능보다 양호한 위상 노이즈 성능을 제공한다. 이는, 적어도 부분적으로, 주파수를 변화시키는데 이용되는 VOC와 관련된 가변 요소(예를 들어, 버랙터(varactor))가 고정 소스의 커패시터와 같은 고정 요소보다 더 큰 손실을 갖는다는 점 때문이다.
그러나, 공진기는 통상적으로 제조 시의 제약 때문에 제한된 최적 범위를 갖는다. 즉, 수정을 넓은 범위에 걸쳐 끌어내는 것은 어렵다. 그러나, 다양한 애플리케이션에서, 공진기에 대해 쉬운 범위 외부의 다수의 주파수가 요구된다. 일반적으로, 상이한 주파수 범위는 상이한 공진기를 필요로 한다. 정확성 요건은 클록 소스에 따라 변화되지만, 일반적으로 백만분률(ppm) 이하이다.
정확성 요건을 만족시키며, 제조하기 쉽고 비용이 저렴한 공진기의 이용을 허용하지만, 넓은 범위의 출력 주파수 및 적합한 위상 노이즈 성능을 여전히 제공할 수 있는 클록 소스를 제공하는 것이 바람직하다.
일실시예에서, 타이밍 기준 신호를 수신하기 위한 입력, 발진기 출력 신호를 공급하는 제어 가능한 발진기 회로 및 멀티-모듈러스 피드백 분할기 회로(multi-modulus divider circuit)를 갖는 제1 위상 동기 루프(phase-locked loop, PLL) 회로를 포함하는 장치가 제공된다. 제2 제어 회로는, 제어값을 제1 루프 회로의 멀티-모듈러스 피드백 분할기 회로에 공급하고, 그에 따라, 발진기 출력 신호를 제어하도록 선택적으로 결합된다. 공급되는 제어값은 디지털 제어값이 될 수 있다. 일실시예에서, 제2 제어 루프가 제어값을 피드백 분할기 회로에 공급하도록 결합되어 있는 동안, 제어값은 발진기 출력 신호와 제2 제어 루프 회로에 결합된 기준 신호 사이에서 검출되는 차에 따라 결정된다. 일실시예에서, 온도 보상 회로는 검출되는 온도에 따라 조정값을 공급하도록 결합되고, 제2 제어 루프가 제어값을 피드백 분할기 회로에 공급하도록 결합되어 있지 않은 동안, 멀티-모듈러스 피드백 분할기 회로에 공급되는 제어값은 조정값에 따라 조정된다. 장치는 전압 제어 입력을 더 포함할 수 있고, 멀티-모듈러스 피드백 분할기 회로에 공급되는 제어값은 전압 제어 입력에 나타나는 전압 값에 따라 조정된다. 장치는, 타이밍 기준 신호를 공급하도록 수정 발진기와 표면 탄성파(SAW) 공진기 중의 하나를 더 포함할 수 있다. 제2 제어 루프 회로는 위상 동기 루프로서 구현되고, 디지털 루프 필터(filter)를 포함할 수 있다. 장치는 비휘발성 저장 장치(nonvolatile storage)를 더 포함할 수 있다. 그리고, 제2 제어 루프 회로가 제1 PPL 회로를 제어하도록 결합되어 있지 않은 동안, 제1 PPL 회로는 피드백 분할기의 분할 비율(ratio)을 제어하도록 디지털 제어값을 수신하고, 여기서, 디지털 제어값은 적어도 부분적으로 비휘발성 저장 장치에 저장된 제어값에 따라 결정되고, 저장된 제어값은 발진기 출력 신호의 원하는 주파수에 대응한다. 비휘발성 저장 장치에 저장된 제어값은, 발진기 출력 신호가 제2 제어 루프 회로에 결합된 기준 신호에 동기화되었다는 것을 나타내는 동기 조건을 제2 제어 루프 회로가 검출한 결과로서 저장된 디지털 제어값에 기초할 수 있다. 일실시예에서, 제2 제어 루프는 저대역폭 위상 동기 루프로서 구현되고, 제1 PLL 회로의 대역폭은 제2 제어 루프 회로의 저대역폭보다 실질적으로 높다.
다른 실시예에서, 내부 루프 회로를 제어하도록 외부 루프 회로를 선택적으로 결합시키는 단계를 포함하는 방법이 제공된다. 그리고, 외부 루프가 내부 루프를 제어하도록 결합되어 있는 동안, 내부 루프 회로의 피드백 분할기의 분할 비율을 제어하기 위해 외부 루프 회로로부터 제어값을 공급함으로써, 내부 루프가 외부 루프 회로에 공급되는 기준 클록 신호에 기초하여 출력 신호를 생성하도록 내부 루프를 제어하는 단계를 포함하는 방법이 제공된다. 이 방법은 수정 발진기와 표면 탄성파(SAW) 장치 중의 하나로부터의 타이밍 기준 신호를 내부 루프 회로의 입력으로서 내부 루프에 공급하는 단계를 더 포함할 수 있다. 일실시예에서, 내부 루프 회로는, 타이밍 기준 신호의 주기가 내부 루프 회로에 의해 생성되는 출력 신호의 주기의 비정수배(non-integer multiple)가 될 수 있도록 Ｎ분의 1 루프가 된다. 일실시예에서, 내부 루프 회로와 외부 루프 회로는 위상 동기 루프이고, 외부 루프는 저대역폭 위상 동기 루프이며, 내부 루프는 외부 루프 회로의 저대역폭보다 실질적으로 고대역폭을 갖는 위상 동기 루프이다. 방법은 피드백 분할기의 분할 비율을 제어하기 위한 제어값에 대응하여 델타 시그마 변조기(delta sigma modulator)로부터 정수열(stram of integers)을 공급하는 단계를 더 포함할 수 있다. 방법은, 외부 루프가 내부 루프 회로를 제어하도록 결합되어 있지 않은 동안, 분할 비율을 제어하기 위한 제어값으로서 디지털 제어 신호를 내부 루프 회로에 공급하는 단계를 더 포함할 수 있고, 여기서, 제어값은 적어도 부분적으로 비휘발성 저장 장치에 저장된 제어값에 따라 결정되고, 저장된 제어값은 내부 루프 회로의 원하는 출력 주파수에 대응한다. 방법은, 적어도 부분적으로 검출되는 온도에 따라 분할 비율을 제어하기 위해 내부 루프 회로에 공급되는 디지털 제어값을 결정하는 단계를 더 포함할 수 있다. 방법은, 내부 루프 회로의 출력 주파수를 조정하도록 적어도 부분적으로 전압 제어 입력 단자에 공급되는 제어 전압에 따라 분할 비율을 제어하기 위해, 내부 루프 회로에 공급되는 디지털 제어값을 결정하는 단계를 더 포함할 수 있다. 방법은, 외부 루프 회로에 의해 검출되는 동기 조건에 응답하여, 내부 루프가 기준 클록에 대응하는 주파수를 갖는 출력 신호를 생성하도록, 내부 루프에 공급되는 분할 비율에 대응하는 제어 신호를 저장하는 단계를 더 포함할 수 있다. 방법은, 발진기 출력 신호의 바람직한 주파수에 대응하여, 외부 루프 회로와 저장된 제어값을 저장하는 비휘발성 저장 장치 중 하나로부터의 제어값을 위한 소스를 선택하는 단계를 더 포함할 수 있다.
다른 실시예는 기준 클록 신호를 곱하기(multifly) 위한 장치를 제공할 수 있다. 이 장치는 타이밍 기준 신호를 수신하기 위한 입력을 갖는 Ｎ분의 1 내부 루프 회로를 포함할 수 있는데, 내부 루프 회로는 멀티-모듈러스 피드백 분할기 회로 및 발진기 출력 신호를 공급하는 발진기 회로를 포함하고, 외부 루프 회로는 발진기 출력 신호에 결합되고 기준 클록 신호에 결합되어 이 발진기 출력 신호와 기준 클록 신호 사이의 차를 나타내는 에러(error) 신호를 생성하며, 여기서, 외부 루프는, 외부 루프에 의해 생성되는 에러 신호에 따라 피드백 분할기 회로의 분할 비율을 제어하기 위한 분할기 제어 신호를 공급하도록 결합되고 그에 따라 기준 클록 신호를 곱한다. 이 장치는 분할기 제어 신호에 대응하는 정수열을 공급하는 델타 시그마 변조기를 더 포함할 수 있다. 이 장치는, 타이밍 기준 신호를 공급하도록 수정 발진기와 표면 탄성파(SAW) 공진기 중의 하나를 더 포함할 수 있다. 이 장치의 내부 루프와 외부 루프는 위상 동기 루프가 될 수 있고, 각각의 루프는 디지털 루프 필터를 포함한다. 외부 루프 회로는 저대역폭 위상 동기 루프가 될 수 있고, 내부 루프는 외부 루프 회로보다 고대역폭을 가질 수 있다.
다른 실시예는, Ｎ분의 1 내부 루프 회로의 입력으로서 타이밍 기준 신호를 수신하여 내부 루프 출력 신호를 생성하는 단계, 외부 루프 회로에서 기준 클록 신호와 내부 루프 출력 신호를 수신하는 단계, 이 내부 루프 출력 신호와 기준 클록 신호 사이의 차를 나타내는 에러 신호를 생성하는 단계 및 외부 루프로부터의 디지털 제어 신호를 내부 루프 회로의 멀티-모듈러스 피드백 분할기 회로에 공급하고 그에 따라 내부 루프 출력 신호가 기준 클록 신호의 원하는 배수(multiple)가 되도록 제어하는 단계를 포함하여, 기준 클록 신호를 곱하기 위한 방법을 제공할 수 있다. 이 방법은 수정 발진기와 표면 탄성파(SAW) 공진기 중의 하나로부터 타이밍 기준 신호를 공급하는 단계를 더 포함할 수 있다. 이 방법은 델타 시그마 변조기로부터의 디지털 제어값에 대응하는 정수열을 공급하는 단계를 더 포함할 수 있다. 일실시예에서, 내부 루프 회로와 외부 루프 회로는 위상 동기 루프이고, 외부 루프는 저대역폭 위상 동기 루프이며, 내부 루프는 외부 루프보다 고대역폭을 갖는 위상 동기 루프이다.
도1은 표준 6핀 VCXO 세라믹 패키지(package)에서 집적 회로 및 수정이 패키징되는 장치를 도시한 도면.
도2는 표준 4핀 XO 세라믹 패키지에서 집적 회로 및 수정이 패키징되는 장치를 도시한 도면.
도3은 도1 또는 도2에서의 집적 회로로 이용하는데 적합한 예시적인 집적 회 로를 도시한 블록도.
도4는 본 발명의 실시예에 따른 구성 클록을 프로그래밍하고(programming) 수신하기 위한 대안적인 직렬 통신 단자를 도시한 도면.
도5는 직렬 포트(port)를 통해 통신하기 위해 이용되는 예시적인 읽기(read) 및 기록하기(write) 서식을 도시한 도면.
도6은 직렬 포트를 통해 공급되는 데이터를 맨체스터 부호화(Manchester encoding)하는 예시적인 이용을 도시한 도면.
도7은 직렬 포트를 통한 교정 클록의 예시적인 이용을 도시한 도면.
도8은 도3 및 도4에서 이용되는 디지털 제어 발진기의 예시적인 실시예를 도시한 도면.
도9는 도8의 멀티-모듈러스에서 이용될 수 있는 예시적인 위상 선택 가능 분할기를 도시한 블록도.
도10은 도9의 위상 선택 가능 분할기의 동작을 도시한 도면.
도11은 멀티-모듈러스 분할기의 예시적인 구현을 도시한 도면.
도12는 도11에 도시된 멀티-모듈러스 분할기의 동작을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
801: 위상 및 주파수 검출기
807: 멀티-모듈러스 분할기
809: 델타 시그마 변조기
853: 위상 검출기 및 디지털-아날로그 변환기
도1을 참조하면, 수정(11)에 결합된 집적 회로(10)를 포함하는 클록 소스 장치를 도시하고 있다. 일실시예에서, 집적 회로(10)와 수정(11)은, 둘 다, 전압 제어 수정 발진기(voltage controlled crystal oscillator, VCXO)를 패키징하기 위해 일반적으로 이용되는 표준 세라믹 패키지(15)에 패키징된다. 표면 탄성파(SAW) 공진기와 같은 다른 공진 장치가 수정(11) 대신에 이용될 수 있다. 예시되는 실시예에서, 패키지(15)는, 전압 제어 입력(17), 전력 입력(19), 접지 입력(21), 차동 클록 출력(differential clock output) 및 핀(27)의 출력 이네이블(output enable, OE)을 포함하는 표준 입/출력 신호를 포함한다. 도2는, 제어 전압 입력(17)이 이용되지 않고 출력 클록(29)이 싱글-엔드형인(single ended) 4핀 XO 패키지의 구현을 도시하고 있다. 패키지(15)가 기판에 장착되면, 6핀 XO 패키지 구성도 이용될 수 있는데, 패키지의 제어 전압 입력은 연결되지 않는다. 또한, 수정 발진기나 SAW를 구비한 집적 회로 또는 수정 발진기나 SAW가 없는 집적 회로에 대한 다른 패키징 대안이 이용될 수 있다.
도3에서, 블록도는 고정 주파수 또는 전압 제어 클록 소스를 제공하는 집적 회로(10)의 실시예를 도시하고 있다. 도3에서, 집적 회로는 6핀 VCXO 패키지에서 패키징된다. 집적 회로(300)는 디지털 제어 발진기(digitally controlled oscillator, DCO)(301)를 포함한다. Ｎ분의 1 위상 동기 루프(phase-locked loop, PLL)를 이용하여, 수정을 기본으로 하는 기준 클록(303)은, 출력 주파수의 광범위한 변화를 공급하기 위해 유리수에 의해 곱해질 수 있다. N분의 1 루프는 디지털 제어 발진기로 간주될 수 있고, 여기서, 출력 주파수는, Fout=M×Fref에 따라, 디지털 유리수 M에 의해 제어된다. 따라서, DCO(301)는 광범위한 출력 주파수, fOSC=M×fX를 제공하는 N분의 1 PLL로서 구현될 수 있고, 여기서, fX는 발진기(303)로부터 공급된다. M의 정밀도는 몇 십억분률(ppb)의 레벨이 될 수 있다. 중요한 기준은, 도3에 도시된 DCO가 고정 주파수 수정 또는 SAW를 기본으로 하는 발진기에 의해 일반적으로 획득되는 위상 노이즈 사양를 만족시킨다는 것을 보장한다. 중요한 표준은, 예를 들어, 지터 생성을 위한 SONET 표준이 될 것이다. 이는 더 자세히 후술될 것이다.
N분의 1 위상 동기 루프(PLL)는, 종래의 PPL 설계에서 일반적인 정수보다는, 유리수에 의한 입력 클록의 곱을 허용한다. 이러한 곱은 피드백 경로에서 멀티-모듈러스 분할기의 이용을 요구한다. 이러한 분할기는 고정된 정수가 아니라 원하는 유리수에 가까운 정수 시퀸스(sequence)에 의해 분할할 것이다. 이 시퀸스는, 하이 패스 필터(high pass filter)를 이용하여 유리수에 가해지는 양자화 노이즈를 형성하는 디지털 델타 시그마 변조기에 의해, 생성될 수 있다. 따라서, 결과적인 위상 노이즈도 하이 패스 필터에 의해 생성된다. N분의 1 PPL로부터의 전체적인 노이즈 기여(contribution)는 2개의 주요한 계수에 의존한다. 제1 주요 계수는 PLL의 업데이트 속도(update rate)(일반적으로, 기준 클록 속도)와 PLL의 루프 대역폭의 비율이고, 이는 델타 시그마 아날로그-디지털 변환기(analog to digital converter, ADC)에서의 오버샘플링 비율(oversampling ratio, OSR)과 유사하다. OSR이 높을수록 중요 대역에서의 양자화 노이즈를 더 억제하도록 허용한다. 주어진 업데이트 속도에서, 노이즈 기여는 루프 대역폭을 줄임으로써 감소될 수 있다. 노이즈에 기여하는 제2 주요 계수는 분할기에 적용되는 양자화 에러이고, 이는 멀티-모듈러스 분할기에 제공되는 클록의 클록 주기이다.
전술된 노이즈 소스 외에도, PLL에서의 노이즈는 2개의 다른 주요 기여 요인을 갖는다. 첫째로, 다른 주요 기여 요인은 전압 제어 발진기(VCO)로부터의 노이즈이다. 집적된 LC VCO는 1/f3 근방 영역, 1/f2인 중간 영역 및 주파수에 독립적인 고주파 백색 노이즈 영역의 3개의 노이즈 영역을 나타낸다. 예를 들어, 3개의 영역을 규정하는 경계(corner)는 100KHz와 100MHz이다. GHz 범위에서의 집적 LC VCO 발진에 있어서, 백색 노이즈가 무의미한 반면, 1/f3 영역은 중요하다. PLL에 내장되면, PLL의 출력에 대한 노이즈 전이 함수는 루프 대역폭의 경계를 갖는 하이 패스 필터이다. 루프 대역폭이 넓을수록 VCO로부터의 노이즈 기여는 증가된다. 루프의 대역폭이 발진기의 1/f 경계를 초과하면, 전체적인 위상 노이즈 수행은, SONET과 같은 애플리케이션에서 종래의 고정 주파수 수정 또는 SAW를 기본으로 하는 발진기의 수행에 대해 매우 경쟁력이 있을 것이다.
둘째로, PLL의 노이즈에 대한 다른 주요 기여 요인은 기준 클록으로부터의 노이즈이다. 유사한 노이즈 영역이 전술된 바와 같이 존재한다. 이 클록이 고정 수 정 발진기로부터 생성되면, 클록은 저주파(1/f3 및 1/f2)에서는 일반적으로 경쟁력이 있지만, 상당한 백색 노이즈 기여를 수반한다. 루프 대역폭이 좁을수록 이 소스의 노이즈 기여는 증가된다.
루프 대역폭의 선택은 다양한 소스로부터의 노이즈를 감소시키도록 최적화된다. 위상 노이즈 및 발진 주파수에 대한 LC 발진기의 최신 기술 수준 및 고속 멀티-모듈러스 분할기와 고속 델타 시그마 변조기를 구현하기 위한 CMOS 프로세스 기술 능력 수준이 주어지면, 이제 SONET과 같은 표준을 초과할 수 있는 클록 소스를 초래하기 위한 노이즈 버짓(budget)을 최적화하고, 클록 소스로서 이 아키텍처(architecture)를 이네이블시키는 것이 가능하다.
DCO 루프의 좋은 지터 수행은, 디지털 필터인 루프 필터의 구현에 의해 용이해지고, 이는 노이즈 형성 함수의 경계 및 차수에 적절히 부합되는 루프 필터의 정확한 구현을 허용하고, 그에 따라, 그 소스로부터의 지터 기여를 최대한 감소시킬 수 있는 기술이다. 디지털 루프 필터 구현은 출원 WO 02/05428 A2, "Digitally Synthesized Loop Filter Circuit Particularly Useful for a Phase Locked loop"에 개시된다.
그리고, 주파수 에러가 멀티-모듈러스 분할기를 제어하는 델타 시그마 변조기에서 계산됨에 따라, 현재 위상 에러는 순간적인 주파수 에러의 적분으로 계산될 수 있다. 아날로그 또는 디지털 도메인에서의 감산을 통해, 위상 에러는 소거되고, 따라서, 노이즈 소스로서 상당히 약화될 수 있다. 그 결과, 대역폭은 증가될 수 있 고, 따라서, 전체적으로 더 나은 지터 수행이 이루어질 수 있다.
도3에 도시된 장치는 전압 제어 수정 발진기(VCXO/VCSO) 또는 고정 주파수 클록 소스(XO/SO)로서 기능할 수 있다. 레지스터 비트 셋팅(register bit setting)은 동작의 모드들 사이에서 선택하는데 이용될 수 있다. 전압 제어 발진기 동작 모드에서, 제어 전압은 VC 아날로그 전압 입력 포트(309)에서 수신된다. 온-칩(on-chip) 아날로그-디지털 변환기(ADC)(311)는, 제어 전압 VC를 가산 회로(summing circuit)(315)에 공급되는 디지털 제어 단어(VCADC)로 변환하는데, 이 회로는 DCO(301)를 위한 제어 신호 M을 생성한다. VCXO/VCSO 모드에서 동작할 때, 선택 회로(319)는 입력 B를 선택하고, 이 입력은 비휘발성 저장 장치(317)의 일부(349)에 저장된 기준 주파수(RFREQ) 제어값에 결합된다. 선택 회로로부터의 제어값은, 가산 회로(315)에서 제어 VCADC 및 노드(321)에 공급되는 온도 보상 값(DELMT)에 가산되고, 따라서, 그 합은 DCO(301)에 공급되어, 제어 신호가 DCO 출력을 결정하게 된다. VCXO/VCSO 모드에서, REREQ는 VCADC에 의해 조정되는 중심 주파수를 제공한다. 온도 보상이 이용되지 않으면, DELMT 값은 DCO(301)의 출력에 영향을 미치지 않도록 선택된다.
고정 주파수 클록 소스로서 동작할 때, 선택 회로(319)는 입력 B를 또 선택하여, 비휘발성 저장 장치(317)의 일부(349)에 저장된 기준 주파수(RFREQ) 제어값을 공급한다. 이 제어값은, 가산 회로(315)에서 노드에 공급되는 온도 보상 값(DELMT)에 가산될 수 있다. 가산 회로(315)로부터의 합은 DCO 출력을 결정하기 위한 제어 신호로서 DCO(301)에 공급된다. 고정 주파수 클록 소스(XO/SO)로서 동작할 때, ADC(311)는 전원이 꺼지고 그 출력은 DCO(315)에 영향을 미치지 않도록 중간(mid-scale) 값으로 고정된다.
클록 소스로서 DCO의 이용은 몇 가지 장점을 갖는다. 출력 주파수의 디지털 제어는 비휘발성 메모리(317)에서의 교정 파라미터(parameter)의 저장을 허용한다. 또한, DCO는, 설명되는 바와 같이, 외부 위상 동기 루프에 내장될 수 있다. 이 외부 루프는 디지털 출력을 갖는 위상 검출기, 디지털 루프 필터(337) 및 DCO(301)를 포함한다. 이 외부 루프가 기준 주파수에 동기화되면, DCO(301)의 입력에 나타나는 값은, 오픈(open) 루프 동작에서 이 주파수를 획득하도록 적절히 곱해진 수가 된다. 따라서, 이 값은, 동기화되어 저장되고, 클록 소스로서 오픈 루프의 동작을 위해 후에 재호출될 수 있다. 전술된 바와 같이, 내부 루프의 루프 대역폭은 1/f 경계보다 큰 것이 바람직하다. 특정한 구현에 의하여, 내부 루프의 루프 대역폭은 약 10KHz로부터 약 10MHz까지의 범위가 될 수 있다. 외부 루프의 루프 대역폭은, 약 1KHz 이하 및 50Hz 이하와 같이 훨씬 더 낮은 주파수가 바람직하다. 또한, 내부 루프는 외부 루프와 비교하여, 변화에 대해 빠르게 조정하도록 구현된다. 외부 루프가 저대역폭을 갖도록 하는 것은 외부 루프로 입력되는 기준 클록에 나타나는 지터의 감쇠를 허용하고, 다음으로, 내부 루프의 출력을 제어하기 위한 저장된 제어값에 나타나는 지터를 감소시킬 수 있다.
도3에 도시된 실시예는, 교정 입력을 통해 수신되는 클록 신호에 대응하여, DCO(301)을 위한 디지털 제어값을 생성하고 저장하는 능력을 갖는다. 여기서, 장치는, 원하는 출력 주파수를 갖는 클록을 제공하도록 프로그래밍될 수 있다. 교정 모 드에서 동작하면, 설명되는 바와 같이, 교정 클록 신호는, 예를 들어, 단자(331)에 공급되고, 신호 회선(333)을 통해 분할기(335)에 공급된다. 교정 클록은 위상 및 주파수 검출기(337)에서 DCO(301)의 출력과 비교되고, 에러 신호가 생성되고 필터링되어, DCO(301)의 출력을 조정하도록 공급된다. DCO의 출력이 공급되는 교정 클록에 동기화되었으면, M의 값이 저장될 수 있다. 교정 값의 특성은, 예를 들어, 장치가 내부 PLL을 이용하여 출력 클록을 교정 클록에 동기화시킬 수 있도록 하는데 유용하고, PLL을 교정 클록에 동기화시키는데 이용되는 제어 계수는, 후술되는 바와 같이, 절대(absolute) 출력 주파수 및/또는 주파수 대 온도를 위해 저장될 수 있다. 그라고 나서, 이 저장된 값은 정상 동작 동안에 DCO를 제어하는데 이용될 수 있다.
교정 클록을 공급하고, 클록 소스를 구성하는 것과 관련되는 필요한 프로그래밍을 실행하기 위해, 직렬 포트와 같은 통신 포트가 제공될 수 있다. 직렬 포트는 전용 프로그래밍 포트로서 제공될 수 있거나, 그 기능은 다른 I/O 단자와 결합될 수 있다. 예를 들어, 더 유연성을 갖는 클록 장치를 제공하기 위하여, 일실시예에 따라, OE 핀(331)은 다기능(multi-functional) 핀이 된다. 즉, 일실시예에서, OE 단자는, 출력 클록이 OE 단자의 전압 레벨에 따라 공급되거나 또는 공급되지 않도록 하는 정상 이네이블 신호로서의 기능을 한다. 그리고, 본 발명의 일실시예에 따라, OE 단자(331)는 장치(300)를 프로그래밍하고 교정하는 데도 이용된다. 집적 회로 장치를 프로그래밍하기 위하여, OE 단자(331)는 직렬 데이터로 집적 회로(300)와 통신하는데 이용된다. 따라서, 정상 이네이블/디세이블(disable) 기능 외 에도, OE 핀(331)은 집적 회로(10) 내부의 저장 위치로 액세스하기 위한 직렬 포트로서의 기능을 할 수 있고, 따라서, 프로그래밍 기능을 제공한다. 일실시예에서, OE 핀은 양방향(bi-directional) 핀이고, 약한 풀업(pull-up)을 갖는 오픈 드레인(open drain)으로서 구현된다. 몇몇 실시예에서, 직렬 통신은 집적 회로(330)로 단방향(unidirectional)이 될 수 있다. 그리고, OE 단자(331)는, 내부 PPL을 이용하여 교정 계수를 내부에서 생성하는데 이용되는 교정 입력으로서 기능할 수 있다.
OE 단자를 다기능에 적합하도록 변화시키는 것은 프로그래밍과 교정 능력을 둘 다 제공하고, 표준 입력 단자가 이 기능들을 위해 이용되기 때문에, 특별한 패키징이 요구되지 않으며, 결과적으로, 적은 비용으로 부가적인 기능이 획득된다. 중요한 것은, 기능들이 장치가 패키징되고 밀폐된 후에 수행될 수 있다는 것이다. 그리고, 저주파 테스트 장비는, 부가적인 패기지 핀 없이, 밀봉되는 패키지 내의 장치의 프로그래밍 및 교정을 제공하는데 이용될 수 있다.
예시되는 실시예에서, 출력 이네이블(output enable, OE) 단자(331)는 출력 이네이블 기능을 제공하고 프로그래밍 및 교정 클록을 제공하는데 둘 다 이용될 수 있는 다기능 단자이다. OE 단자(331)의 다기능 능력은 다음과 같이 제공될 수 있다. 외부 소스로부터 OE 단자(331)에 공급되는 출력 이네이블 신호는 제어 회로(341)에 제공되고, 이 회로는 샘플링 회로 및 상태 기계(state machine)를 포함할 수 있다. 제어 회로(341)는 수신되는 신호가 유효한 출력 이네이블 신호, 직렬 데이터 통신 또는 교정 클록인지를 결정한다. OE 단자(341)의 신호가 유효한 출력 이네이블 신호로 결정되면, OE 핀(331)의 신호 값은 내부 출력 이네이블 제어 신호 (343)를 생성하는데 이용되고, 다음으로, 이 신호는 차동 클록 출력 CLKOUT+ 및 CLKOUT-를 공급하는 출력 구동기(345)를 이네이블(또는 디세이블)시킨다.
일실시예에서, 제어 회로(341)는 I/O 단자(331)에 나타나는 신호가 유효한 출력 이네이블 신호, 직렬 데이터 통신 또는 교정 클록인지를 다음과 같이 결정한다. 내부 발진기 클록은 OE I/O 단자를 비동기로(asynchronously) 오버샘플링시킨다. 소정의 시간 tSTATIC이 넘도록 지속되는 정적(static) 값(모든 샘플링은 동일한 값을 가짐) 변화 또는 유효한 이네이블/디세이블 신호로 해석되고, 출력 클록은 이 정적 값에 기초하여 선택적으로 이네이블되거나 디세이블된다. 시간 tSTATIC은 프로그래밍이 가능하다. 샘플링 회로는, I/O 단자(331)의 단기적 변화가 출력 클록 단자의 이네이블/디세이블 제어로의 변화를 야기하지 않는다는 것을 보장하는 디글리치 회로(deglitch circuit)의 기능을 한다.
I/O 단자(331)를 통해 양방향 데이터 통신을 제공하기 위하여, 양방향 직렬 데이터 서식이 이용되고, 이는 tSTATIC 간격보다 짧은 시간에서의 변화를 보장한다. 일실시예에서, 직렬 데이터 서식은 읽기 또는 기록하기의 지시, 레지스터 또는 다른 내부 주소 및 방향(데이터 입력 또는 출력)을 포함한다. 직렬 통신의 변화가 tSTATIC 간격보다 짧은 시간으로 보장되기 때문에, 직렬 데이터 I/O를 위한 OE I/O 단자의 동작은 정상 이네이블/디세이블 기능을 간섭하지 않을 것이다. 그리고, 직렬 데이터 서식은, 예를 들어, 적절한 에러 검출 능력을 가질 만큼 충분히 복잡하도록 선택되어, 정상 동작 동안에 OE 단자에서의 글리치가 의도하지 않게 직렬 포트 명 령으로 해석될 수 있는 것을 방지한다.
교정 클록과 직렬 신호를 구별하기 위하여, 직렬 데이터 명령은, 교정 클록이 다음으로 적용될 것이라는 것을 장치에 지시하는데 이용된다. 이 명령은 교정 PLL를 이네이블시킨다. 이 명령 후에, 이용자는 클록을 OE 단자(331)에 제공한다. 발진기(301)로부터의 피드백 경로에서의 분할기(347) 이용으로, 출력 주파수가 높지만, 교정 클록의 주파수는 낮아질 수 있다. 그러나, 교정 클록의 주파수는, 정상 이네이블/디세이블 동작을 간섭하지 않기 위해 tSTATIC 간격보다 짧은 시간에서의 변화를 제공할 만큼 충분히 높아야 한다.
도4에서와 같이, 다른 실시예에서는, 집적 회로 장치 상의 2개의 전용 I/O 중 하나를 이용하기 위해, 선택 사항이 제공된다. P1 포트(401)는 레지스터 데이터 읽기와 기록하기를 위한 양방향 직렬 포트 및 교정 클록 입력의 기능을 하는 전용 I/O이고, 이 기능은 프로그래밍 및 교정에 이용되는 전술된 OE 핀의 기능과 유사하지만 OE 핀의 기능은 없다. P2 포트(403)도 P1과 동일한 직렬 버스 및 교정 클록 기능을 갖는 전용 I/O이다. 그러나, 프로그래밍이 완료되면, P2는 전용 직렬 포트 I/O로부터 출력 이네이블 기능을 위한 입력 제어로 변환될 수 있다. 도3에서 설명된 OE 핀과 유사하게, 입력 디글리치 회로(405)는, P2 상의 단기적 글리치 또는 펄스(pulse)가 무시되고 내부 버퍼 디세이블 제어에 영향을 미치지 않는다는 것을 보장한다. 또한, 여기서 tSTATIC으로 언급되는 디글리치 간격의 길이는, 프로그래밍 가능한 레지스터 비트를 통해, 예를 들어, 확인(validation)을 위해 요구되는 연속적 인 샘플의 수를 프로그래밍함으로써, 프로그래밍 될 수 있다. 일실시예에서, 샘플의 수는 1과 1024 사이에서 변화된다. 전술된 출력 단자(331)의 동작과 유사하게, P2 입력의 모든 샘플은, 상태가 내부 버퍼 제어시에 확인되고 반영되기 전에 디글리치 간격의 전체 구간 동안 동일한 값을 가져야 한다. 일실시예에서, 디글리치 회로에 대한 샘플 클록 속도는 약 10MHz(fsamp=fosc/512)이다.
직렬 포트는 온-칩 비휘발성 메모리(non-volatile memory, NVM)(317)에서 원하는 장치 구조를 확립하기 위해 제조 테스트 시에 일반적으로 이용된다. 직렬 포트 통신은 후술되는 장치의 파워-온-리셋(power-on-reset)을 시작할 수 있다. 직렬 버스를 위한 예시적인 명령 서식은 도5에 도시되어 있다. 각각의 전송은 3개의 8비트 바이트 데이터를 갖고, 이 3개는 프리앰블(preamble) 바이트(501), 지시 바이트(503) 및 주소/데이터 바이트(505)이다. 하나의 추가적인 클록 사이클(extra clock cycle)(507)은, 첫번째로 읽히는 비트가 장치에 의해 송신되기 전에, 장치에 접속되는 테스트 장비의 송신 출력을 높은 임피던스로 만들기 위한 시간을 허용하도록 읽기 명령을 위해 존재한다. 직렬 포트 상태 기계는, 디글리치 회로(83)의 일부가 될 수 있고, 유효한 입력 데이터가 검출되거나 또는 동작이 버스에서 발생하지 않으면 초기 조건으로 되돌아간다. 이 특성은, 신호가 시작되기 전에, 상태 기계가 알려진 조건을 항상 초래할 수 있다는 것을 보장한다. 일실시예에서, 테스트 장비(마스터(master))로부터 장치(슬레이브(slave))로 송신되는 모든 데이터는 약 10 kbps의 심볼 레이트(symbol rate)로 맨체스터 부호화된다. 맨체스터 부호화는 데이터 패턴(pattern)에서 보장되는 변화를 생성하여, 장치에 의해 마스터의 전송 속도 를 결정하는데 이용된다. 일실시예에서, 장치로부터 테스트 장비로 송신되어 읽히는 데이터는 비제로 복귀(non-return to zero, NRZ) 서식이고, 이는 테스트 장비 마스터에 대해 이용 가능한 샘플링 시간을 최대화한다. 테스트 장비 마스터는 전송 데이터를 생성하는데 이용되는 것과 동일한 내부 클록을 이용하여, 읽히는 데이터를 샘플링할 수 있다.
표2
바이트 1 지시 바이트 2 주소/데이터[7:0] 설명
00000000 AAAAAAAA 주소 설정하기
01000000 DDDDDDDD 기록하기
01100000 DDDDDDDD 기록하고 주소 증가시키기
11000000 DDDDDDDD 읽기
11100000 DDDDDDDD 읽고 주소 증가시키기
10100000 AAAAAAAA 저장된 주소 값 읽기
10000000 XXXXXXXX 예약됨
00100000 XXXXXXXX 예약됨
도6은 맨체스터 부호화된 "0"과 "1"를 도시하고 있고, 또한, 요구되는 프리앰블 데이터 패턴을 도시하고 있다. 프리앰블은 유일성(uniqueness)을 증가시키고 거짓 프리앰블 감지의 가능성을 감소시키기 위해 다수의 맨체스터 코드 위반을 포함한다.
또다른 실시예에서, 전압 제어 입력(309)은 직렬 통신 포트로 이용될 수 있다.
도3에 도시되는 실시예를 다시 참조하면, 디지털 제어 발진기(DCO)(301)는 디지털 주파수 제어 단어 M에 의해 구동되고 저 지터 출력 클록을 생성한다. DCO(301)에 공급되는 제어 단어 M은, 필요한 경우에, 가산기(315)에서, 기준 주파수 제어 단어(RFREQ)를 VCO ADC(311) 출력(VCADC) 및 필요한 경우에, 온도 보상 값 (DELMT)에 가산함으로써 생성된다. 고정 주파수 외부 수정(303), SAW 또는 클록은 출력 클록을 합성하는데 필요한 저 지터 기준을 제공한다. 일실시예에서, 주파수 합성은 디지털 방식으로 이루어져서, 예민한 노이즈 진입점을 제거한다.
일실시예에서, 정확성 레벨을 증가시키면서, 상이한 교정의 접근이 이용될 수 있다. 몇몇 애플리케이션에서, 수정 발진기, SAW 발진기 또는 외부 기준 클록의 고유 주파수 정확성 및 온도 안정성은 충분할 수 있다. 이 경우, 교정 특성은 필요하지 않다. 레지스터 비트는 교정 특성을 디세이블시키는데 이용될 수 있고, 이 경우, 온도 보상 값(DELMT)은 DCO(301)에 공급되는 디지털 제어 단어에 영향을 미치지 않도록 중간 값이 된다.
몇몇 애플리케이션에서는, 수정 또는 SAW형이 이용될 때 장치의 이전 특성을 수행하는 것이 적절하고, 이 특성으로부터 일련의 공칭 교정 계수를 유도할 수 있다. 이 특성에 따라, 이 교정 계수들은 개별적인 교정 없이 모든 장치의 메모리에 로드(load)될 수 있다. 이러한 접근은 공칭 교정 계수를 생성하기 위해 초기에 얼마간의 시간을 요구하지만, 각각의 장치의 교정을 요구하지는 않는다.
대안적으로, 각각의 장치를 개별적으로 교정하는 것이 가능하여, 각각의 장치에 대해 유일한 일련의 교정 계수를 생성할 수 있다. 이 접근은 장치의 각각의 조합 및 수정(crystal)이나 SAW의 수행 파라미터로 인한 에러를 다룬다. 에러 감소의 가장 높은 레벨은 증가된 테스트 시간을 통해 획득된다. 각각의 장치 및 수정이나 SAW가 장착되고, 함께 패키징되어 테스트될 때, 개별적인 교정은 실현 가능성이 가장 크다.
일실시예에서, DCO의 주파수 및 온도 교정을 위한 방법은 직렬 포트(예를 들어, OE 핀에서는 P1 또는 P2)에 적용되는 외부 교정 클록을 이용한다. 교정 모드에서, 디지털 위상 동기 루프(PLL)는 DCO에 가깝게 구현되고, DCO 출력 클록을 저주파 입력 교정 클록의 정수 배에 동기화시킨다. 교정 클록이 적용되면, 장치는 원하는 출력 주파수를 생성하기 위해 요구되는 교정 계수를 내부에서 생성한다.
도3 및 도4에서는, 본 발명의 실시예에 따라, 교정이 다음과 같이 동작한다. 우선, 온도 보상 DELMT(시간에 대한 델타 M)가 턴-오프(turn-off)된다. 이는 가산 회로(315)에 대한 기여를 0으로 한다. 원한다면, 교정이 완료된 후에 이네이블될 수 있다. 장치가 VCO로 이용되고 있으면, VCO 모드가 이네이블되어야 하고, 아날로그 입력 VC(309)는 교정되는 동안 중간 전압으로 셋팅되어야 한다. 이는 아날로그-디지털 변환기(311)를 중간으로 셋팅한다. 장치가 고정 주파수 발진기로 이용되고 있으면, VCO 모드는 ADC(311)의 출력이 중간 값이 되도록 디세이블 되고, 그에 따라, 출력 주파수에 영향을 미치지 않아야 한다. 다음으로, 교정 클록 주파수 범위는 분할기(335)를 위한 분할기 N3의 값을 선택함으로써 선택되어야 한다. 일실시예에서, 교정 클록에 대해 2개의 가능한 주파수 범위가 있다. 레지스터 비트는 1 ~ 2MHz의 범위(분할기 값=1)를 선택하는데 이용될 수 있다. 8 ~ 16MHz의 범위를 선택하기 위해서, 입력 분할기 N3는 분할기 값을 8로 셋팅한다. 교정 클록 주파수 범위의 선택은 제조 테스트 환경에서의 정밀한 클록 소스의 유용성(availability)에 기초한다. 다른 실시예는 분할기 블록 N3에 대해 상이한 값을 가지거나, 또는, 전체 적으로 분할기 블록이 없을 수도 있다.
분할기(335(N3), 347(N2) 및 346(N1)) 및 고속 분할기(high speed divider, HS_DIV)(도8)는 교정 클록 주파수와 함께 선택되어야 한다. 교정 클록 주파수를 출력 주파수에 관련시키는 방정식은 본 발명의 일실시예에 따라 다음과 같다.
fOUT=fCALCK x N2/(HS_DIV x N1)(for N3=1), 또는
fOUT=fCALCK x N2/(8 x HS_DIV x N1)(for N3=8),
여기서, HS_DIV=[4,5,6,7,9,11], 1≤N1≤27 및 N2=256,512,1024
다른 실시예는 다른 분할기 값 또는 더 많거나 더 적은 분할기를 제공할 수 있고, 따라서, 출력 주파수를 결정하기 위한 상이한 방정식을 가질 수 있다.
몇몇의 실시예에서는, 교정 루프 대역폭도 선택 가능하다. 일실시예에서는, 교정 루프 대역폭에 대해 2개의 선택이 가능하고, 이는 레지스터 비트에 따라 선택된다. DPLL이 고정되면, 대역폭이 넓을수록 짧은 세틀링(settling) 시간을 제공하지만, 더 많은 교정 클록 위상 노이즈가 절대 주파수 정확성에 영향을 미치도록 허용한다. DPLL이 고정되면, 대역폭이 낮을수록 느린 세틀링을 갖지만, 절대 주파수의 변화는 덜하다. 최적의 선택은 교정 클록 지터의 함수 및 애플리케이션에 대한 절대 주파수 정확성 요구이다.
도7에서, 제어 회로(341)는 직렬 포트 레지스터 읽기를 통해 교정 클록 온(CCK_ON) 레지스터 비트를 1로 셋팅하는 명령을 수신하는데, 이 명령은 교정 클록이 직렬 포트(입/출력 단자(27), P1 또는 P2)를 통해 공급된다는 것을 지시한다. 다음으로, 교정 클록은 교정 PLL에 대한 입력 주파수 기준으로서 공급될 수 있다. 도7은 프리앰블, 기록하기 명령 및 데이터와 뒤따르는 교정 클록의 적용을 포함하는 명령 시퀸스를 도시하고 있다. 기록하기 명령에 응답하여, 제어 상태 기계는, 이 구성에서 DCO(301)와 위상 동기 루프를 형성하는 디지털 위상 검출기 및 루프 필터(337)로부터 멀티플렉서(multiplexer) 입력 A를 선택한다. 교정 클록(calibration clock, CALCK)은 노드(333)를 통해 분할기 회로(335)에 제공된다. 디지털 위상 검출기 및 루프 필터(337)는 교정 클록과 DCO(301)의 출력 사이의 위상/주파수 차를 검출하고, 멀티플렉서(319)를 통해 교정 신호를 가산기(315)에 제공하여, DCO(301)에 공급되는 제어 신호 M이 그 차를 반영하도록 조정한다. 교정 클록은 충분한 시간 동안 적용되어, PLL이 세틀링되도록 허용하고, DCO(301) 출력 클록을 저주파 입력 교정 클록의 정수 배에 동기화시키는데 필요한 제어 계수를 확립한다. 다른 실시예에서, DCO는 이용되는 분할기에 따라, 교정 클록의 분수 배(예를 들어, 정수비)에 동기화시킬 수 있다. PLL의 피드백 경로의 분할기(347) 때문에, 교정 클록은 고속 출력 클록을 갖는 장치에 대해서도 저주파 신호가 될 수 있다. 멀티플렉서 입력을 선택하고 M 값을 저장하는 것과 같은 교정되는 동안의 제어 동작은, 직렬 포트로 송신되는 명령을 통해 제어될 수 있고, 내부 제어의 결과는, 예를 들어, 제어 회로(341)의 상태 기계에 의해 생성된다.
도7에 도시된 바와 같이, PPL이 동기화되고 세틀링 되면, 교정 클록은 중단된다. 이는 장치의 내부 상태가 저장되도록 하고, CCK_ON 비트는 자동적으로 0으로 리셋된다. 클록의 중단은 제어 회로(341)에 의해 검출되고, 이는 클록이 교정이나 제어값을 내부적으로 고정하도록 야기한다. 제어값이 저장되기 전에, 클록의 중단을 검출하는데 요구되는 지연이 PLL을 방해하도록 허용하면, 제어값의 히스토리(history)는 온-칩 상태로 유지될 수 있고, 실제적인 클록 중단 이전에 존재했던 제어값도 유지될 수 있다. PLL이 교정 클록에 동기화되면, 저장된 값은 위상 검출기 및 루프 필터(51)에 의해 생성되는 교정 계수 또는 M 값이 될 것이다(가산 회로(315)를 거친 후, 본질적으로 교정 계수와 동일해짐). 클록 검출 지연의 손실 때문에 고정되는 레지스터 값에서의 부정확성을 회피하기 위해, PLL이 고정되면, 값의 실행 히스토리는 유지되고, 클록의 손실 바로 이전에 존재했던 값은 저장된다. 실행 히스토리는 제어 회로(341)의 레지스터에 저장될 수 있다. 제어값은 적정한 분할기 값과 함께 비휘발성 메모리(317)에 저장될 수 있는데, 메모리는, 예를 들어, EPROM, EEPROM 또는 다른 적합한 비휘발성 메모리로서 구현될 수 있다. 저장된 제어값은, 정상 동작 동안, 가산 노드(315)에 제어값을 공급함으로써 DCO(301)에 공급되는 제어값을 생성하는데 이용된다.
일실시예에서, 동기화 검출 메커니즘은 교정 PLL을 위해 포함된다. 동기화 검출 비트(LOCK)는 PLL 위상 검출기 출력의 분석 결과이다. 리트리거러블 원숏(retriggerable one-shot)은 위상 검출기 출력이 최대 조건(full-scale condition)(위상 사이클 슬립(phase cycle slip))을 나타낼 때마다 셋팅된다. 원숏의 리트리거 시간은 레지스터 비트를 통해 프로그래밍될 수 있다. 따라서, 리트리거 시간 동안 사이클 슬립이 발생하지 않으면, 내부 동기화 검출 지시 비트(LOCK)는 1로 셋팅되어, PLL이 동기화되었다는 것을 나타낸다. 내부 동기화 검출 지시 비 트(LOCK)는 교정 클록이 동작하는 동안 동기화된 PLL을 검증하도록 요구될 수 있다.
교정 클록이 소정의 시간 동안 충분히 중단되면, 샘플링 상태 기계의 내부는 리셋 또는 초기 상태로 되돌아가서, OE, P1 또는 P2에서의 또다른 동작을 기다리고, 부가적인 명령을 수신하도록 준비한다. 이 타임아웃(timeout) 특성은 상태 기계의 락업(lockup)을 방지하여, 이용자를 위해, 알려진 시작 조건을 보장한다.
또한, 입/출력 단자(331)를 통해 이용 가능한 직렬 통신 능력은, 기준 주파수 저장 위치(349)에 기록하고 그 값을 멀티플렉서(319)에 공급하며 멀티플렉서(319)의 입력 B가 가산 회로(315)에 공급되도록 선택함으로써, 이용자가 발진기(301)에 특정한 출력 주파수를 셋팅하기 위해 고정 제어값을 프로그래밍하도록 허용한다. 그리고, 몇몇 실시예에서, 분할기 블록의 일부 또는 전체에서의 분할기 비율은 입/출력 단자에 의해 제공되는 직렬 포트를 통해 기록되고 (또는) 읽힐 수 있다.
또한, 교정은 교정 클록 입력 없이 실행될 수도 있다. 그러나, 이 실행은, 예를 들어, 가산 회로(315)를 통해 제공되는 디지털 제어값을 셋팅하기 위해 장치에 기록하는 다수의 직렬 데이터를 요구하고, 그 결과, 제어 전압 Vc가 중간 값을 가지는 동안, 클록 아웃(clock out) 신호는 외부 교정 클록에 부합한다. 직렬 포트를 통해 공급되는 교정 클록을 이용하는 대신, 장치는 PLL을 교정 클록에 동기화시킴으로써 원하는 교정 값을 스스로 알아낼 수 있다.
온-칩 비휘발성 메모리(NVM)(317)는 제조 시에 장치의 구성 셋팅 및 교정 셋 팅의 영구적인 저장을 위해 제공된다. NVM 메모리 공간은 장치를 완전히 구성하는데 필요한 모든 셋팅을 위한 비트를 포함한다. 휘발성 메모리 공간은 각각의 NVM 비트에 대한 복제 비트 및 비휘발성 저장 장치를 요구하지 않는 부가적인 비트를 포함한다. 일실시예에서, 비휘발성 메모리는 한 번 프로그래밍이 가능하다. 1차(M1) 및 2차(M2) NVM 공간은, NVM 셋팅이 장치의 수명 동안 두 번 기록되는 것을 허용하도록 제공된다. 상태 레지스터는 M1 및 M2의 현재 상태를 나타내는데 이용될 수 있다. 데이터는, STORE 명령을 이용하여, 레지스터와 같은 휘발성 메모리로부터, NVM에 기록된다. NVM 공간의 복제 비트 및 모든 휘발성 메모리 비트는 하나의 명령과 함께 기록된다. 처음으로 STORE 명령이 실행되면, M1 NVM 공간이 기록된다. 기록이 시작되면, 상태 비트(M1_WR)는 영구적으로 셋팅된다. 기록이 완료되면, STORE는 0으로 리셋되고, M1의 읽기가 이루어지며, 그 결과는 휘발성 메모리 셋팅과 비교된다. 서로 부합이 되면, NVM 기록은 성공하는 것이고, M1_CHK 상태 비트는 영구적으로 셋팅된다. 다음으로 STORE 명령이 실행되면, M2 NVM 공간이 기록될 것이다. 장치의 전원이 켜지거나 또는 리셋된 후, NVM 상태 비트는 검사되고, 적절한 NVM 메모리 공간이 휘발성 메로리로 다운로드(download)된다. 적절한 NVM 공간은 RECALL 레지스터 비트를 이용하는 명령에 따라 다운로드될 수도 있다. 다운로드가 완료되면, RECALL은 자동적으로 리셋된다.
장치의 전원이 켜지면, 장치는 파워-온-리셋(POR)을 내부에서 실행하는데, 이는 내부 장치 로직(logic)을 리셋시키고, 비휘발성 메모리에 저장된 다양한 셋팅을 휘발성 메모리(예를 들어, 다양한 제어 레지스터)에 로드하며, 장치 출력을 높 은 임피던스로 만든다. 또한, 레지스터는 리셋을 시작하는데 이용될 수 있다.
일실시예에서, 장치의 중심 주파수는, 제어 입력 M으로서 DCO에 제공되는 기준 주파수(RFFREQ), HS_DIV(도8) 및 N1 출력 분할기 값들에 의해 결정된다. 일실시예에서, 장치는 4개의 유일하게 선택 가능한 출력 주파수를 나타내는 4개의 유일한 RFREQ, HS_DIV 및 N1 값들을 저장하는 능력을 갖는다. 원하는 4개의 주파수 사이의 관계는 필요하지 않다. 이 특성은 시스템 구성에 따라 상이한 출력 주파수가 요구되는 애플리케이션에서 유용하다. FRQSEL[1:0] 입력(407)(도4)은 RFREQ, HS_DIV 및 N1 값들 중 어느 값이 이용될지를 선택한다. 이 특성을 원하지 않으면, FRQSEL[1:0] 핀은 부동 상태(floating)가 될 수 있고, 이 경우, 디폴트 값(default value)이 선택된다.
도3 및 도4에 도시된 장치는 온도 보상을 제공할 수 있다. 이 보상은 온도계(351)에 의해 검출되는 온도에 기초하여 비휘발성 메모리(317)로부터 적절한 보상 값을 공급함으로써 획득된다. 온도 보상을 위한 교정은 다양한 중요 온도에 대한 디지털 교정 계수를 생성하는 과정을 수반한다.
일실시예에서, 온도 보상 값은 다음과 같이 결정된다. 먼저, 기준 온도점이 결정된다. 이 온도에서의 교정은 DCO에 RFREQ 값을 셋팅하고, 다른 모든 온도/주파수점은 이 기준점에 대하여 계산된다. 기준 온도는 동작의 공칭 주위 온도(nominal ambient temperature)가 될 필요는 없다. 기준 온도 교정점을 확립하기 위하여, 온도 교정점 레지스터(TCP[2:0])가 000으로 셋팅되고, 특성이 제공되는 경우에는 FRQSEL[1:0]=11로 셋팅되며, 장치는 원하는 기준 온도를 갖게 된다. 그리고 나서, 교정 클록은 직렬 포트를 통해 적용된다. 클록이 중단되면, 고정된 주파수 및 온도 값에 대응하는 M 값은 RFREQ_(11) 및 RTEMP RAM에 각각 저장된다. M 및 온도의 저장 값은, 교정 클록이 중단된 후에 발생할 수 있는 글리치를 회피하기 위해, 클록이 중단되기 바로 전에 존재했던 값이 된다.
온도를 따라 교정점을 생성하기 위하여, 기준 온도 교정점을 확립한 후에, TCP[2:0]는 다음 온도 교정점이 확립되어 있다는 것을 나타내기 위해 001로 셋팅되고, FRQSEL[1:0]은 1로 셋팅되며, 장치는 원하는 온도를 갖게 된다. 교정 클록은 전술된 바와 같이 적용된다. 클록이 중단되면, 고정된 델타-주파수 값(RFREQ_(11)에 관련됨)은 DELMT1 레지스터에 저장된다. 고정된 델타-주파수 값은 "(기준 온도에서의 M)-(다음 온도 교정점에서의 M)"이다. 연관되는 온도는 TEMP1 레지스터에 저장된다. 각각의 부가적인 온도 교정점을 위하여, 온도 교정점 레지스터는 증분되고(increment), 교정 클록은 원하는 온도에 다시 적용되며, 새로운 고정 델타-주파수 값은 대응하는 온도와 함께 저장된다. 다음으로, 온도 및 델타 M 값이 비휘발성 메모리에 저장된다. 동작하는 동안, 온도계(351)가 기준 온도 및 적절한 오프셋(offset)(DELMT로서 공급됨)이 온도계(351)에 의해 검출되는 온도에 따라 공급된다는 것을 나타내면, 기준 온도에서의 M 값이 이용된다. 다른 실시예에서는, 델타 M보다는 특정한 온도에서의 M 값이 저장되고, 이 값은 온도 보상을 위해 공급된다.
일실시예에서, 장치는 온도를 따라 장치를 교정하기 위하여 기준 점을 포함하여 6개까지의 교정점(주파수와 온도의 쌍)을 저장할 수 있다. 정상 동작에서, 온도 보상 특성이 턴-온(turn-on)되면, 장치는, N-1차 다항식을 이용하여, 제공되는 교정점 사이에 보간법(interpolation)을 적용시키는데, 여기서, N은 이용되는 교정점의 수이며, 이는 일실시예에서 레지스터 비트를 이용하여 프로그래밍 가능하다. 예를 들어, DELMT4 및 DELMT5가 이용되지 않는 반면, 값들이 RFREQ_(11), DELMT1, DELMT2 및 DELMT3에 기록되면, 이용자는 N=4로 셋팅하고, 그 결과, 3차 다항식 보간법이 이용된다.
도4에 도시되어 전술된 바와 같이, 다주파(multi-frequency) 특성은 주파수 선택 입력 FREQSEL[1:0]을 이용하여 이용 가능하다. 다주파 특성이 이용되면, 부가적인 주파수에 대한 온도 교정은, 기준 온도에서 장치를 유지하고, FREQSEL[1:0]=10으로 셋팅하며, 적절한 주파수에서 교정 클록을 다시 적용함으로써 이루어진다. 클록이 중단되면, 고정된 주파수 제어값은 RFREQ_(10)에 저장된다. 제3 및 제4 주파수를 원하는 경우에는, FREQSEL[1:0]=01 및 00으로 각각 셋팅하여 전술된 과정을 반복한다.
예를 들어, XO에 의해 공급되는 기준 주파수에 영향을 미치는 온도 변화에 대해 부가적으로 보상하기 위하여, T 값에 대한 델타 M(DELMT) 값은 기준 주파수 제어값 RFRFQ과 함께 가산 회로(315)에 공급된다. 따라서, 기준 온도 교정점에서 생성되는 제어값은, 전술된 보간법이 적용되는 델타와 함께, 가산기(315)에 적용되어, M 값을 생성하는데 이용된다. 전술된 보간법 이외에 다른 온도 교정 알고리즘이 이용될 수도 있다. 도4에 도시된 실시예에서, 이 함수는 제어 회로(341)에 의해 실행된다.
도8에서는, 디지털 제어 발진기(DCO)(301)의 예시적인 실시예가 도시되어 있 다. 수정(또는 SAW) 발진기(303)는 타이밍 기준을 DCO(301)에 공급하고, 하나의 입력을 위상 및 주파수 검출기(801)에 공급한다. 위상 및 주파수 검출기(801)는 수정 발진기 입력과 VCO(805)로부터의 피드백 사이의 차의 에러를 생성한다. 피드백은 멀티-모듈러스 분할기 블록(807)에 의해 공급된다. 도8에 도시된 실시예에서, DCO는 N분의 1 루프이다. 교정되는 동안, DCO(301)는, 외부 루프에 의해 제어되는 피드백 분할기를 갖는 내부 루프로서 기능하는데, 외부 루프는 내부 루프의 일부뿐만 아니라 분할기(335, 347), 위상 검출기 및 아날로그-디지털 변환기(853), 디지털 신호 처리기(DSP)(851), 델타 시그마 변조기(809)를 포함한다. 내부 루프 또는 DCO(301)는 N분의 1 루프이고, 여기서, 수정 또는 SAW(303)에 의해 공급되는 기준 클록의 주기는 VCO(805)에 의해 공급되는 발진기 클록 신호의 주기의 비정수배이다. N분의 1 루프를 이용하는 것은 적은 비용의 수정 발진기와 같은 저가의 타이밍 기준의 이용을 허용한다. 정상 동작 동안, DCO는 ADC(311), DELMT 및 RFREQ에 기초하여, 가산 회로(315)로부터 제어값을 수신한다. 따라서, 온도 보상은, 분할기 블록(807)에 공급되는 분할기 값을 조정하기 위해 결합된 델타 시그마 변조기(809)를 통해, DCO(301)의 피드백 루프를 조정함으로써 이루어진다.
DCO(301)를 형성하는 내부 루프는, 잠재적인 추가 노이즈 소스를 감소시키기 위해 루프 필터가 집적 회로 상에 집적되도록 허용하는 디지털 루프 필터를 이용한다. 또한, 전술된 바와 같이, 디지털 루프 필터의 이용은 노이즈 형성 함수의 경계 및 차수에 적절히 부합되는 루프 필터의 정확한 구현을 허용하고, 그에 따라, 그 소스로부터의 지터 기여를 최대한 감소시킬 수 있다.
일실시예에서, 멀티-모듈러스 분할기(807)는 직렬 연결된 분할기들에 의해 형성된다. 피드백 주파수가 GHz 범위에 있을 수 있기 때문에, 프리스칼라(prescalar)가, 예를 들어, 4 또는 5에 의해 피드백 신호를 분할하는데 이용된다. 그 다음 분할 단계, 예를 들어, 4 및/또는 5에 의한 여러 번의 분할 단계는, 피드백 신호를 원하는 분할기 값에 따른 적절한 값으로 더 분할한다.
도9에서, 예시적인 위상 선택 가능 분할기(900)의 블록도가 도시되어 있는데, 이 분할기는 멀티-모듈러스 분할기(807)의 일부로서 이용될 수 있다. 8개의 클록 신호 P0 ~P7은 선택 회로(901)에 공급된다. 도시된 실시예에서, 선택 회로(901)는 멀티플렉서로서 구현된다. 레지스터(905)로부터 공급되는 3비트 제어 신호(903)는 클록 신호 P0 ~P7 중의 어느 신호가 선택 회로에 의해 출력되는지를 선택한다. 클록 신호 P0 ~P7은 상이한 위상을 갖는다. 어느 클록 신호가 멀티플렉서(901)에 의해 공급되는지를 선택함으로써, 상이한 주파수 클록 신호들이 분할기 회로에 의해생성될 수 있다.
도10에서, 타이밍도는 분할기 회로(900)의 동작을 도시하고 있다. 도10에 도시된 바와 같이, 클록 신호 P0 ~P7는 hsclk로 도시된 클록(1010)으로부터 유도된다. 일실시예에서, hsclk(1010)는 약 2,5GHz이고, 클록 신호 P0 ~P7은 클록 신호 hsclk의 1/4인 약 625MHz이다. 도9에서, 분할기 회로(900)는, 레지스터(905)에 공급되는 합(sum)을 생성하기 위하여 가산 회로(907)에서 값 A를 현재 선택 신호(903)에 가산함으로써 출력되는 다음 펄스를 선택한다. 아래의 표는 다양한 분할 값을 획득하기 위해 가산 회로(907)에 공급되는 A의 값을 도시하고 있다.
표1
A(모드 8) A'(유효한 A) 분할 계수
1 1 0.5
2 2 1.0
3 3 1.5
4 4 2.0
5 5 2.5
6 6 3.0
7 7 3.5
0 8 4.0
1 9 4.5
2 10 5.0
3 11 5.5
hsclk 신호로부터 분할되는 클록 신호를 생성하기 위한 분할기 회로(900)의 이용은 이제 도10을 참조하여 설명될 것이다. hsclk를 2에 의해 분할하기를 원한다고 가정한다.
위의 표를 참조하면, 2(분할 계수)에 의해 분할하기 위하여, A의 적절한 값은 4라는 것을 알 수 있다. 현재 선택된 클록이 P0라고 가정하면, 레지스터(905)로부터 공급되는 선택 신호는, 예를 들어, 000의 값을 이용하여, P0를 선택하도록 구성될 것이다. 멀티플렉서에 의해 다음 펄스 출력을 선택하기 위하여, 가산 회로(407)는 레지스터(905)로부터 공급되는 현재 값 000을 A의 값 4에 가산하고, 그 합을 레지스터(905)에 제공하여, 멀티플렉서(901)에 의해 출력되는 다음 펄스 출력으로서 P4를 선택하며, 이는 도10에서 클록 신호(1020)(Div 2.0)에 의해 도시되어 있다. 가산 회로(907)는 모듈로(modulo) N 가산 회로로서 구현되고, 여기서, N은 멀티플렉서(401)에 제공되는 클록 신호의 수와 같으며, 예시되는 실시예에서는 8이 된다. 레지스터(905)에 의해 공급되는 선택 신호의 현재 값이 4이면, 선택 신호로서 공급되는 다음 값은 0이고, 이는 선택 회로(901)에 의해 출력되는 다음 펄스로 서 P0을 선택한다. 즉, 모듈로 8 가산 회로에서는 "4(선택 신호의 값)+4(A의 값)=0"이 된다. A는 다음 펄스를 생성하기 위해 현재 선택 값에 계속해서 가산되고, 위상 P0 및 P4로부터 선택되는 펄스 시퀸스는 hsclk/2가 되는 출력 클록 신호를 생성하기 위해 도10에 도시된 바와 같이 출력된다.
이제 2.5에 의한 분할이 설명될 것이다. 현재 선택 클록이 P0라고 가정하면, 제어 회선(903)에서의 선택 신호는, 예를 들어, 000의 값을 이용하여, P0를 선택하도록 구성될 것이다. 표1에서, 2.5(분할 계수)에 의해 분할하기 위하여, A의 값은 5가 된다. 가산 회로(907)는 멀티플렉서(901)에 의해 출력되는 다음 펄스로서 P5를 선택하기 위하여 5와의 합을 레지스터(905)에 제공하고, 이는 도10에서 클록 신호(1030)(Div 2.5)에 의해 도시되어 있다. 선택 신호의 현재 값이 5이면, 선택 신호로서 공급되는 다음 값은 2이고, 이는 선택 회로(901)에 의해 출력되는 다음 펄스로서 P2을 선택한다. 즉, 모듈로 8 가산 회로에서는 "5(선택 신호의 값)+5(A의 값)=2"이 된다. A는 다음 펄스를 생성하기 위해 현재 선택 값에 가산되고, 그 값은 선택 회로에 공급된다. 선택되는 다음 펄스는 P7이다.
도9에 도시된 회로에 있어서, 일반적인 경우, 시간 "n"에서 선택되는 위상 p(n)을 갖는 8개 위상의 클록에 대하여, 위상 선택은 "p(n+1)=(p(n)+A) 모드8"에 의해 이루어진다. 또한, 도10은 4, 5 및 5.5에 의한 분할에 대해 각각 선택되는 펄스(540, 550, 560)를 도시한다.
표1에서, 도9에 도시된 실시예에 대해, 처음 3개의 분할 값(0.5, 1.0, 1.5)은 이용 가능하지 않다. 또한, 4.5, 5 또는 5.5에 의한 분할과 같은 더 긴 분할 동 작에 있어서, 여기서, M=1, 2 또는 3이고, 긴 분할에서 처음의 펄스 출력은 무시되어야 할 필요가 있다. 이것은 도10에 도시되어 있다. 따라서, 예를 들어, 5에 의해 분할하는 경우, P0가 초기 출력 펄스이고, A=2라고 가정하면, 첫번째 P2 펄스(1001)는 무시되지만 두번째 P2 펄스(1002)는 멀티플렉서(901)에 의해 공급된다. 마찬가지로, 두번째 P2 펄스(1002)가 제공된 후에, 첫번째 P4 펄스(1003)는 무시된다. 첫번째 펄스가 매번 무시되면, A의 유효 값은 9가 된다. 노드(909)에 공급되는 결과적인 파형(1050)은 도10에서 Div 5.0의 부호가 붙여진다. 마찬가지로, 도10에 도시된 초기 펄스(1007 및 1009)도, 파형(1060)에 도시된 바와 같이, 5.5에 의한 분할에서 무시된다.
다시 도9에서는, 도10에 도시된 5 및 5.5에 의한 분할과 같이, 긴 분할을 위해 필요한 지연 시간을 얻기 위하여, 일실시예에서, 제2 선택 회로(921)는 제2 가산 회로(923) 및 제2 레지스터(925)와 함께 이용된다. 스킵(skip) 지연 값 3은 가산 회로(923)에서 현재 선택 값(903)에 가산된다. 스킵 지연은, 레지스터(905)의 선택 신호가 업데이트되기 전에, 얼마나 많은 위상 단계(각각의 클록 P0 ~ P7은 위상 단계에 있음)가 스킵되어야 하는지를 나타낸다. 도9에 도시된 바와 같이, 노드(909)에서의 멀티플렉서(901)로부터의 출력 클록은, 가산 회로(923)로부터의 합으로 레지스터(925)를 업데이트시키는데 이용된다. 멀티플렉서(921)에 의해 선택되는 클록은 레지스터(905)를 업데이트시키는데 이용된다. 이것은, 선택 신호의 값이, 첫번째 펄스가 1,2 또는 3이 되는 A에 대해 스킵되고 나서 변화된다는 것을 보장한다. 예를 들어, 현재 선택된 클록이 P0, A가 1, 스킵 카운트(skip count)가 3이면, 레지스터(905)는 P3이 되고 나서 업데이트되고, 그에 따라, P1 펄스가 스킵되는 것을 보장한다. 도10에서, 3개의 스킵 지연은 원하지 않는 펄스(1001,1003,1007 및 1009)가 출력되지 않는 것을 보장한다. 몇몇 실시예에서, 멀티플렉서(901)는 수신되는 다양한 위상 외에도 접지와 같은 안정 상태의 입력 신호를 수신하도록 결합될 수 있다. 이 방법으로, 멀티플렉서는 신호를 출력하지 않도록 선택될 수 있다.
도11은 도9에 도시된 것과 같은 멀티-모듈러스 분할기가 도8에 도시된 DCO(301)에서 어떻게 이용될 수 있는지를 실시예를 통해 도시하고 있다. 도11에서, 블록도는 본 발명의 실시예에 따른 멀티-모듈러스 프로그래밍 가능한 분할기 회로를 도시하고 있다. VCO(805)는 약 10GHz의 클록 신호를 제공하는데, 이 신호는 분할기(1103 및 1105)를 통해 약 2.5GHz의 클록 신호로 분할된다. 고주파에서 적은 전력을 소모하여 분할기를 동작시키기 위하여, 몇몇 실시예는 제어 신호를 고속 회로에 제공하는 것을 회피한다. 대신에, 일실시예는, 전력 소모를 줄이고, 전술된 것과 동일한 속도를 얻도록 분할기의 다상(multiphase) 출력 신호를 이용하기 위하여, 고속 부분에서 최소한의 트랜지스터(transistor)를 이용한다. 프로그래밍은 저주파 회로에서도 가능하다. 노드(1103)로부터의 5GHz 신호는 2개의 연속된 분할기(1105 및 1107)에 제공되는데, 분할기(1105)는 2에 의한 분할기이고, 분할기(1107)는 4에 의한 분할기이며 8개의 상이한 위상을 생성하는 위상 발생기이다. 분할기(1107)는 펄스 폭 제어기(PWC)(1109)에 신호를 공급하고, 다음으로, 제어기(1109)는 플립플롭(flop-flop)(1111)을 통해 8-to-1 위상 선택 멀티플렉서(1113)에 신호를 공급한다. 위상 선택 멀티플렉서(1113)는 PWC(1109)로부터의 8개의 위상 중의 하나를 출력한다. 멀티플렉서(1113)의 출력은 Q에 의한 분할기 카운터(/Q)(1117)를 클록시키는데 이용되고, 이 카운터는 분할기 출력을 생성한다. 멀티플렉서(1113)의 출력은 유한 상태 기계(finite state machine, FSM)(1115)를 트리거시키는 데에도 이용되고, 이 유한 상태 기계는 도9 및 도10에 도시된 바와 같은 멀티플렉서 제어(위상 선택) 알고리즘을 구현한다.
일실시예에서, 도11에 도시된 바와 같이, 델타 시그마 변조기(809)는 n분의 1 분할 능력을 제공하기 위해 정수열 M'을 블록(1119)에 공급한다. M'은 유리수 M에 근사한 정수 시퀸스이다. 몇몇 실시예에서, 블록(1119)은 유한 상태 기계(1115) 내에 결합될 수 있다. 입력 주파수가 fin이고, 출력 주파수가 fout이라고 가정하면, 분할 비율 M은 fin/fout이다. 일실시예에서, M=((9.7GHz ~ 11.32GHz)/2)/(10MHz(Xoxc) ~ 320MHz(SAW))가 성립한다. 따라서, M=15.15625 ~ 566가 된다. 일실시예에서, 델타 시그마 변조기는 분수 범위를 도15에 도시된 M-3으로부터 M+4까지의 범위로 확대시키는 8레벨 양자화기(quantizer)이다. 델타 시그마 변조기는, 예를 들어, 3차 델타 시그마 변조기로서 구현될 수 있다. M의 분수 범위가 확대되면, M은 약 12로부터 약 570까지의 범위를 갖는다. 도11에 도시된 분할기 회로는, 12인 M 값에 대한 약 416MHz로부터 570인 M 값에 대한 약 9MHz까지 변화되는 주파수에서 업데이트되는 M' 값을 갖는 정수 분할기로서 기본적으로 동작한다.
도11에 도시된 분할기의 동작은 다음의 산술식으로부터 이해할 수 있다.
Figure 112005062908611-PCT00001
여기서, Q는 몫이고, R은 나머지이며, M'은 분할 비율이다. 이 산술식으로부터, 분할 비율 M'은 8Q+R이다. 따라서, 분할 비율은 1 이상인 몫 Q의 상수배(여기서는 8이지만 다른 숫자도 물론 가능함)와 나머지(R)로 분리된다. R 부분은 유한 상태 기계(FSM)(1115)에 의해 제어되고 있는 위상 선택 멀티플렉서(1113)를 통해 구현된다. 제어 로직(1119)은 분할 비율 M'를 수신하고, M'를 Q와 R의 두 부분으로 분리한다. Q는 Q분할기(1117)의 입력 비트로 송신되고, R은 유한 상태 기계(1115)에 의해 이용된다. 8Q 값은 정밀하지 않은 튜닝(coarse tuning) 능력으로서 이해할 수 있고, R 값은 정밀한 튜닝 능력을 제공한다.
상수 8에 의한 분할은 고속 분할 회로(1105 및 1107)에서 이루어질 수 있다. Q에 의한 분할 및 R에 의한 분할은 저속 회로에서 실행될 수 있다. Q에 의한 분할은 가변 분할 회로(1117)에서 실행될 수 있는데, 이 회로는 매우 낮은 입력 주파수를 갖고, 따라서, 저속 회로와 함께 구현될 수 있다. R에 의한 분할은 위상 선택 멀티플렉서(1113)에서 이루어질 수 있다. 멀티플렉서(1113)는 출력의 각각의 사이클의 마지막 위상으로부터 R 단계(R은 양수 또는 음수) 오프셋되는 위상을 선택하고, 그에 따라, 분할 계수 8Q+R을 얻는다. R은 도9 및 도10에서 이용되는 A와 유사하다. Q 및 R을 둘 다 변화시킴으로써, 유연성을 갖는 프로그래밍이 가능하다. 아 래에 예시되는 다양한 R 값이 이용될 수 있다.
R=(-4,-3,-2,-1,0,1,2,3)
R=(-3,-2,-1,0,1,2,3,4)
R=(-2.-1,0,1,2,3,4,5)
R=(-1,0,1,2,3,4,5,6)
R=(0,1,2,3,4,5,6,7)
전술된 각각의 R 스킴(scheme)에서, 각각의 위상 단계에 대응하는 8개의 값이 있다. 선택되는 R 스킴은 이용가능한 최소 분할 비율 및 Q카운터의 입력의 최대 입력 주파수를 결정한다. 예를 들어, 스킴 R=(-4,-3,-2,-1,0,1,2,3)과 R=(0,1,2,3,4,5,6,7)을 비교하면, 첫번째 스킴은 /3의 최소 분할 비율을 얻을 수 있고, 반면, 두번째 스킴은 겨우 /8의 최소 분할 비율을 얻을 수 있다. 그러나, 첫번째 스킴은 Q 카운터가 훨씬 더 높은 주파수에서 동작할 수 있는 것을 요구한다. 또한, 다른 R스킴과 비교하여, 멀티플렉서 제어 신호 생성에 대해 더 밀집된 타이밍이 요구된다. 또한, 더 많은 전력을 소모하고, 디지털 회로의 주문 설계(custom design)를 요구할 수 있다. R=(-3,-2,-1,0,1,2,3,4)의 동작은 도12에 도시되어 있다.
도12의 상부는 위상 선택 멀티플렉서(1113)로의 입력을 도시하고 있고, 도12의 하부는 다양한 분할 값에 대한 출력을 도시하고 있다.
N분의 1 루프에서의 델타 시그마 변조기의 이용은 다음과 같다. 예를 들어, DCO(301)(도3)로부터 원하는 공칭 출력 주파수를 획득하기 위해, M의 값은 100이라 고 가정한다. 전술된 보간법에 의해 결정되는 온도 보상 값은, 온도 보상과 함께 M 값이 100.5가 되도록 한다. 일실시예에서, 델타 시그마 변조기는 -3으로부터 4까지의 8개의 상이한 정수 레벨을 갖는 출력을 제공하고, 이 값들은 분수 부분을 나타내며, 정수 부분 100과 결합되어, N에 의한 멀티-모듈러스 분할 블록(807)으로 매핑(mapping)된다. 따라서, 97로부터 104까지의 범위의 값은 분할기 값으로서 N에 의한 멀티-모듈러스 분할 블록(807)에 적용될 수 있다. 델타 시그마 변조기의 이용은, 적절한 값들이 평균 100.5이 되어 이용되도록 허용한다. 값은, 노드(800)에 공급되는 XO(또는 다른 기준) 클록 주파수의 속도로 분할 블록(807)에 의해 생성된다. 또한, 노이즈 형성은, 피드백 분할기에서 생성되는 노이즈를, 루프 필터(803)에서 로우 패스 필터(low pass filter)에 의해 필터링되는 주파수 대역으로 만드는데 이용될 수 있다.
다시 도8을 참조하면, 다른 실시예에서, 도시된 집적 회로는 클록 곱셈기(multiplier) 회로로서 결합되어, 분할기(335)에서 수신되는 기준 신호 REF를 곱하고, 그 곱해진 값을 DCO(301)의 출력으로서 공급한다. 이 경우, 위상 검출기 및 루프 필터(337)는 디지털 값을 멀티플렉서(854)에 공급하고, 다음으로, 그 값은 델타 시그마 변조기(809)에 공급된다. 곱셈기의 값은 분할 블록(335 및 347)에 분할 값을 셋팅함으로써 선택될 수 있다. 다양한 실시예에서, 이 값은 핀 프로그래밍이 가능하고, 직렬 포트를 통해 프로그래밍 될 수 있고, 또는, 미리 결정될 수 있다. 클록 곱셈기로 이용될 때, 외부 루프 대역폭은 기준 신호 REF에 존재하는 지터로부터의 지터 전송을 최소화하기 위해 낮아진다.
여기서 이용되는 "핀" 및 "단자"라는 용어는 패키지의 핀 또는 집적 회로의 접촉 패드(contact pad)와 같이 패키지 또는 집적 회로에 제공되는 모든 종류의 전기적 연결을 언급하는 것으로 의도된다. 입/출력(I/O) 단자(또는 핀)라는 용어는 입력, 출력 또는 둘 다의 기능을 하는 단자를 의미하는 것으로 의도된다.
이와 같이, 다양한 실시예가 클록 소스의 구현을 위해 설명되었다. 여기에 나타난 본 발명에 대한 설명은 예시적이고, 후술되는 청구범위에 나타나는 본 발명의 범위를 한정하도록 의도되지 않는다. 예를 들어, PLL이 주파수 동기화 루프와 같은 다른 제어 루프를 설명했더라도, 발진기를 교정하기 위한 적절한 교정/제어값을 생성하도록 이용될 수 있다. 여기서 개시되는 실시예의 다른 수정 및 변형은, 후술되는 청구범위에서 나타나는 본 발명의 범위로부터 벗어나지 않는 한, 여기에 나타난 설명에 기초하여 이루어질 수 있다.

Claims (20)

  1. 타이밍 기준 신호를 수신하기 위한 입력, 발진기 출력 신호를 공급하는 제어가능한 발진기 회로 및 멀티-모듈러스 피드백 분할기 회로를 포함하는 제1 위상 동기 루프(PLL) 회로; 및
    제어값을 상기 멀티-모듈러스 피드백 분할기 회로에 공급하여, 상기 발진기 출력 신호를 제어하도록 선택적으로 결합된 제2 제어 루프 회로
    를 포함하는 장치.
  2. 제1항에 있어서,
    공급되는 상기 제어값은 디지털 제어값인
    장치.
  3. 제1항에 있어서,
    상기 제2 제어 루프가 상기 제어값을 상기 피드백 분할기 회로에 공급하도록 결합되어 있는 동안, 상기 제어값은 상기 발진기 출력 신호와 상기 제2 제어 루프 회로에 결합된 기준 신호 사이에서 검출되는 차에 따라 결정되는
    장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    검출되는 온도에 따라 조정값을 공급하도록 결합된 온도 보상 회로
    를 더 포함하고,
    여기서,
    상기 제2 제어 루프가 상기 제어값을 상기 피드백 분할기 회로에 제공하도록 결합되어 있지 않은 동안, 상기 멀티-모듈러스 피드백 분할기 회로에 공급되는 상기 제어값은 상기 조정값에 따라 조정되는
    장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    전압 제어 입력
    을 더 포함하고,
    여기서,
    상기 멀티-모듈러스 피드백 분할기 회로에 공급되는 상기 제어값은 상기 전압 제어 입력에 나타나는 전압 값에 따라 조정되는
    장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    타이밍 기준 신호를 공급하는 수정 발진기와 표면 탄성파(SAW) 공진기 중의 하나
    를 더 포함하는
    장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2 제어 루프 회로는 위상 동기 루프이고, 디지털 루프 필터를 포함하는
    장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    비휘발성 저장 장치
    를 더 포함하고,
    여기서,
    상기 제2 제어 루프 회로가 상기 제1 PLL 회로를 제어하도록 결합되어 있지 않은 동안, 상기 제1 PLL 회로는 상기 피드백 분할기의 분할 비율을 제어하기 위한 상기 제어값으로서 디지털 제어값을 수신하고, 여기서, 상기 디지털 제어값은 적어도 부분적으로 상기 비휘발성 저장 장치에 저장된 제어값에 따라 결정되고, 상기 저장된 제어값은 상기 발진기 출력 신호의 원하는 주파수에 대응하는
    장치.
  9. 제8항에 있어서,
    상기 비휘발성 저장 장치에 저장된 제어값은, 상기 발진기 출력 신호가 상기 제2 제어 루프 회로에 결합된 기준 신호에 동기화되었다는 것을 나타내는 동기 조건을 상기 제2 제어 루프 회로가 검출한 결과로서 저장된 디지털 제어값에 기초하는
    장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 제어 루프 회로는 저대역폭 위상 동기 루프로서 구현되고, 상기 제1 PLL 회로의 대역폭은 상기 제2 제어 루프 회로의 저대역폭보다 실질적으로 높은
    장치.
  11. 내부 루프 회로를 제어하도록 외부 루프 회로를 선택적으로 결합시키는 단계; 및
    상기 외부 루프가 상기 내부 루프 회로를 제어하도록 결합되어 있는 동안, 상기 내부 루프 회로의 피드백 분할기의 분할 비율을 제어하기 위해 상기 외부 루프 회로로부터 제어값을 공급함으로써, 상기 내부 루프가 상기 외부 루프 회로에 공급되는 기준 클록 신호에 기초하여 출력 신호를 생성하도록, 상기 내부 루프 회로를 제어하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    수정 발진기와 표면 탄성파(SAW) 장치 중의 하나로부터의 타이밍 기준 신호를 상기 내부 루프 회로의 입력으로서 상기 내부 루프에 공급하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서,
    상기 내부 루프는, 상기 타이밍 기준 신호의 주기가 상기 내부 루프 회로에 의해 생성되는 출력 신호의 주기의 비정수배(non-integer multiple)가 될 수 있도 록, Ｎ분의 1 루프인
    방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 내부 루프와 상기 외부 루프는 위상 동기 루프이고, 상기 외부 루프는 저대역폭 위상 동기 루프이며, 상기 내부 루프는 상기 외부 루프 회로의 저대역폭보다 실질적으로 고대역폭을 갖는 위상 동기 루프인
    방법.
  15. 제11항에 있어서,
    상기 피드백 분할기의 분할 비율을 제어하기 위한 상기 제어값에 대응하여, 델타 시그마 변조기로부터 정수열을 공급하는 단계
    를 더 포함하는 방법.
  16. 제11항에 있어서,
    상기 외부 루프 회로가 상기 내부 루프 회로를 제어하도록 결합되어 있지 않은 동안, 상기 분할 비율을 제어하기 위한 상기 제어값으로서 디지털 제어값을 상 기 내부 루프 회로에 공급하는 단계
    를 더 포함하고,
    여기서, 상기 제어값은 적어도 부분적으로 비휘발성 저장 장치에 저장된 제어값에 따라 결정되고, 상기 저장된 제어값은 상기 내부 루프 회로의 원하는 출력 주파수에 대응하는
    방법.
  17. 제16항에 있어서,
    적어도 부분적으로 검출되는 온도에 따라 상기 분할 비율을 제어하기 위해 상기 내부 루프 회로에 공급되는 상기 디지털 제어값을 결정하는 단계
    를 더 포함하는 방법.
  18. 제16항에 있어서,
    상기 내부 루프 회로의 출력 주파수를 조정하기 위해 적어도 부분적으로 전압 제어 입력 단자에 공급되는 제어 전압에 따라, 상기 분할 비율을 제어하기 위해 상기 내부 루프 회로에 공급되는 상기 디지털 제어값을 결정하는 단계를
    더 포함하는 방법.
  19. 제11항에 있어서,
    상기 외부 루프 회로에 의해 검출되는 동기 조건에 응답하여, 상기 기준 클록에 대응하는 주파수를 갖는 상기 출력 신호를 생성하도록, 상기 내부 루프에 공급되는 상기 분할 비율에 대응하는 제어 신호를 저장하는 단계
    를 더 포함하는 방법.
  20. 제11항에 있어서,
    상기 발진기 출력 신호의 원하는 주파수에 대응하여, 상기 외부 루프 회로와 제어값을 저장하는 비휘발성 저장 장치 중 하나로부터 상기 제어값을 위한 소스를 선택하는 단계를
    더 포함하는 방법.
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