JP2018522472A

JP2018522472A - 電子回路、位相ロックループ、送受信機回路、無線局、及び周波数分割の方法

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Publication number: JP2018522472A
Application number: JP2017565047A
Authority: JP
Inventors: エク、スタファン; ポールソン、トニー; フェーランド、ヘンリク
Original assignee: テレフオンアクチーボラゲットエルエムエリクソン（パブル）
Priority date: 2015-06-16
Filing date: 2015-06-16
Publication date: 2018-08-09
Anticipated expiration: 2035-06-16
Also published as: KR20180006964A; US20180159546A1; RU2668737C1; MX2017016221A; AU2015399336A1; US10312923B2; MY182290A; WO2016202367A1; EP3311490A1; AU2015399336B2; EP3311490B1; US20180367153A1; JP6484354B2; US10110238B2; AR105007A1; MX371491B; ZA201708326B; CN107750432A; PH12017502159A1

Abstract

発振信号を受け取り、及び分割比により定義される上記発振信号との周波数関係を有する周波数で出力信号を出力する、ように構成される電子回路が提供される。上記電子回路は、上記発振信号を受け取り、及び、位相の異なるＮ個の周波数分割信号を出力する、ように構成される第１周波数分割器と、上記Ｎ個の信号の１つを受け取り、及び、受け取った当該信号を第２周波数分割器へ提供される第１制御信号により与えられる値で周波数分割する、ように構成される上記第２周波数分割器と、それぞれのラッチ回路のクロック入力において上記Ｎ個の信号のそれぞれ１つを受け取り、及び、上記それぞれのラッチ回路の入力において上記第２周波数分割器の出力を受け取る、ように各々構成されるＮ個の上記ラッチ回路と、Ｎ個の上記ラッチ回路の出力を受け取り、及び、受け取った上記信号から、多重化回路へ提供される第２制御信号に基づいて選択される、上記出力信号の基礎となる信号を出力する、ように構成される上記多重化回路と、上記分割比に基づいて上記第１制御信号及び上記第２制御信号を提供する、ように構成される制御回路と、を備える。位相ロックループ、送受信機回路、無線局、並びに発振信号を周波数分割する方法もまた提供される。【選択図】図３

Description

本発明は、概して、発振信号を受け取り及び分割比により定義される発振信号との周波数関係を有する周波数で出力信号を出力するように構成される電子回路、並びに、位相ロックループ、送受信機回路、上記電子回路を備える無線局、及び周波数分割の方法に関する。

無線回路がより複雑になり、一層高い周波数で作動するように設計されるにつれ、その要素はより多くの電力を消費する傾向にある。周波数分割器は、無線回路の重要な要素であり、例えば所望の周波数及び位相の信号を合成するために使用される。例えば、マルチバンド無線回路は、様々な制御可能な周波数の信号を生成する能力に依拠する。他の例は、複数のアンテナの配置が所望の方向的特性を提供するようにそれら複数のアンテナに制御可能な位相を伴う信号が供給されるという、ビーム形成のアプリケーションである。

予想されることとして、セルラーシステムは、ミリメートル波を使用するであろう。その周波数は、そうしたケースでは、約１５〜６０ＧＨｚのレンジ内にあり得る。システムを屋外で使用する目的で、６０ＧＨｚの屋内のシステムと比較してより長いサイクリックプレフィクスが使用されるかもしれない。そのために、ＯＦＤＭ変調においてより狭いサブキャリア間隔が有利であり得るが、それは厳しい位相ノイズ要件を課す。同時に、システムのレンジ及びキャパシティを向上させるためにビーム形成が有利にサポートされる。その際、多数のアンテナ要素が使用される。各要素における信号は、ビーム方向を制御する個別の位相シフトを有することになる。１つの重要な実装手法は、局部発振器信号に位相シフトを課すことである。局部発振器の周波数は、そうしたケースでは、好適には、様々なチャネル上で及び様々な帯域内で動作することが可能となるようにプログラム可能とされる。

局部発振器生成回路の実装について、低位相ノイズの達成、個別にプログラム可能な位相、プログラム可能な周波数、及び/又は、ビーム形成システム内の全ての送受信機への信号の分配に向けて、いずれも過剰な電力消費無しで都合よく成し遂げようとする努力がなされている。

従って、上で言及した所望の特徴のうちの１つ以上を適度な電力消費で提供する電子回路のためのアプローチを提供することが望ましい。

第１の観点によれば、発振信号を受け取り、及び分割比により定義される上記発振信号との周波数関係を有する周波数で出力信号を出力する、ように構成される電子回路が提供される。上記電子回路は、上記発振信号を受け取り、及び、位相の異なるＮ個の周波数分割信号を出力する、ように構成される第１周波数分割器と、上記Ｎ個の信号の１つを受け取り、及び、受け取った当該信号を第２周波数分割器へ提供される第１制御信号により与えられる値で周波数分割する、ように構成される上記第２周波数分割器と、それぞれのラッチ回路のクロック入力において上記Ｎ個の信号のそれぞれ１つを受け取り、及び、上記それぞれのラッチ回路の入力において上記第２周波数分割器の出力を受け取る、ように各々構成されるＮ個の上記ラッチ回路と、Ｎ個の上記ラッチ回路の出力を受け取り、及び、受け取った上記信号から、多重化回路へ提供される第２制御信号に基づいて選択される、上記出力信号の基礎となる信号を出力する、ように構成される多重化回路と、上記分割比に基づいて上記第１制御信号及び上記第２制御信号を提供する、ように構成される制御回路と、を備える。

上記多重化回路から出力される上記信号が上記電子回路の上記出力信号であってもよい。

上記電子回路は、出力ラッチ回路のクロック入力において上記発振信号を受け取り、上記出力ラッチ回路の入力において上記多重化回路から出力される上記信号を受け取り、及び、上記電子回路の上記出力信号を出力する、ように構成される上記出力ラッチ回路、を備えてもよい。

上記制御回路は、上記分割比と、上記出力信号の先行するサイクルについて上記多重化回路により選択された位相とに基づいて、上記電子回路の上記出力信号の各サイクルについて上記第１制御信号及び上記第２制御信号を提供する、ように構成されるステートマシンであってもよい。上記制御回路は、上記分割比をＭで除算し、及び、整数の商の値と整数の剰余の値とを提供する、ように構成される整数除算回路と、入力として上記剰余の値とクロック入力として上記出力信号とを受け取り、及び、カウント値と繰り上げ値とを出力する、ように構成されるモジュロＭカウンタと、上記商の値と上記繰り上げ値とを加算して、上記第１制御信号を形成する、ように構成される加算回路と、を備えてもよく、この場合、上記第２制御信号は上記カウント値に基づく。上記制御回路は、入力として上記カウント値とクロック信号としてＮ個の上記ラッチ回路の上記出力の１つとを受け取る、ように構成されるラッチ回路、を含んでもよく、この場合、当該ラッチ回路からの上記出力が上記第２制御信号である。

第２の観点によれば、第１の観点の上記電子回路を含む周波数分割器、を含む位相ロックループ回路が提供される。

第３の観点によれば、第２の観点の位相ロックループ回路、を含む送受信機回路が提供される。

第４の観点によれば、第３の観点の送受信機回路と、上記送受信機回路へ接続されるアンテナ構成と、を含む無線局が提供される。

第５の観点によれば、発振信号を周波数分割する方法が提供される。上記方法は、第１周波数分割器により、上記発振信号から位相の異なるＭ個の信号を形成することと、上記Ｍ個の信号の各々は上記発振信号の１／Ｍの周波数を有することと、第２周波数分割器により、当該第２周波数分割器へ提供される第１制御信号により与えられる値で、上記Ｍ個の信号の１つを周波数分割することと、上記Ｍ個の信号のそれぞれ１つで、Ｍ個のラッチ回路へのクロック供給を行い、上記第２周波数分割器の出力のそれぞれのラッチされた出力信号を提供することと、上記ラッチされた出力信号から、第２制御信号に基づいて、上記周波数分割の出力信号の基礎となる信号を選択することと、分割比に基づいて、上記第１制御信号及び上記第２制御信号を提供することと、上記分割比により定義される上記発振信号との周波数関係を有する周波数で、上記出力信号を出力することと、を含む。

選択される上記ラッチされた出力信号が上記出力信号であってもよい。

上記方法は、上記発振信号で出力ラッチ回路へのクロック供給を行って、選択される上記ラッチされた出力信号から上記出力信号を提供すること、を含んでもよい。

上記第１制御信号及び上記第２制御信号の上記提供は、上記分割比と、上記出力信号の先行するサイクルについての上記信号の上記選択とに基づいて、ステートマシンにより上記出力信号の各サイクルについて行われてもよい。上記第１制御信号及び上記第２制御信号の上記提供は、整数除算器により上記分割比をＭで除算して、整数の商の値と整数の剰余の値とを提供することと、上記剰余の値を、クロックとして上記出力信号を用いてモジュロＭでカウントして、カウント値と繰り上げ値とを提供することと、上記商の値と上記繰り上げ値とを加算して、上記第１制御信号を形成することと、を含んでもよく、この場合、上記第２制御信号は上記カウント値に基づく。上記第２制御信号は、上記出力信号によりクロック供給される上記カウント値のラッチされた値として形成されてもよい。

本発明の他の目的、特徴及び利点が、以下の詳細な開示から、添付の従属請求項から、及び図面から現れるであろう。概して、特許請求の範囲において使用される全ての用語は、ここで別段明示的に定義されない限り、当技術分野におけるそれらの通常の意味に従って解釈されるものとする。不定冠詞／定冠詞を有する［要素、デバイス、コンポーネント、手段、ステップなど］への全ての言及は、別段明示的に記述されない限り、当該要素、デバイス、コンポーネント、手段、ステップなどの少なくとも１つへの言及として、オープンに解釈されるものとする。ここで開示されるいかなる方法のステップも、明示的な記述の無い限り、開示された厳密な順序で実行されなくてもよい。

本発明の上の目的、特徴及び利点と共に追加的な目的、特徴及び利点が、添付図面への参照と共に、本発明の好適な実施形態の以下の説明的であって非限定的な詳細な説明を通じて、より良好に理解されるであろう。

アンテナにより所望の周波数で信号を送受信できるように、正確に定義された周波数のリファレンス信号をリファレンス発振器から提供される、受信機、送信機又は送受信機を示している。位相ロックループを概略的に示している。一実施形態に係る周波数分割回路を概略的に示している。一実施形態に係る周波数分割回路を概略的に示している。一実施形態に係るそうしたネットワークノードを概略的に示している。一実施形態に係るワイヤレス通信ネットワークのそうした端末デバイスを概略的に示している。一実施形態に係る周波数分割の方法を示すフローチャートである。信号図である。信号図である。コンピュータ読取可能な媒体と当該コンピュータ読取可能な媒体上に記憶されるプログラムコードを実行するように構成されるプロセッサとを概略的に示している。

図１は、アンテナ１０４により所望の周波数で信号を送受信できるように、正確に定義された周波数のリファレンス信号をリファレンス発振器１０２から提供される、受信機、送信機又は送受信機１００を非常に概略的に示している。リファレンス発振器１０２は、通常は固定的な周波数を提供する。所望の周波数での送信を可能にするために、そのリファレンス信号に基づいて周波数が合成される。このために、位相ロックループ（ＰＬＬ）が使用され得る。背景欄において議論したような例えばビーム形成といった受信機／送信機／送受信機のより複雑なタスクのためには、信号の周波数のみならずその正確な位相もまた望まれる。

図２は、ＰＬＬ２００を概略的に示している。当該ＰＬＬは、リファレンス発振器２０２からリファレンス信号を受け取る。ＰＬＬ２００は、位相検出器２０４、フィルタ２０６、制御発振器２０８、及び周波数分割器を備える。位相検出器２０４は、リファレンス信号の位相と、制御発振器２０８の出力の周波数分割レプリカの位相とを比較する。位相検出器２０４は、そのようにして、それらの間の位相差を示す信号を出力する。位相検出器２０４の出力信号は、制御発振器２０６のための適切な制御信号を提供するためにフィルタ２０６によりフィルタリングされ、制御発振器２０６は、転じて、その制御信号に基づいて発振信号を出力する。制御発振器２０６は、制御信号が電圧により定義されるような、電圧制御型の発振器であってもよい。例えば制御信号がデジタル値であるデジタル制御型の発振器など、他のタイプの制御発振器もまた使用されてよい。制御発振器２０８により出力される発振信号はＰＬＬ２００の出力であり、その出力信号を周波数分割器２１０を介してフィードバックすることにより、ＰＬＬは、フィードバックと周波数分割された信号とがリファレンス信号に等しくなるロック状態へ向けて作動するであろう。これは、ＰＬＬ２００の出力信号とリファレンス信号との間の関係性が周波数分割器２１０により定義されることになることを示唆する。即ち、位相検出器２０４が位相差を示す信号を提供することにより、フィードバックされる周波数分割された信号とリファレンス信号とが位相及び周波数において平均して等しくなり、その信号が、次いで、上で説明した構造を介して制御発振器２０８へ作用する。よって、“等しい”との表現は、ここでは、上で言及した信号があらゆる時点で正確に同一であるものとして解釈されるべきではなく、フィードバックされる周波数分割された信号が実際上の実装の制約と共に位相及び周波数においてリファレンス信号に可能な限り近くなるように調整されるものとして解釈されるべきである。分割比によって周波数分割器２１０を制御することにより、ＰＬＬ２００の出力の所望の特性を達成することができる。大雑把にいうと、分割比の任意の値を可能にすることにより、ＰＬＬ２００の出力信号の任意の特性を達成することができる。図３及び図４を参照しながら以下に説明される周波数分割器の実施形態が、従来は達成困難であった多様な分割比を可能にするために提供される。

上で示したタイプの無線回路を動作させるために、位相制御を伴う局部発振器信号の生成が望まれる。そのトピックは、例えば、A. Axholt及びH. Sjoelandによる“A PLL based 12 GHz LO generator with digital phase control in 90 nm CMOS”（Analog Integrated Circuits and Signal Processing, Vol. 67, No. 3, pp. 309-318, 2011）、及び、A. Axholt and H. Sjoelandによる“A 60 GHz receiver front-end with PLL based phase controlled LO generation for phased-arrays”（Analog Integrated Circuits and Signal Processing, Vol. 80, No. 1, pp. 23-32, 2014）において議論されている。ビーム形成のために、各アンテナ要素は送受信機へ接続され、各送受信機は位相制御される位相ロックループ（ＰＬＬ）からの局部発振器（ＬＯ）信号を受け取る。全てのＰＬＬは、例えば低ギガヘルツレンジなど、共通の低域側の周波数のリファレンス信号を受け取る。無線チップにわたってリファレンス信号を分配するにはこの手法で十分であり、ＬＯ信号を直接的に分配するよりも格段に低い電力でこれを行うことができる。そして、ＰＬＬは、そのリファレンスをより高い周波数へと乗算し、直交位相のＬＯ信号を生成することになる。共通のリファレンス信号を使用することにより、ＰＬＬの出力信号は、周波数及び位相において固定的になる。ＰＬＬのループフィルタへ電流を注入するために、デジタル制御される電流源が使用されてよく、それにより出力信号の非常に正確に制御され及び線型的な位相シフトがもたらされることになる。

高い分解能で周波数をプログラム可能にし、及び、依然として低ノイズのために望まれる鮮明な高いリファレンス周波数を使用可能にするために、いわゆるフラクショナルＮ（fractional-N）周波数合成が適用される。フラクショナルＮ周波数シンセサイザでは、フィードバックパス内の実効的な分周数は非整数である。これは、分割器の変化するモジュラス（modulus）を有することにより達成され、即ち、それは異なる数値での分割を交互に行う。これは、分割数の平均が目標値に等しい形で行われる。一連の分割数の周波数の内容を解析すれば、その平均が正確な直流（ＤＣ）値をもたらし、それに量子化ノイズが付随する。変動がいかに行われるかに依存して、量子化ノイズは異なるスペクトル形状をとるであろう。古典的な回路では、分割器は周期的に変調され、フラクショナルスプリアス（fractional spurs）と呼ばれる強いトーンを生み出す。現在の回路では、スプリアスの代わりにハイパス形状のノイズを生み出すデルタ−シグマ変調器を代わりに用いることが一般的である。ハイパス形状のノイズを有することは有益であり、なぜならＰＬＬがローパス特性を有しそれを抑圧するからである。しかしながら、量子化ノイズを他のノイズ源を下回るレベルまで抑圧するために、ループ帯域幅及びフィルタ特性上のいくつかの設計の制約を満たさなければならない。そして、各アンテナ要素の送受信機について、プログラム可能なモジュラスを伴う非常に高速な周波数分割器が必要とされる。

固定的な分割数の分割器を、例えばプリスケーラにより２又は４で分割され得る最も高い周波数について使用することは、より複雑度の低い回路を示唆する。２又は４での分割は、送受信機により必要とされる直交信号を生み出すことができる点で有益でもある。固定的な分割数を使用することで、この最初の周波数分割回路を可能な限りシンプルに保つことが有益である。しかしながら、これにより示唆される問題は、周波数分解能である。後段の分割器が整数での分割のみを行い得る場合、Ｍを上の例では２又は４に等しいプリスケーラの分割数として、その分解能はＭ回の入力クロックサイクルとなる。例えば、Brian A. Floydによる“Sub-Integer Frequency Synthesis Using Phase-Rotating Frequency Dividers”（IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I: REGULAR PAPERS, VOL. 55, NO. 7, AUGUST 2008）において議論されているように、後段の位相間の位相差がＶＣＯ（voltage controlled oscillator）サイクルに等しい形で、直交的な分割器の使用と出力位相間のスイッチングを通じて、最大限の分解能が復元され得る。

マルチモジュラス型の分割器を位相回転させるための１つの手法は、マルチ位相の分割器の出力において直接的に位相間のシフトを行うことである。４つの位相のみを使用すれば、相対的な位相シフトは９０度まで大きくなり、これは異なる位相からのパルス間で重複が少ないことを意味する。これがマルチＧＨｚでのスイッチングを厄介にする。スイッチングが正確な時点で行われなければ、即ち連続する位相からのからのパルスが互いに重複する際に行われなければ、その出力はグリッチを含む傾向を有し、恐らくは次の分割器ステージでのミスカウントに帰結する。位相回転動作を和らげる１つの手法は、分割をさらに行いより多くの位相を生成することであり、その手法は例えばKeliu Shuらによる“A 2.4-GHz Monolithic Fractional-N Frequency Synthesizer With Robust Phase-Switching Prescaler and Loop Capacitance Multiplier”（IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 6, JUNE 2003）において議論されている通りである。位相差はより小さくなり（Keliuらの例では４５度）、連続する位相間の位相シフトは時間精度の影響を受けにくくなる。上記解決策の欠点は、分割器ツリーが大型化し、過剰な電力消費が引き起こされること、及び、並列の分割器が異なる位相順序と共に２つの異なる状態で起動し得ることである。よって、実際の状態を検出し及び修正する必要がある。

位相差がより小さくされるとしても、近傍の位相ではない位相間でのスイッチングが可能であることは無さそうである。自然な理由で、ピリオド全体をカバーする８個の等間隔の位相を伴う位相回転器において、位相０と位相４との間でスイッチングを行うことは困難であろう。（Ｎ＋１）／Ｎプリスケーラを用いて連続する分割比を達成する通常の手法は、いわゆるスワローカウンタを適用することである。位相回転分割器に２つのカウンタが続き、そのうちＳカウンタ、即ちスワローカウンタは回転を伴う数をカウントし、Ｐカウンタは回転を伴うサイクル及び伴わないサイクルの総数をカウントする。８位相を伴う位相回転器を用いて、その出力は、８で分割されるか又は９で分割されるかのいずれかである。このアプローチに伴う問題は、分割比カバレッジ全体について達成可能な最小の合計分割比が存在することである。これは不思議に聞こえるかもしれないが、次の例から明らかとなる：まず、回転を伴う３つの出力パルスをカウントし、次いでそうでない２つをカウントする。合計出力は、８×３＋９×２＝４２である。８×２＋９×３に入れ替えれば４３などの連続する分割比が得られ、最大で８×０＋９×５＝４５である。Ｐ＝６の場合、最小の分割比は８×６＋９×０＝４８である。即ち、８／９分割器の場合、４６〜４７は有効な分割比ではない。これは、あり得る最高のリファレンス周波数にある要件を課す。例えば、〜５００ＭＨｚというリファレンス周波数を考慮されたい。これは、２０ＧＨｚというＶＣＯ周波数では厄介なはずであり、なぜならデルタ−シグマフラクショナルＮＰＬＬにおける使用について７以上の連続分割比が一般的だからである。

図３は、信号を多重化する他の手法を使用する、位相回転器として働く周波数分割回路３００を概略的に示している。第１構成可能周波数分割器３０２は、例えば１／４など、入力周波数の１／Ｍで動作して粗い分割を担当し、Ｎ個の位相φ_１、φ_２、…、φ_Ｎが精細な分解能を与える。例えば、Ｎは、以下に説明される例で使用されるように４であってもよいが、Ｐを整数として例えば２^Ｐであってもよく、又は、Ｎは実装に適したいかなる他の整数であってもよい。

以下の例では、Ｍとして４が選択され、及びＮとして４が選択される。このアプローチの利点は、初期の４での分割（０°、９０°、１８０°、２７０°）後の出力パルス間の位相差が第２周波数分割器３０４において分割値Ｑで除算されることである。即ち、多重化器へ入力される位相間の相対的な位相差が０°、（９０／Ｑ）°、（１８０／Ｑ）°、（２７０／Ｑ）°へ減少する。よって、例えばＱ＞４の場合、連続しない位相間で位相シフトを行うことが可能である。これは、ただ１つの構成可能分割器及び多重化器３０８の使用を可能にする。

異なる位相を伴う周波数分割信号のＮ個の形成バージョンは、それぞれラッチ回路３０６へクロック供給するために使用される。これは対応する位相シフトでラッチ回路３０６へ入力信号を提供することを可能にする。ラッチ回路３０６への入力として、第２周波数分割器３０４からの出力が使用される。第２周波数分割器３０４は、構成可能であり、第１制御信号により決定されるＱでの周波数分割を提供する。ラッチ回路３０６の出力は、多重化器へ提供され、当該多重化器において、周波数分割回路３００の出力が第２制御信号に基づいて選択される。

多重化器３０８から提供される信号は、次いで、例えばラッチ回路３０９により、あらためて入力信号で再クロック供給されてもよく、このクロック供給は周波数分割回路の出力のジッタ性能を改善するであろう。

第２分割器３０４の入力において、及び多重化器３０８の制御入力において、分割数のデジタル制御が適用される。その制御は、制御回路３２０により提供され得る。その制御は、その時点で選択されている位相と、それに依存する後続の分割比とを追跡し、次のＱ値、出力位相及びスイッチング時点を選択するステートマシンを用いることを包含し得る。周波数が相対的に低くかつ位相が重複しているとしても、グリッチの無い（glitch-free）位相スイッチングが確保され得る。４１という固定的な分割比の場合のシナリオの一例は、（Ｑ，ＭＵＸ）：（１０，１），（１０，２），（１０，３），（１１，０），（１０，１），（１０，２），（１０，３），（１１，０），…のためのパターンを要するであろう。

図４は、位相回転器として働く周波数分割回路４００を概略的に示しており、それは、図３を参照しながら説明したものと同様に、第１周波数分割器４０２、第２周波数分割器４０４、Ｎ個のラッチ回路４０６、及び多重化器４０８を備え、オプションとして出力信号ラッチ回路４０９をも備える。第１周波数分割器４０２及び多重化器４０８向けの制御を生み出す制御ロジックは、図４に概略的に示したように実装されてよい。第２周波数分割器の実装に依存して、２つの制御信号についてスイッチング時点を制御するための追加的な回路が必要とされ得る。上記分割比を用いる上の例に従うと、制御ロジックがシーケンスを生成し得ることが明らかである。第２周波数分割器４０４は通常新たな出力サイクルの開始の前に自身の分割比を必要とするため、多重化器制御信号向けの遅延要素４２８が提供されてもよい。遅延要素４２８は、多重化器４０８へ提供される位相シフトされた信号のうちの１つによりクロック供給されるラッチであってもよい。好適には、位相シフトされた信号のうち最大の位相シフトを伴う信号が、グリッチの無い動作を提供するためのクロック供給のために選択される。

例えば上で言及した例のように４１といった適用されるべき分割比が、整数除算器４２２へ提供され、整数除算器４２２は、周波数分割器４０２により適用される分割ファクタＭに基づく商の値及び剰余の値を提供する。剰余の値は、モジュロＭカウンタ４２４へ提供され、モジュロＭカウンタ４２４は、周波数分割回路４００の出力信号によりクロック供給される。当該モジュロＭカウンタは、カウント値及び繰り上げ値を提供する。繰り上げ値は、加算器４２６へ提供され、加算器４２６は、繰り上げ値を商の値へ加算して、第２周波数分割器向けの制御信号を提供し、このようにして第２周波数分割器はその制御信号に基づいて周波数分割を行うように制御され、即ち加算値で周波数を分割する。モジュロＭカウンタは、カウント値を遅延要素４２８へ提供し、遅延要素４２８は、多重化器４０８への全ての入力が確定したタイミングに基づいて、多重化器４０８向けの制御信号としてカウント値を出力し、多重化器４０８は、それに応じて、位相シフトされた信号のうちの出力すべき信号を選択する。このステートマシンの仕組みは、整数除算器４２２、モジュロＭカウンタ、加算器４２６及び遅延要素４２８を含み、そのようにして、周波数分割回路４００に上で議論したような所望の分割比に従った周波数分割を提供させる。図８及び図９は、上記仕組みが採用され得る、それぞれ３９及び４１という分割比についての例を示す図である。説明される例としてこれら分割比が選択されているのは、それらが通常は達成困難な分割比の例であるからである。

図４を参照しながら説明した実施形態は、若干数の標準的な動作要素が制御回路を実装するように巧妙な手法で相互作用することに基づくステートマシンの仕組みを示している。これは、高信頼性かつ低電力な動作を、非常に高い周波数においても提供する。その制御回路は、第２周波数分割器及び多重化器への制御のシーケンスを提供する、例えばハードウェア及びソフトウェアの解決策の混成など、他の手法で実装されてもよい。そうした解決策は、例えば、様々な分割比のためのシーケンスを提供するためのルックアップテーブルを使用してもよい。

図１へ戻り、受信機／送信機／送受信機は、上で説明したような周波数分割器を含む１つ以上のＰＬＬを採用してもよく、ワイヤレス通信ネットワークのネットワークノード内で使用されてもよい。それは、例えば、セルラーネットワークの基地局、又は近距離通信ネットワークのアクセスポイントなどといったネットワークノードである。図５は、一実施形態に係るそうしたネットワークノード５００を概略的に示している。それが動作するシステムのアクセスネットワークの一部となるネットワークノード５００は、１つ以上のアンテナを含むアンテナ構成５０２と、１つ以上の受信機５０４と、１つ以上の送信機５０６とを備える。ネットワークノード５００は、受信機５０４及び／又は送信機５０６を制御するように構成されるプロセッサ５０８をも備えてもよい。ネットワークノード５００は、１つ以上の入力インタフェース５１０及び／又は出力インタフェース５１２をも備えてもよい。ここでは、それらインタフェース５１０、５１２は、シグナリングインタフェース、オペレータインタフェースなどを含み得る。

再び図１へ戻り、受信機／送信機／送受信機は、上で説明したような周波数分割器を含む１つ以上のＰＬＬを採用してもよく、ワイヤレス通信ネットワークの端末デバイス内で使用されてもよい。それは、例えば、セルラーネットワーク及び／又は近距離通信ネットワークなどにおいて動作するように構成され得る、電話、モデム、通信カードなどである。図６は、一実施形態に係るそうした端末６００を概略的に示している。端末６００は、１つ以上のアンテナを含むアンテナ構成６０２と、１つ以上の受信機６０４と、１つ以上の送信機６０６とを備える。端末６００は、受信機６０４及び／又は送信機６０６を制御するように構成されるプロセッサ６０８をも備えてもよい。端末６００は、１つ以上の入力インタフェース６１０及び／又は出力インタフェース６１２をも備えてもよい。ここでは、それらインタフェース５１０、５１２は、シグナリングインタフェース、ユーザインタフェースなどを含み得る。

図７は、一実施形態に係る周波数分割器の方法を示すフローチャートである。入力信号は、位相の異なるＮ個の信号が形成されるように、ファクタＭで周波数分割７００される。所望の分割比に基づいて、第１制御信号及び第２制御信号が形成７０２される。それら制御信号は、例えば、上で説明したようなステートマシンの仕組みにより形成され得る。Ｎ個の信号のうちの１つは、第１制御信号に基づく周波数分割ファクタＱでの周波数分割の対象として使用される。Ｎ個の信号でそれぞれクロックラッチによりラッチされた信号が形成７０６され、それらラッチされた信号は信号周波数をファクタＱで除算した結果に基づく。周波数分割の出力信号を形成するために、それらラッチされた信号のうちで、第２制御信号に基づく信号が選択７０８される。オプションとして、出力信号がラッチ７０９されてもよく、そのクロック供給は、周波数分割器の入力信号により行われ得る。

ここでは、制御信号は、周波数分割のための分割比に基づく制御シーケンスとして提供される。制御シーケンスは、予め計算され、例えばシフトレジスタなどのメモリからアクセスされてもよい。代替的に、制御シーケンスは、ステートマシンにより提供される。ステートマシンは、分割比のＭでの整数除算により実装されてもよく、その整数除算がモジュロＭカウントされるべき剰余の値を提供し、第２制御信号はそのカウント値を基礎とし、即ち、第２制御信号の値がカウント値であり、全てのラッチされる信号が形成７０６された際にそれが提供される。モジュロＭカウントの繰り上げ値は、第１制御信号の値Ｑを形成するために、整数除算の商の値へ加算される。

図８は、上で議論した信号のいくつかを示す信号図である。信号８００〜８０３は、第１周波数分割器３０２、４０２により提供される、位相の異なるＮ個の形成される信号を示しており、Ｎはここでは４である。信号８０４は、第２周波数分割器３０４、４０４からの出力を示している。信号８０５は、それぞれのラッチ回路３０６、４０６により提供される複数の信号のバージョンを示しており、即ちそれは、多重化器３０８、４０８の入力において利用可能であって、よって選択のためのものである。信号８０６は、周波数分割回路３００、４００の選択された出力信号を示している。信号８０７は、適用すべき分割比を与える、周波数分割回路へ提供される制御信号を示している。図８により示される例では、分割比は３９である。信号８０８は、第２周波数分割器３０４、４０４へ提供される第１制御信号を例示し、ここでは９と１０との間のとの間で交互に切り替わるように示されており、その結果を、信号８０４及び８０５のサイクルの変動に見ることができる。信号８０９は、出力信号８０６の選択のための、多重化器３０８、４０８へ提供される第２制御信号を示している。

図９は、上で議論した信号のいくつかを示す、図８と同様の、但し他の分割比、即ち４１についての信号図である。信号８００〜９０３は、第１周波数分割器３０２、４０２により提供される、位相の異なるＮ個の形成される信号を示しており、Ｎはここでは４である。信号９０４は、第２周波数分割器３０４、４０４からの出力を示している。信号９０５は、それぞれのラッチ回路３０６、４０６により提供される複数の信号のバージョンを示しており、即ちそれは、多重化器３０８、４０８の入力において利用可能であって、よって選択のためのものである。信号９０６は、周波数分割回路３００、４００の選択された出力信号を示している。信号９０７は、適用すべき分割比を与える、周波数分割回路へ提供される制御信号を示している。図９により示される例では、分割比は４１である。信号９０８は、第２周波数分割器３０４、４０４へ提供される第１制御信号を例示し、ここでは１０と１１との間のとの間で交互に切り替わるように示されており、その結果を、信号９０４及び９０５のサイクルの変動に見ることができる。信号９０９は、出力信号９０６の選択のための、多重化器３０８、４０８へ提供される第２制御信号を示している。

本発明に係る方法は、いくつかの実施形態について、コンピュータ及び／又はプロセッサなどの処理手段の支援を伴う実装に適しているかもしれず、特に第１制御信号及び第２制御信号についてのシーケンスが上で議論したようなハードウェア及びソフトウェアの解決策により提供されるケースではそうである。従って、図７を参照しながら説明した実施形態のいずれかに係る任意の方法のステップを処理手段、プロセッサ又はコンピュータに実行させるように構成される命令、を含むコンピュータプログラムが提供される。コンピュータプログラムは、好適には、図１０に示したようなコンピュータ読取可能な媒体１０００上に記憶されるプログラムコードを含み、当該プログラムコードは、処理手段、プロセッサ又はコンピュータ１００２によりロードされ及び実行され、好適には図７を参照しながら説明した実施形態のいずれかとしての本発明の実施形態に係る方法を、それぞれ実行させることができる。コンピュータ１００２及びコンピュータプログラムプロダクト１０００は、プログラムコードをシーケンシャルに実行するように構成されることができ、その場合、それら方法のいずれかのアクション群がステップごとに実行される。処理手段、プロセッサ又はコンピュータ１００２は、好適には、組込み型システムとして通常言及されるものである。よって、図１０に描かれたコンピュータ読取可能な媒体１０００及びコンピュータ１００２は、本原理の理解を提供する単に説明目的のためのものとして解釈されるべきであり、要素のいかなる直接的な描写としても解釈されるべきではない。

本発明が主に若干数の実施形態を参照しながら上で説明されている。しかしながら、当業者により容易に理解されるように、添付の特許請求の範囲により定義されている通りの本発明のスコープの範囲内で、上で開示したもの以外の他の実施形態が等しく可能である。

Claims

発振信号を受け取り、及び分割比により定義される前記発振信号との周波数関係を有する周波数で出力信号を出力する、ように構成される電子回路（３００，４００）であって、
前記発振信号を受け取り、及び、位相の異なる（φ_１，φ_２，…，φ_Ｎ）Ｎ個の周波数分割信号を出力する、ように構成される第１周波数分割器（３０２，４０２）と、
前記Ｎ個の信号の１つを受け取り、及び、受け取った当該信号を第２周波数分割器へ提供される第１制御信号により与えられる値で周波数分割する、ように構成される前記第２周波数分割器（３０４，４０４）と、
それぞれのラッチ回路（３０６，４０６）のクロック入力において前記Ｎ個の信号のそれぞれ１つを受け取り、及び、前記それぞれのラッチ回路（３０６，４０６）の入力において前記第２周波数分割器（３０４，４０４）の出力を受け取る、ように各々構成されるＮ個の前記ラッチ回路（３０６，４０６）と、
Ｎ個の前記ラッチ回路（３０６，４０６）の出力を受け取り、及び、受け取った前記信号から、多重化回路（３０８，４０８）へ提供される第２制御信号に基づいて選択される、前記出力信号の基礎となる信号を出力する、ように構成される前記多重化回路（３０８，４０８）と、
前記分割比に基づいて前記第１制御信号及び前記第２制御信号を提供する、ように構成される制御回路（３２０，４２０）と、
を備える電子回路（３００，４００）。
前記多重化回路から出力される前記信号が前記電子回路の前記出力信号である、請求項１の電子回路（３００，４００）。
出力ラッチ回路（３０９，４０９）のクロック入力において前記発振信号を受け取り、前記出力ラッチ回路（３０９，４０９）の入力において前記多重化回路（３０８，４０８）から出力される前記信号を受け取り、及び、前記電子回路（３００，４００）の前記出力信号を出力する、ように構成される前記出力ラッチ回路（３０９，４０９）、を備える、請求項１の電子回路（３００，４００）。
前記制御回路（３２０，４２０）は、前記分割比と、前記出力信号の先行するサイクルについて前記多重化回路（３０８，４０８）により選択された位相とに基づいて、前記電子回路（３００，４００）の前記出力信号の各サイクルについて前記第１制御信号及び前記第２制御信号を提供する、ように構成されるステートマシンである、請求項１〜３のいずれか１項の電子回路（３００，４００）。
前記制御回路（４２０）は、
前記分割比をＭで除算し、及び、整数の商の値と整数の剰余の値とを提供する、ように構成される整数除算回路（４２２）と、
入力として前記剰余の値とクロック入力として前記出力信号とを受け取り、及び、カウント値と繰り上げ値とを出力する、ように構成されるモジュロＭカウンタ（４２４）と、
前記商の値と前記繰り上げ値とを加算して、前記第１制御信号を形成する、ように構成される加算回路（４２６）と、
を備え、前記第２制御信号は、前記カウント値に基づく、
請求項４の電子回路（４００）。
前記制御回路（４２０）は、入力として前記カウント値とクロック信号としてＮ個の前記ラッチ回路（４０６）の前記出力の１つとを受け取る、ように構成されるラッチ回路（４２８）、を含み、当該ラッチ回路（４２８）からの前記出力が前記第２制御信号である、請求項５の電子回路（４００）。
請求項１〜６のいずれか１項の電子回路（３００，４００）を含む周波数分割器、を含む位相ロックループ回路。
請求項７の位相ロックループ回路、を含む送受信機回路（５００，６００）。
請求項８の送受信機回路（５００，６００）と、
前記送受信機回路（５００，６００）へ接続されるアンテナ構成（５０２，６０２）と、
を含む無線局。
発振信号を周波数分割する方法であって、
第１周波数分割器により、前記発振信号から位相の異なるＭ個の信号を形成すること（７００）と、前記Ｍ個の信号の各々は前記発振信号の１／Ｍの周波数を有することと、
第２周波数分割器により、当該第２周波数分割器へ提供される第１制御信号により与えられる値で、前記Ｍ個の信号の１つを周波数分割すること（７０４）と、
前記Ｍ個の信号のそれぞれ１つで、Ｍ個のラッチ回路へのクロック供給を行い、前記第２周波数分割器の出力のそれぞれのラッチされた出力信号を提供することと（７０６）、
前記ラッチされた出力信号から、第２制御信号に基づいて、前記周波数分割の出力信号の基礎となる信号を選択すること（７０８）と、
分割比に基づいて、前記第１制御信号及び前記第２制御信号を提供すること（７０２）と、
前記分割比により定義される前記発振信号との周波数関係を有する周波数で、前記出力信号を出力することと、
を含む方法。
選択される前記ラッチされた出力信号が前記出力信号である、請求項１０の方法。
前記発振信号で出力ラッチ回路へのクロック供給（７０９）を行って、選択される前記ラッチされた出力信号から前記出力信号を提供すること、を含む、請求項１０の方法。
前記第１制御信号及び前記第２制御信号の前記提供（７０２）は、前記分割比と、前記出力信号の先行するサイクルについての前記信号の前記選択とに基づいて、ステートマシンにより前記出力信号の各サイクルについて行われる、請求項１０〜１２のいずれか１項の方法。
前記第１制御信号及び前記第２制御信号の前記提供（７０２）は、
整数除算器により前記分割比をＭで除算して、整数の商の値と整数の剰余の値とを提供することと、
前記剰余の値を、クロックとして前記出力信号を用いてモジュロＭでカウントして、カウント値と繰り上げ値とを提供することと、
前記商の値と前記繰り上げ値とを加算して、前記第１制御信号を形成することと、
を含み、前記第２制御信号は、前記カウント値に基づく、
請求項１３の方法。
前記第２制御信号は、前記出力信号によりクロック供給される前記カウント値のラッチされた値として形成される、請求項１４の方法。