JP2010041466A - 分周装置 - Google Patents
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Abstract
【課題】簡易な回路構成で可変分周比を設定して、高精度の可変分周を行う。
【解決手段】1/P分周部12は、入力クロックckを1/P分周する。位相シフト部13は、1/P分周された信号の位相をシフトして、複数の異なるQ相の信号を出力する。スイッチ部30は、分周比制御信号DIVCONTにもとづき、位相シフトを制御し、Q相の内の1つの位相の信号をスイッチングする。1/R分周部14は、スイッチ部30の出力を1/R分周して、R分周クロックD1を出力する。1/2分周部15は、R分周クロックD1を1/2分周して、分周クロックDIVOUTを出力する。分周比設定部20は、分周比設定信号DIVSETの受信により、分周比制御信号DIVCONTを生成する。分周比として、P×R×2−2×P/Q、P×R×2−P/Q、P×R×2、P×R×2+P/Q、P×R×2+2×P/Qの値を設定する。
【選択図】図1
【解決手段】1/P分周部12は、入力クロックckを1/P分周する。位相シフト部13は、1/P分周された信号の位相をシフトして、複数の異なるQ相の信号を出力する。スイッチ部30は、分周比制御信号DIVCONTにもとづき、位相シフトを制御し、Q相の内の1つの位相の信号をスイッチングする。1/R分周部14は、スイッチ部30の出力を1/R分周して、R分周クロックD1を出力する。1/2分周部15は、R分周クロックD1を1/2分周して、分周クロックDIVOUTを出力する。分周比設定部20は、分周比設定信号DIVSETの受信により、分周比制御信号DIVCONTを生成する。分周比として、P×R×2−2×P/Q、P×R×2−P/Q、P×R×2、P×R×2+P/Q、P×R×2+2×P/Qの値を設定する。
【選択図】図1
Description
本発明は、可変分周を行う分周装置に関する。
テレビ放送や携帯電話などの無線通信分野では、CMOS(Complementary Metal Oxide Semiconductor)素子を用いた回路技術の開発が盛んに行われている。また、無線通信分野では、シンセサイザ回路が広く用いられており、シンセサイザ回路の開発においても、CMOSプロセスでの設計が行われ、低雑音特性、広帯域特性、低電力が要求されている。
シンセサイザ回路は、信号の送受信に必要なローカルクロックを発生させる回路であり、内部に可変分周器を有している。図21は従来の可変分周器の構成を示す図である。可変分周器100は、クロック源101、前段分周部102、位相シフト部103、分周クロック生成部104から構成される。
クロック源101は、入力クロックckを発振する。前段分周部102は、入力クロックckを分周する。位相シフト部103は、分周されたクロックの位相を0度、90度、180度、270度にシフトして、それぞれの位相を持つクロック信号d1〜d4を生成し、4つのポートから出力する。
分周クロック生成部104は、設定すべき分周比を示す分周比設定信号を受信すると、クロック信号d1〜d4から、指示された分周比の信号を生成して、分周クロックdoutを出力する。
可変分周器100の基本的な分周動作は、入力クロックckをあらかじめ設定された分周比で分周し、分周後のクロックの位相をシフトして、4相のクロック信号d1〜d4を生成し、所定のクロック信号の論理をとることで分周クロックdoutを生成する。
従来の分周動作の例として、5分周クロック、3分周クロックが生成される場合について説明する。なお、入力クロックのNクロックで1周期(1クロック)の信号を出力させる分周動作は、1/N分周(またはN分周)するという表現となり、入力クロックに対して1/N分周されたクロックをN分周クロックという。例えば、入力クロックの2クロック分で1クロックの信号を生成する分周動作は、入力クロックを1/2分周して2分周クロックを生成するといった表現となる。
図22は5分周クロックの分周動作を示す図である。分周比設定信号で5分周が設定された場合である。前段分周部102は、入力クロックckを1/4分周して4分周のクロック信号を生成する。位相シフト部103は、4分周のクロック信号を受信して90度毎に位相をシフトし、0度、90度、180度、270度の位相を持つクロック信号d1〜d4を出力する。
また、分周クロック生成部104は、クロック信号da(a=1〜4)と、クロック信号db(b=a+1(a=1、2、3のとき)、b=1(a=4のとき))との論理が共にHighの位置のときに位相切替タイミングが生じて、90度単位のスイッチング(プラス方向ならば、0度→90度→180度→270度→0度→・・・)を行うものとする。
〔t1〕クロック信号d1(0)のHighの位置と、クロック信号d2(90)のHighの位置との位相切替時間帯t1で、クロック信号d1(0)からクロック信号d2(90)へ切り替えられる。
このため、位相切替時間帯t1以前は、クロック信号d1(0)が分周クロック生成部104から出力し、位相切替時間帯t1は、Highレベルが分周クロック生成部104から出力し、位相切替時間帯t1から次の位相切替時間帯t2までは、切替後のクロック信号d2(90)が分周クロック生成部104から出力する。
〔t2〕クロック信号d2(90)のHighの位置と、クロック信号d3(180)のHighの位置との位相切替時間帯t2で、クロック信号d2(90)からクロック信号d3(180)へ切り替えられる。
このため、位相切替時間帯t2は、Highレベルが分周クロック生成部104から出力し、位相切替時間帯t2から次の位相切替時間帯t3までは、切替後のクロック信号d3(180)が分周クロック生成部104から出力する。
〔t3〕クロック信号d3(180)のHighの位置と、クロック信号d4(270)のHighの位置との位相切替時間帯t3で、クロック信号d3(180)からクロック信号d4(270)へ切り替えられる。
このため、位相切替時間帯t3は、Highレベルが分周クロック生成部104から出力し、位相切替時間帯t3から次の位相切替時間帯t4までは、切替後のクロック信号d4(270)が分周クロック生成部104から出力する。
〔t4〕クロック信号d4(270)のHighの位置と、クロック信号d1(0)のHighの位置との位相切替時間帯t4で、クロック信号d4(270)からクロック信号d1(0)へ切り替えられる。
このため、位相切替時間帯t4は、Highレベルが分周クロック生成部104から出力し、位相切替時間帯t4から次の位相切替時間帯t1までは、切替後のクロック信号d1(0)が分周クロック生成部104から出力する。以降、同様な動作が続く。
分周クロック生成部104から出力される分周クロックdoutを見ると、1周期の中に入力クロックckが5個入っているので、5分周クロックが生成されていることがわかる。なお、4分周のクロック信号の位相90度は、入力クロックckの1周期に相当し、4分周のクロック信号の1周期に入力クロックckは4周期分含まれる。
したがって、分周クロック生成部104において、4分周のクロック信号に対して+90度の位相シフトを行えば、1周期に入力クロックckが5(=4+1)周期分含まれる分周クロックdoutが得られることになる。
図23は3分周クロックの分周動作を示す図である。分周比設定信号で3分周が設定された場合である。分周クロック生成部104では、2つのクロック信号da、dbの論理が共にHighの位置のときに位相切替タイミングが生じて、マイナス方向に90度単位のスイッチング(0度→270度→180度→90度→0度→・・・)を行うものとする。
〔t11〕クロック信号d1(0)のHighの位置と、クロック信号d4(270)のHighの位置との位相切替時間帯t11で、クロック信号d1(0)からクロック信号d4(270)へ切り替えられる。
このため、位相切替時間帯t11は、Highレベルが分周クロック生成部104から出力し、位相切替時間帯t11から次の位相切替時間帯t12までは、切替後のクロック信号d4(270)が分周クロック生成部104から出力する。
〔t12〕クロック信号d4(270)のHighの位置と、クロック信号d3(180)のHighの位置との位相切替時間帯t12で、クロック信号d4(270)からクロック信号d3(180)へ切り替えられる。
このため、位相切替時間帯t12は、Highレベルが分周クロック生成部104から出力し、位相切替時間帯t12から次の位相切替時間帯t13までは、切替後のクロック信号d3(180)が分周クロック生成部104から出力する。
〔t13〕クロック信号d3(180)のHighの位置と、クロック信号d2(90)のHighの位置との位相切替時間帯t13で、クロック信号d3(180)からクロック信号d2(90)へ切り替えられる。
このため、位相切替時間帯t13は、Highレベルが分周クロック生成部104から出力し、位相切替時間帯t13から次の位相切替時間帯t14までは、切替後のクロック信号d2(90)が分周クロック生成部104から出力する。
〔t14〕クロック信号d2(90)のHighの位置と、クロック信号d1(0)のHighの位置との位相切替時間帯t14で、クロック信号d2(90)からクロック信号d1(0)へ切り替えられる。
このため、位相切替時間帯t14は、Highレベルが分周クロック生成部104から出力し、位相切替時間帯t14から次の位相切替時間帯t11までは、切替後のクロック信号d1(0)が分周クロック生成部104から出力する。以降、同様な動作が続く。
分周クロック生成部104から出力される分周クロックdoutを見ると、1周期の中に入力クロックckが3個入っているので、3分周クロックが生成されていることがわかる。なお、4分周のクロック信号の位相90度は、入力クロックckの1周期に相当し、4分周のクロック信号の1周期に入力クロックckは4周期分含まれるので、分周クロック生成部104で4分周のクロック信号に対して−90度の位相シフトを行えば、1周期に入力クロックckが3(=4−1)周期分含まれる分周クロックdoutが得られることになる。
従来技術として、あらかじめ基準クロックを所定比率に分周した出力パターンを格納しておき、入力された基準クロックの発生パターンにもとづき、出力パターンを読み出して分周信号を出力する分周器が提案されている(特許文献1)。
特開平07−314248号公報(段落番号〔0035〕〜〔0037〕,第1図)
上記のように、可変分周器100では、分周クロック生成部104内部で位相の切り替えを行って分周クロックdoutを生成する。しかし、所望の分周比を可変的に得るためには、位相切替時のタイミング制御が複雑になり、簡易なディジタル回路のみで構成して所望の分周比での可変分周動作を実現することは難しいといった問題があった。
例えば、従来の可変分周器では、上記の従来技術(特開平07−314248号公報)のように、あらかじめ必要な分周パターンを、組み込みソフトウェアで用意しておいて、可変分周動作を実現するといったものがほとんどであった。このため、少ない回路素子で構成されて所定の分周を行う可変分周器の実現が望まれていた。
一方、可変分周器100では、図22、図23で上述したように、クロック信号da、dbが共に同じ論理の位置で、位相切替タイミングが生じる場合には、波形劣化のない分周クロックdoutが出力することになる(上記では、同じ論理として共にHighのときを示したが、2つのクロック信号da、dbの論理が共にLowの位置のときに位相切替タイミングが生じても、正常な分周動作が行われる)。
しかし、位相切替のタイミングがずれると、分周クロックdoutの波形が劣化してしまうといった問題があった。以降、図24、図25を用いて、位相切替のタイミングずれによって生じる、分周クロックdoutの波形劣化について説明する。
位相シフト部103から出力されるクロック信号d1〜d4に対して、分周クロック生成部104によって現在出力しているクロック信号da(a=1〜4)から、クロック信号db(b=a+1(a=1、2、3のとき)、b=1(a=4のとき))への+90度の位相シフトを行って、位相切替を行う場合について考える。
図24はパルス割れが生じているときの位相切替の状態を示す図である。分周クロック生成部104から波形劣化が生じた分周クロックdout1が出力されているときのタイミング波形を示している。なお、クロック信号da、dbの論理がHigh、Lowの位置のときに位相切替タイミングが生じるものとする。
〔タイミングt21での位相切替〕分周クロック生成部104は、クロック信号d1(0)を出力しているときに、0度から90度への切替を行う。この場合、クロック信号d1(0)のHighの位置と、クロック信号d2(90)のLowの位置とで、位相切替タイミングt21が生じ、クロック信号d1(0)からクロック信号d2(90)へ切り替えられたとする。
タイミングt21から、次の切替時間であるタイミングt22までは、切替後のクロック信号d2(90)が分周クロックdout1として出力する(タイミングt21以前では、クロック信号d1(0)が分周クロックdout1として出力する)。
〔タイミングt22での位相切替〕分周クロック生成部104は、クロック信号d2(90)を出力しているときに、90度から180度への切替を行う。この場合、クロック信号d2(90)のHighの位置と、クロック信号d3(180)のLowの位置とで、位相切替タイミングt22が生じ、クロック信号d2(90)からクロック信号d3(180)へ切り替えられたとする。このため、タイミングt22から、次の切替時間であるタイミングt23までは、切替後のクロック信号d3(180)が分周クロックdout1として出力する。
〔タイミングt23での位相切替〕分周クロック生成部104は、クロック信号d3(180)を出力しているときに、180度から270度への切替信号を行う。この場合、クロック信号d3(180)のHighの位置と、クロック信号d4(270)のLowの位置とで、位相切替タイミングt23が生じ、クロック信号d3(180)からクロック信号d4(270)へ切り替えられたとする。このため、タイミングt23から、次の切替時間までは、切替後のクロック信号d4(270)が分周クロックdout1として出力する。
図24に示すように、クロック信号da、dbの論理がHigh、Lowの位置のときに位相切替タイミングが生じてしまうと、分周クロックdout1にはパルス割れが生じてしまい、正常に分周が行われた時の分周クロックdoutの波形と比べて、波形が劣化していることがわかる。また、波形劣化によって、分周クロックdoutの1周期のパルスa0中に、分周クロックdout1は、2つのパルスa0−1、a0−2が存在しているので、分周動作が所望の値からずれてしまうことになる。
図25はパルス割れが生じているときの位相切替の状態を示す図である。分周クロック生成部104から波形劣化が生じた分周クロックdout2が出力されているときのタイミング波形を示している。なお、クロック信号da、dbの論理がLow、Highの位置のときに位相切替タイミング(t24〜t26)が生じるものとする(位相切替の基本動作は図24と同様なので説明は省略する)。
図25に示すように、クロック信号da、dbの論理がLow、Highの位置のときに位相切替タイミングが生じてしまうと、分周クロックdout2にはパルス割れが生じてしまい、正常に分周が行われた時の分周クロックdoutの波形と比べて、波形が劣化していることがわかる。また、波形劣化によって、分周クロックdoutの1周期のパルスb0中に、分周クロックdout2は、2つのパルスb0−1、b0−2が存在しているので、分周動作が所望の値からずれてしまうことになる。
このように、可変分周器では、正常なタイミングで位相切替を行わないと、分周クロックdoutにパルス割れが生じてしまうので、パルス割れを回避するタイミングで位相シフト制御を行うことが必要である。
一方、別の問題として、可変分周器100は、ディジタル回路で構成されるために、ディジタル回路で広く知られているグリッチが発生するおそれがある。なお、グリッチとは、過渡的に生じたノイズパルスのことである。
図26はグリッチ発生の一例を示す図である。ANDゲートには、信号c1、c2が入力し、信号c3が出力する。入力信号c1、c2の変化点において、例えば、入力信号c1がLowからHighへ、入力信号c2がHighからLowへ変化する場合、入力信号c1、c2の時間差により、出力信号c3から不要なパルス(グリッチ)が出力してしまう。グリッチは、誤動作の原因となるので、グリッチの発生要因を取り除いた回路設計を行う必要がある。
本発明はこのような点に鑑みてなされたものであり、簡易な回路構成で所定の分周比を実現し、分周クロックのパルス割れおよびグリッチの発生を抑制して、高精度の可変分周を行う分周装置を提供することを目的とする。
上記課題を解決するために、可変分周を行う分周装置が提供される。この分周装置は、入力クロックを発振するクロック源と、前記入力クロックを1/P分周する1/P分周部と、1/P分周された信号の位相をシフトして、複数の異なるQ相の信号を出力する位相シフト部と、分周比制御信号にもとづき、Q相の内の1つの位相の信号をスイッチングして位相切替を行うスイッチ部と、前記スイッチ部の出力であるスイッチクロック信号を1/R分周して、R分周クロックを出力する1/R分周部と、前記R分周クロックを1/2分周して、分周クロックを出力する1/2分周部と、分周比の外部設定指示である分周比設定信号を受信し、前記分周比設定信号、前記R分周クロックおよび前記分周クロックから、前記位相切替を制御するための前記分周比制御信号を生成する分周比設定部とを備える。
ここで、P、Q、Rは、P≧1、Q≧3、R≧1の整数であって、入力クロックを分周する際の分周比として、P×R×2、P×R×2±1×P/Q、P×R×2±2×P/Qの5つの値を設定可能とし、設定された分周比を持つ分周クロックを出力する。
簡易な回路構成で分周比を可変に設定することが可能になる。また、分周クロックのパルス割れおよび内部回路でのグリッチの発生の抑制を図ることで、高精度の可変分周が可能になる。
以下、本発明の実施の形態を図面を参照して説明する。図1は分周装置の原理図である。分周装置1は、クロック源11、1/P分周部12、位相シフト部13、1/R分周部14、1/2分周部15、分周比設定部20、スイッチ部30(以下、回転スイッチ30)から構成される。
クロック源11は、入力クロックckを発振する。1/P分周部12は、入力クロックckを1/P分周する。位相シフト部13は、1/P分周された信号(P分周クロック)の位相をシフトして、複数の異なるQ相の信号を出力する。図では例えば、Q=4の場合を示しており、P分周クロックの位相を0度、90度、180度、270度にシフトして、それぞれの位相を持つP分周クロック(クロック信号d1〜d4)を各ポートから出力している。
回転スイッチ30は、分周比制御信号DIVCONTにもとづき、位相シフト部13から出力された、Q相の内の1つの位相の信号をスイッチングして位相切替を行う。すなわち、位相シフト部13から出力された複数のクロック信号d1〜d4の中から1つのクロック信号を選択出力する。
1/R分周部14は、回転スイッチ30の出力信号(スイッチクロック信号D0)を1/R分周して、R分周クロックD1を出力する。1/2分周部15は、R分周クロックD1を1/2分周して、最終の分周出力である分周クロックDIVOUTを出力する。
分周比設定部20は、外部からの分周比の設定指示である分周比設定信号DIVSETを受信し、分周比設定信号DIVSET、R分周クロックD1および分周クロックDIVOUTの3つの信号から、位相切替を制御するための(回転スイッチ30のスイッチングを制御するための)分周比制御信号DIVCONTを生成する。
ここで、P、Q、Rは、P≧1、Q≧3、R≧1の整数である。位相シフト部13から出力されるクロック信号d1〜d4は、入力クロックckに対して分周比はPであり(入力クロックckを1/P分周し、90度毎に位相がシフトされているものがクロック信号d1〜d4であり)、分周クロックDIVOUTは、スイッチクロック信号D0に対して分周比はR×2である(スイッチクロック信号D0を1/(R×2)分周した信号が分周クロックDIVOUTである)。
また、回転スイッチ30でプラス方向(0度→90度→180度→270度→0度→・・・)またはマイナス方向(0度→270度→180度→90度→0度→・・・)に位相が1つシフトすると、入力クロックckに対してP/Qクロック分だけ、プラス方向またはマイナス方向に周期がずれる。
分周装置1において、入力クロックckを分周する際の設定可能な分周比としては、P×R×2を中心に、P×R×2±1×P/Q、P×R×2±2×P/Qの5つの値、すなわち、(P×R×2−2×P/Q)、(P×R×2−1×P/Q)、(P×R×2)、(P×R×2+1×P/Q)、(P×R×2+2×P/Q)を設定することができ、これらの分周比を持つ分周クロックDIVOUTを出力することができる。
例えば、P=4、Q=4、R=1の場合、P×R×2=8、P×R×2±1×P/Q=8±1=9、7、P×R×2±2×P/Q=8±2=10、6となって、分周比として、(6、7、8、9、10)の5つの値が設定可能となる。
すなわち、分周クロックDIVOUTとしては、入力クロックckを1/8分周した8分周クロック、入力クロックckを1/9分周した9分周クロック、入力クロックckを1/7分周した7分周クロック、入力クロックckを1/10分周した10分周クロック、入力クロックckを1/6分周した6分周クロックのいずれか1つのクロック信号を、P=4、Q=4、R=1の場合では出力することができる。なお、(6、7、8、9、10)の分周比のうち、どの値を選ぶかは、分周比設定信号DIVSETで指示することになる。
また、他の例としては、P=4、Q=4、R=2とすれば、P×R×2=16、P×R×2±1×P/Q=16±1=17、15、P×R×2±2×P/Q=16±2=18、14となって、分周比として、(14、15、16、17、18)の5つの値が設定可能となる。
さらに、分周比が端数となる場合にも対応し、例えば、P=2、Q=3、R=3とすれば、P×R×2=12、P×R×2±1×P/Q=12±2/3=38/3、34/3、P×R×2±2×P/Q=40/3、32/3となって、分周比として、(32/3、34/3、12、38/3、40/3)の5つの値が設定可能となる。
次に分周比設定部20について説明する。分周比設定部20は、分周比設定信号DIVSETと、回転スイッチ30から出力されたスイッチクロック信号D0を1/R分周したR分周クロックD1と、そのR分周クロックD1を1/2分周した分周クロックDIVOUTとを用いて、分周比制御信号DIVCONTを生成し、上記の5種の分周比の設定を実現する。
図2は分周比設定部20の構成を示す図である。分周比設定部20は、デコーダ部21、セレクタ部22、信号ゲート部23、カウンタ部24から構成される。デコーダ部21は、外部から与えられる分周比設定信号DIVSETをデコードして、極性ビットb1、分周比設定ビットb2、b3を出力する。
セレクタ部22は、分周比設定ビットb2、b3が入力端子s1、s2にそれぞれ入力し、1/2分周部15から出力される分周クロックDIVOUTがセレクト端子SELに入力する。そして、分周クロックDIVOUTのレベル値に応じて、分周比設定ビットb2、b3のどちらかを選択して、ゲート信号gとして出力する。
具体的には、分周クロックDIVOUTがHighの場合は、入力端子s1に入力する分周比設定ビットb2を選択して、ゲート信号gとして出力する。分周クロックDIVOUTがLowの場合は、入力端子s2に入力する分周比設定ビットb3を選択して、ゲート信号gとして出力する。
信号ゲート部23は、R分周クロックD1をゲート信号gの論理にもとづいて通過(スルー)または阻止(ホールド)する。具体的には、ゲート信号gがHighの場合は、R分周クロックD1をスルーして、トリガ信号Trとしてカウンタ部24へ送信する。ゲート信号gがLowの場合は、R分周クロックD1の通過を阻止する。
カウンタ部24は、トリガ信号Trにもとづき、カウント値を生成し、このカウント値を回転スイッチ30へ送信すべき分周比制御信号DIVCONTとして出力する。また、極性ビットb1の論理にもとづいて、カウント値のアップまたはダウンを行う。
ここで、カウント値と位相とを例えば、(00、01、10、11)=(0度、90度、180度、270度)と対応させ、極性ビットb1が1のときにアップカウント、0のときにダウンカウントを行うとする。
カウント値が00、01、10、11とアップして変化するのであれば、位相は0度、90度、180度、270度と変化し、逆にカウント値が00、11、10、01と変化するのであれば、位相は0度、270度、180度、90度と変化する。
このように、カウント値に位相を対応させてカウント動作をトリガ信号Trで行い、カウントアップ/ダウンの選択を極性ビットb1で行って、分周比制御信号DIVCONTを生成する。
これにより、回転スイッチ30に対して、入力クロックckのP/Q周期分だけプラス、またはマイナス方向に周期を変える可変分周の実行を、分周比制御信号DIVCONTの値に応じて指示することが可能になる。
なお、上記では、わかりやすいように、ノーマルコードとしてのカウント値と位相とを、(00、01、10、11)=(0度、90度、180度、270度)と対応させるとしたが、実際の設計では、カウント値をグレイコードとして、(00、01、11、10)=(0度、90度、180度、270度)と対応させている。
グレイコードは、ある値から隣接した値に変化する際に、常に1ビットしか変化しないという特徴を持っている。例えば、90度から180度へ位相が変わる場合、ノーマルコードでは、01→10に変化することにより、01のLSBの1が0となり、01のMSBの0が1と変化するので、2ビットの変化となるが、グレイコードの場合では、01→11に変化することにより、01のLSBの1は変わらず、01のMSBの0が1と変化するので、1ビットの変化となる。
隣接値に変化する場合、ノーマルコードでは複数のビットが変化するが、完全に同時に変化することは保証できないので、誤る可能性が高いが、グレイコードでは、1ビットしか変化しないので、誤りの発生を抑制することができる(ビット数が多くなるとグレイコードを用いることはより有効となる)。
図3は分周比設定部20の具体的な回路ブロック構成を示す図である。分周比設定部20aは、デコーダ21a−1、FF(フリップフロップ)21a−2、21a−3、24a−2、2:1セレクタ22a、ラッチ23a、アップ/ダウンカウンタ24a−1で構成される。
なお、デコーダ21a−1、FF21a−2、21a−3は、デコーダ部21の機能に含まれ、2:1セレクタ22aは、セレクタ部22に該当する。ラッチ23aは、信号ゲート部23に該当し、アップ/ダウンカウンタ24a−1とFF24a−2は、カウンタ部24の機能に含まれる。
デコーダ21a−1は、分周比設定信号DIVSETをデコードして、極性ビットb1、分周比設定ビットb2、b3を出力する。FF21a−2には、分周比設定ビットb2が入力し、FF21a−3には、分周比設定ビットb3が入力し、FF21a−2、21a−3のクロック端子には、分周クロックDIVOUTが入力する。
FF21a−2でラッチされた後の分周比設定ビットb2は、2:1セレクタ22aの入力端子s1に入力し、FF21a−3でラッチされた後の分周比設定ビットb3は、2:1セレクタ22aの入力端子s2に入力する。セレクト端子SELには、分周クロックDIVOUTが入力する。
R分周クロックD1は、ラッチ23aに入力し、ラッチ23aのイネーブル端子ENには、2:1セレクタ22aの出力であるゲート信号gが入力する。FF24a−2には、極性ビットb1が入力し、FF24a−2のクロック端子には、分周クロックDIVOUTが入力する。
FF24a−2でラッチされた後の極性ビットb1は、アップ/ダウンカウンタ24a−1のアップ/ダウン設定端子UP/DNに入力し、ラッチ23aから出力されるトリガ信号Trは、アップ/ダウンカウンタ24a−1のトリガ端子CKに入力する。そして、アップ/ダウンカウンタ24a−1の出力である分周比制御信号DIVCONTは、回転スイッチ30へ送信される。
次に分周比設定部20の動作について具体例を用いて説明する。なお、P、Q、Rの値をP=4、Q=4、R=1とし、分周比として(6、7、8、9、10)の設定を行うものとする。
図4は分周比設定信号DIVSETとデコード値との対応関係を示す図である。3ビットの分周比設定信号DIVSETは、010、011、100、101、110の5種類あり、分周比として6、7、8、9、10にそれぞれ対応する((010、011、100、101、110)=(6、7、8、9、10))。したがって例えば、分周比を6にして、分周クロックDIVOUTを6分周クロックとして出力させたい場合は、分周比設定信号DIVSET(010)を入力することになる。
デコーダ部21は、分周比設定信号DIVSETをデコードして、3ビットのデコード値を出力する。具体的には、(010、011、100、101、110)→(011、001、000、101、111)とデコードする。また、3ビットのデコード値は、1ビット毎に左側から、極性ビットb1、分周比設定ビットb2、分周比設定ビットb3と対応している。
例えば、分周比設定信号DIVSET(010)のデコード値は(011)となり、この場合、極性ビットb1は、デコード値左側の“0”となり、分周比設定ビットb2は、デコード値真ん中の“1”となり、分周比設定ビットb3は、デコード値右側の“1”となる。
次に分周比設定部20で実行する分周比設定制御の基本概念について説明する。図5は分周比設定制御を説明するための図である。分周クロックDIVOUTは、R分周クロックD1を1/2分周したものなので、分周クロックDIVOUTの1周期には、R分周クロックD1のクロックパルスが2つ含まれている。
分周比設定部20は、R分周クロックD1と分周クロックDIVOUTとがフィードバック入力するが、分周クロックDIVOUTの1周期に含まれる、R分周クロックD1の2つのクロックパルスに対して、1つのクロックパルスを選択するか、2つのクロックパルスを選択するか、クロックパルスを選択しないかの3つの選択制御を行い、選択した状態を示す信号をトリガ信号Trとして、カウンタ部24へ送信する。
〔パターンp1〕分周クロックDIVOUTの1周期において、R分周クロックD1を選択しない場合は、パターンp1のような、Lowレベルのトリガ信号Trとなる。
〔パターンp2〕分周クロックDIVOUTの1周期のHigh区間またはLow区間のいずれかで、R分周クロックD1を選択する場合は、パターンp2のようなトリガ信号Trとなる(図5のパターンp2は、分周クロックDIVOUTがHighのときのR分周クロックD1を選択している)。
〔パターンp2〕分周クロックDIVOUTの1周期のHigh区間またはLow区間のいずれかで、R分周クロックD1を選択する場合は、パターンp2のようなトリガ信号Trとなる(図5のパターンp2は、分周クロックDIVOUTがHighのときのR分周クロックD1を選択している)。
〔パターンp3〕分周クロックDIVOUTの1周期のHigh区間およびLow区間共に、R分周クロックD1を選択する場合は、パターンp3のようなトリガ信号Trとなる。
一方、カウンタ部24には、トリガ信号Trの他にアップ/ダウンを示す極性ビットb1が与えられる。このため、上記のパターンp1〜p3と極性ビットb1のプラス、マイナスを組み合わせて、5種類のパターンができることになる。
一方、カウンタ部24には、トリガ信号Trの他にアップ/ダウンを示す極性ビットb1が与えられる。このため、上記のパターンp1〜p3と極性ビットb1のプラス、マイナスを組み合わせて、5種類のパターンができることになる。
例えば、6、7、8、9、10の分周比に対応させると、基準となるパターンp1が8分周を示すならば、パターンp2で極性ビット=1(極性(+))のときは9分周、パターンp3で極性ビット=1のときには10分周に対応させることができる。また、パターンp2で極性ビット=0(極性(−))のときには7分周、パターンp3で極性ビット=0のときには6分周に対応させることができる。
このように、分周クロックDIVOUTの1周期の区間において、R分周クロックD1の2クロックをすべて遮断するか、R分周クロックD1の2クロックの内1クロックのみを選択するか、R分周クロックD1の2クロックすべてを選択するかで、分周クロックDIVOUTの1周期に含まれるR分周クロックD1の3通りの選択状態を示すトリガ信号Trを生成し、これに極性ビットb1の極性論理を組み合わせることで、5値の分周比の設定を可能にしている。
次に図6〜図8を用いて、分周比設定部20における分周比の設定例について説明する。なお、図中の太実線で示す信号は、信号ゲート部23から出力されるトリガ信号Trを示している。また、トリガ信号Trの波形下部に記された“+1”はプラス方向に1つの位相を切り替える(スイッチングする)ことを表し、極性ビットb1=1と同等である。また、“−1” はマイナス方向に1つの位相を切り替えることを表し、極性ビットb1=0と同等である。
図6は分周比の設定動作を示す図である。分周比として9分周および10分周の設定を行う場合を示している。
〔サイクルC1〕サイクルC1の信号波形r1は、9分周の設定モードを表している(図5のパターンp2&極性(+)に該当)。
〔サイクルC1〕サイクルC1の信号波形r1は、9分周の設定モードを表している(図5のパターンp2&極性(+)に該当)。
〔サイクルC2〕サイクルC2においても9分周の設定を行うものとする。以下、図2、図4、図5も用いて、9分周の設定動作について詳しく説明する。分周比設定信号DIVSETとして、9分周を示す(101)がデコーダ部21へ送信される。
デコーダ部21は、分周比設定信号DIVSET(101)をデコードして、デコード値(101)(=(極性ビットb1、分周比設定ビットb2、分周比設定ビットb3))を生成する。
極性ビットb1=1は、カウンタ部24へ送信され、分周比設定ビットb2=0は、セレクタ部22の入力端子s1へ送信され、分周比設定ビットb3=1は、セレクタ部22の入力端子s2へ送信される。また、セレクタ部22のセレクト端子SELには、分周クロックDIVOUTが入力する。
ここで、セレクタ部22は、分周クロックDIVOUTがHighのときは、入力端子s1に入力する信号を選択・出力し、分周クロックDIVOUTがLowのときは、入力端子s2に入力する信号を選択・出力するものであるため、サイクルC2の分周クロックDIVOUTのLowの区間では、入力端子s2側の分周比設定ビットb3が選択されて、セレクタ部22からはゲート信号gとして“1”が出力する。
また、サイクルC2の分周クロックDIVOUTのHighの区間では、入力端子s1側の分周比設定ビットb2が選択されて、セレクタ部22からはゲート信号gとして“0”が出力する。
サイクルC2の分周クロックDIVOUTのLowの区間で、ゲート信号gがHighとなって、信号ゲート部23をONにし(R分周クロックD1の通過)、ゲート信号gがHigh区間のときのR分周クロックD1が通過する。
また、サイクルC2の分周クロックDIVOUTのHighの区間で、ゲート信号gがLowとなって、信号ゲート部23をOFFにして(R分周クロックD1の阻止)、ゲート信号gがLow区間のときのR分周クロックD1の通過を阻止する。
したがって、信号ゲート部23からは、パターンp2の信号波形を示すトリガ信号Trが出力され、また極性ビットb1=1なので、サイクルC2の信号波形r2は、9分周の設定モードを表すことになる(図5のパターンp2&極性(+)に該当)。
〔サイクルC3〕サイクルC3には10分周の設定を行うものとする。以下、図2、図4、図5も用いて、10分周の設定動作について詳しく説明する。10分周の設定を指示する分周比設定信号DIVSET(110)がデコーダ部21へ送信される。
デコーダ部21は、分周比設定信号DIVSET(110)をデコードして、デコード値(111)(=(極性ビットb1、分周比設定ビットb2、分周比設定ビットb3))を生成する。
極性ビットb1=1は、カウンタ部24へ送信され、分周比設定ビットb2=1は、セレクタ部22の入力端子s1へ送信し、分周比設定ビットb3=1は、セレクタ部22の入力端子s2へ送信される。セレクタ部22のセレクト端子SELには、分周クロックDIVOUTが入力する。
セレクタ部22では、サイクルC3の分周クロックDIVOUTのLowの区間では、入力端子s2側の分周比設定ビットb3を選択して、ゲート信号gとして“1”が出力する。また、サイクルC2の分周クロックDIVOUTのHighの区間では、入力端子s1側の分周比設定ビットb2を選択して、ゲート信号gとして“1”が出力する。
サイクルC3の分周クロックDIVOUTのLow区間およびHigh区間共に、ゲート信号gがHighとなって、信号ゲート部23をONにし、R分周クロックD1が通過する。したがって、信号ゲート部23からは、パターンp3の信号波形を示すトリガ信号Trが出力され、極性ビットb1=1なので、サイクルC3の信号波形r3は、10分周の設定モードを表すことになる(図5のパターンp3&極性(+)に該当)。
図7は分周比の設定動作を示す図である。分周比として9分周および8分周の設定を行う場合を示している。
〔サイクルC11〕サイクルC11の信号波形r11は、9分周の設定モードを表している(図5のパターンp2&極性(+)に該当)。
〔サイクルC11〕サイクルC11の信号波形r11は、9分周の設定モードを表している(図5のパターンp2&極性(+)に該当)。
〔サイクルC12〕サイクルC12には8分周の設定を行うものとする。以下、図2、図4、図5も用いて、8分周の設定動作について詳しく説明する。8分周の設定を指示する分周比設定信号DIVSET(100)がデコーダ部21へ送信される。
デコーダ部21は、分周比設定信号DIVSET(100)をデコードして、デコード値(000)(=(極性ビットb1、分周比設定ビットb2、分周比設定ビットb3))を生成する。
極性ビットb1=0は、カウンタ部24へ送信され、分周比設定ビットb2=0は、セレクタ部22の入力端子s1へ送信され、分周比設定ビットb3=0は、セレクタ部22の入力端子s2へ送信される。また、セレクタ部22のセレクト端子SELには、分周クロックDIVOUTが入力する。
セレクタ部22では、サイクルC12の分周クロックDIVOUTのLowの区間では、入力端子s2側の分周比設定ビットb3を選択して、ゲート信号gとして“0”が出力する。また、サイクルC12の分周クロックDIVOUTのHighの区間では、入力端子s1側の分周比設定ビットb2を選択して、ゲート信号gとして“0”が出力する。
サイクルC12の分周クロックDIVOUTのLow区間およびHigh区間共に、ゲート信号gがLowとなって、信号ゲート部23をOFFにし、R分周クロックD1の通過を阻止する。
したがって、信号ゲート部23からは、パターンp1の信号波形を示すトリガ信号Trが出力されるので、サイクルC12の信号波形r12は、8分周の設定モードを表すことになる(図5のパターンp1に該当)。なお、8分周設定の場合の極性ビットb1の値はdon't careとして扱われる(極性ビットb1は0、1いずれでもよい)。
したがって、信号ゲート部23からは、パターンp1の信号波形を示すトリガ信号Trが出力されるので、サイクルC12の信号波形r12は、8分周の設定モードを表すことになる(図5のパターンp1に該当)。なお、8分周設定の場合の極性ビットb1の値はdon't careとして扱われる(極性ビットb1は0、1いずれでもよい)。
図8は分周比の設定動作を示す図である。分周比として7分周および6分周の設定を行う場合を示している。
〔サイクルC21〕サイクルC21の信号波形r21は、7分周の設定モードを表している(図5のパターンp2&極性(−)に該当)。
〔サイクルC21〕サイクルC21の信号波形r21は、7分周の設定モードを表している(図5のパターンp2&極性(−)に該当)。
〔サイクルC22〕サイクルC22においても7分周の設定を行うものとする。以下、図2、図4、図5も用いて、7分周の設定動作について詳しく説明する。7分周の設定を指示する分周比設定信号DIVSET(011)がデコーダ部21へ送信される。
デコーダ部21は、分周比設定信号DIVSET(011)をデコードして、デコード値(001)(=(極性ビットb1、分周比設定ビットb2、分周比設定ビットb3))を生成する。
極性ビットb1=0は、カウンタ部24へ送信され、分周比設定ビットb2=0は、セレクタ部22の入力端子s1へ送信され、分周比設定ビットb3=1は、セレクタ部22の入力端子s2へ送信される。また、セレクタ部22のセレクト端子SELには、分周クロックDIVOUTが入力する。
セレクタ部22では、サイクルC22の分周クロックDIVOUTのLowの区間では、入力端子s2側の分周比設定ビットb3を選択して、ゲート信号gとして“1”が出力する。また、サイクルC22の分周クロックDIVOUTのHighの区間では、入力端子s1側の分周比設定ビットb2を選択して、ゲート信号gとして“0”が出力する。
サイクルC22の分周クロックDIVOUTのLowの区間で、ゲート信号gがHighとなって、信号ゲート部23をONにし、ゲート信号がHigh区間のときのR分周クロックD1が通過する。また、サイクルC22の分周クロックDIVOUTのHighの区間で、ゲート信号gがLowとなって、信号ゲート部23をOFFにして、ゲート信号gがLow区間のときのR分周クロックD1の通過を阻止する。
したがって、信号ゲート部23からは、パターンp2の信号波形を示すトリガ信号Trが出力され、極性ビットb1=0なので、サイクルC22の信号波形r22は、7分周の設定モードを表すことになる(図5のパターンp2&極性(−)に該当)。
〔サイクルC23〕サイクルC23には6分周の設定を行うものとする。以下、図2、図4、図5も用いて、6分周の設定動作について詳しく説明する。6分周の設定を指示する分周比設定信号DIVSET(010)がデコーダ部21へ送信される。
デコーダ部21は、分周比設定信号DIVSET(010)をデコードして、デコード値(011)(=(極性ビットb1、分周比設定ビットb2、分周比設定ビットb3))を生成する。
極性ビットb1=0は、カウンタ部24へ送信され、分周比設定ビットb2=1は、セレクタ部22の入力端子s1へ送信され、分周比設定ビットb3=1は、セレクタ部22の入力端子s2へ送信される。また、セレクタ部22のセレクト端子SELには、分周クロックDIVOUTが入力する。
セレクタ部22では、サイクルC23の分周クロックDIVOUTのLowの区間では、入力端子s2側の分周比設定ビットb3を選択して、ゲート信号gとして“1”が出力する。また、サイクルC23の分周クロックDIVOUTのHighの区間では、入力端子s1側の分周比設定ビットb2を選択して、ゲート信号gとして“1”が出力する。
サイクルC23の分周クロックDIVOUTのLow区間およびHigh区間共に、ゲート信号gがHighとなって、信号ゲート部23をONにし、R分周クロックD1が通過する。したがって、信号ゲート部23からは、パターンp3の信号波形を示すトリガ信号Trが出力され、極性ビットb1=0なので、サイクルC23の信号波形r23は、6分周の設定モードを表すことになる(図5のパターンp3&極性(−)に該当)。
次に回転スイッチ30について説明する。図9は回転スイッチ30の構成を示す図である。回転スイッチ30は、デコーダ部31、パス切替部32−1、32−2、32−3、切替トリガ発生部3−1、3−2、グリッチ回避用タイミング制御部34−1、34−2、パルス割れ回避用タイミング制御部35から構成される。
なお、パス切替部32−1は、第1のパス切替部に該当し、パス切替部32−2は、第2のパス切替部に該当し、パス切替部32−3は、第3のパス切替部に該当する。また、切替トリガ発生部3−1は、第1の切替トリガ発生部に該当し、切替トリガ発生部3−2は、第2の切替トリガ発生部に該当する。さらに、グリッチ回避用タイミング制御部34−1は、第1のグリッチ回避用タイミング制御部に該当し、グリッチ回避用タイミング制御部34−2は、第2のグリッチ回避用タイミング制御部に該当する。
回転スイッチ30の基本的な動作は、デコーダ部31とパス切替部32−1、32−2、32−3で行われ、その他の構成要素は、パルス割れ回避およびグリッチ抑制のための制御を行うものである。
パス切替部32−1は、位相シフト部13から出力される、クロック信号d1(0)およびクロック信号d3(180)を受信して、パス切替信号ps1にもとづいて、いずれかのクロック信号を選択して信号e(第1のクロック信号)として出力する(なお、ここでいうパス切替とは、クロック信号を切り替えることを意味する)。
パス切替部32−2は、位相シフト部13から出力される、クロック信号d2(90)およびクロック信号d4(270)を受信して、パス切替信号ps2にもとづいて、いずれかのクロック信号を選択して信号f(第2のクロック信号)として出力する。
パス切替部32−3は、パス切替部32−1、32−2から出力された、信号e、fを受信して、パス切替信号ps3にもとづいて、いずれかの信号を選択してスイッチクロック信号D0として出力する。
デコーダ部31は、分周比設定部20から送信された分周比制御信号DIVCONTを受信して、信号i、j、kにデコードする。信号jは、パス切替部32−1のパス設定を変化させるための、パス切替信号ps1の元になる信号である。信号kは、パス切替部32−2のパス設定を変化させるための、パス切替信号ps2の元になる信号である。信号iは、パス切替部32−3のパス設定を変化させるための、パス切替信号ps3の元になる信号である。
ここでパス切替に関する回路動作について説明する。図10はデコード値とパス切替の対応関係を示す図である。図中の表に示すi、j、kの値は、回転スイッチ30が、0→90→180→270とスイッチングする場合の値であり、表中の括弧内のi、j、kの値は、回転スイッチ30が、0→270→180→90とスイッチングする場合の値である。
分周比制御信号DIVCONTが(00、01、11、10)は(0度、90度、180度、270度)にそれぞれ対応する。また、デコーダ部31は、デコード値として信号i、j、kを出力し、スイッチ部が0度→90度→180度→270度→0度・・・と回転する場合には、00が入力すると(i、j、k)=(1、1、1)、01が入力すると(i、j、k)=(0、0、1)、11が入力すると(i、j、k)=(1、0、0)、10が入力すると(i、j、k)=(0、1、0)の各値を出力する。なお、スイッチ部が逆に0度→270度→180度→90度→0度・・・と回転する場合には、00が入力すると(i、j、k)=(1、1、0)、10が入力すると(i、j、k)=(0、0、0)、11が入力すると(i、j、k)=(1、0、1)、01が入力すると(i、j、k)=(0、0、1)の各値を出力する。
パス切替部32−1において、パス切替信号ps1が1のときは、端子p1に入力された信号を信号eとして出力し、パス切替信号ps1が0のときは、端子p2に入力された信号を信号eとして出力する。パス切替信号ps1は、信号jと同等であるので、すなわち、j=1のときはクロック信号d1(0)が選択され、j=0のときはクロック信号d3(180)が選択される。
パス切替部32−2において、パス切替信号ps2が1のときは、端子p3に入力された信号を信号fとして出力し、パス切替信号ps2が0のときは、端子p4に入力された信号を信号fとして出力する。パス切替信号ps2は、信号kと同等であるので、すなわち、k=1のときはクロック信号d2(90)が選択され、k=0のときはクロック信号d4(270)が選択される。
パス切替部32−3において、パス切替信号ps3が1のときは、端子p5に入力された信号eをスイッチクロック信号D0として出力し、パス切替信号ps3が0のときは、端子p6に入力された信号fをスイッチクロック信号D0として出力する。パス切替信号ps3は、信号iと同等であるので、すなわち、i=1のときは信号eが選択され、i=0のときは信号fが選択される。上述のように、0度と180度が出力されている時にもkの値は回転スイッチの回転方向に応じて0あるいは1の値を確定させ、また90度と270度が出力されているときにもjの値はやはり回転方向に応じて0あるいは1の値を確定させる。これは、次にパス切替部32a−3がeとfとの間で位相選択を切り替える前に、次に出力すべき位相のクロックをパス切替部32a−1あるいは32a−2で切替を完了しておく必要があるためである。
次にパルス割れおよびグリッチを抑制する制御を行う回路部分について説明する。パルス割れ回避用タイミング制御部35は、スイッチクロック信号D0がパルス割れを起こさないようにするために、信号e、fが同電位(High同士またはLow同士)のときにのみ、信号iの入力をパス切替信号ps3として出力するように更新する。
したがって、パルス割れ回避用タイミング制御部35には、信号iの他に、信号e、fが入力として必要である。ただし、信号e、fをパルス割れ回避用タイミング制御部35に入力すると、パス切替部32−1、32−2でのパス切り替えのタイミングによっては、パルス割れ回避用タイミング制御部35において、グリッチが発生する危険性がある。
すなわち、パス切替部32−1、32−2において、ほぼ同じタイミングでパスが切り替えられた、パス切替部32−1からの出力信号eと、パス切替部32−2からの出力信号fとが、パルス割れ回避用タイミング制御部35に入力すると、グリッチが生じるおそれがある。
このため、信号e、fが同時にHighからLow、またはLowからHighへと遷移しないように制限して、パルス割れ回避用タイミング制御部35でのグリッチ発生を抑制して誤動作を防げる必要がある。
グリッチが生じないようにするにはパルス割れ回避用タイミング制御部への入力eとfの少なくとも一方がHあるいはLに遷移を完了していればよく、この時間にのみ他方のパスでのパス切替(32−1、32−2)を行えばよい。すなわち、fがLからHあるいはHからLへの遷移を終えている時間帯において、パス切替部32−1がクロック信号d1(0)、d3(180)を切り替えるようにしなければならない。
また、eがLからHあるいはHからLへの遷移を終えている時間帯において、パス切替部32−2がクロック信号d2(90)、d4(270)を切り替えるようにしなければならない。
パス切替部32−2のパス切替が終わった後に、パス切替部32−1がパス切替を行うためには、切替トリガ発生部3−1では、パス切替信号ps3の論理から信号fが現在選択されているか否かが認識できるので、パス切替信号ps3の論理が信号fの選択を示している場合に、その時間帯でのスイッチクロック信号D0で、デコード後の信号jの値を保持するようにする。
また、パス切替部32−1のパス切替が終わった後に、パス切替部32−2がパス切替を行うためには、切替トリガ発生部3−2では、パス切替信号ps3の論理から信号eが現在選択されているか否かが認識できるので、パス切替信号ps3の論理が信号eの選択を示している場合に、その時間帯でのスイッチクロック信号D0で、デコード後の信号kの値を保持するようにする。
このような切替トリガ発生部3−1、3−2の制御を行うことにより、パス切替部32−1、32−2に対して、適切な一方の側に対して、パス切替の実行を限定させることができる。
一方、グリッチ回避用タイミング制御部34−1では、パス切替部32−2から信号fの出力がLからHへ、あるいはHからLへの遷移を完了した後に、信号jをパス切替信号ps1として、パス切替部32−1へ送信するように、信号fで切替トリガ発生部3−1から出力された信号jを保持することにする。
また、グリッチ回避用タイミング制御部34−2では、パス切替部32−1から信号eの出力がLからHへ、あるいはHからLへの遷移を完了した後に、信号kをパス切替信号ps2として、パス切替部32−2へ送信するように、信号eで切替トリガ発生部3−2から出力された信号kを保持することにする。
このように、切替トリガ発生部3−1、3−2で、パス切替部32−1、32−2のどちらか一方の側に対して、パス切替の実行を限定し、さらに、グリッチ回避用タイミング制御部34−1、34−2で、確実に他方のパスの信号がLからHへ、あるいはHからLへの遷移を完了後にパス切替信号ps1、ps2を出力することで、パルス割れ回避用タイミング制御部35でのグリッチ発生を抑制することができる。したがって、回転スイッチ30における位相シフトスイッチング動作は、パルス割れの発生しないタイミングでのみ行われ、グリッチ発生による異常動作も発生しない。
図11は回転スイッチ30の具体的な回路ブロック構成を示す図である。回転スイッチ30−1は、デコーダ部31、2:1セレクタ32a−1、32a−2、32a−3、ゲート33a−1、33b−1、FF33a−2、33b−2、ラッチ34a−1、34a−2、35a−2、NAND素子35a−1から構成される。
なお、2:1セレクタ32a−1は、パス切替部32−1に該当し、2:1セレクタ32a−2は、パス切替部32−2に該当し、2:1セレクタ32a−3は、パス切替部32−3に該当する。また、ゲート33a−1とFF33a−2は、切替トリガ発生部3−1の機能に含まれ、ゲート33b−1とFF33b−2は、切替トリガ発生部3−2の機能に含まれる。
ラッチ34a−1は、グリッチ回避用タイミング制御部34−1に該当し、ラッチ34a−2は、グリッチ回避用タイミング制御部34−2に該当する。また、NAND素子35a−1とラッチ35a−2は、パルス割れ回避用タイミング制御部35の機能に含まれる。
デコーダ部31は、分周比制御信号DIVCONTをデコードして、信号i、j、kを出力する。信号jはFF33a−2に入力し、信号kはFF33b−2に入力し、信号iはラッチ35a−2に入力する。
2:1セレクタ32a−1の端子p1には、クロック信号d1(0)が入力し、端子p2には、クロック信号d3(180)が入力し、セレクト端子SELには、ラッチ34a−1から出力されたパス切替信号ps1が入力する。
また、2:1セレクタ32a−2の端子p3には、クロック信号d2(90)が入力し、端子p4には、クロック信号d4(270)が入力し、セレクト端子SELには、ラッチ34a−2から出力されたパス切替信号ps2が入力する。
さらに、2:1セレクタ32a−3の端子p5には、2:1セレクタ32a−1から出力された信号eが入力し、端子p6には、2:1セレクタ32a−2から出力された信号fが入力し、セレクト端子SELには、ラッチ35a−2から出力されたパス切替信号ps3が入力する。
2:1セレクタ32a−3から出力されたスイッチクロック信号D0は、ゲート33a−1、33b−1に入力し、ゲート33a−1、33b−1のそれぞれのイネーブル端子には、パス切替信号ps3が入力する。なお、ゲート33a−1は、ネガティブ・イネーブルであり、ゲート33b−1は、ポジティブ・イネーブルであって、互いに排他的選択を行う。
すなわち、ゲート33a−1がパス切替信号ps3により、イネーブルとなって、ゲートを開いてスイッチクロック信号D0を通過しているときは、ゲート33b−1は、ゲートを閉じて、スイッチクロック信号D0の通過を阻止する状態となり、ゲート33b−1がパス切替信号ps3により、イネーブルとなって、ゲートを開いてスイッチクロック信号D0を通過しているときは、ゲート33a−1は、ゲートを閉じて、スイッチクロック信号D0の通過を阻止する状態となる。
ゲート33a−1から出力されたスイッチクロック信号D0は、FF33a−2のクロック端子に入力する。ラッチ34a−1には、FF33a−2から出力される信号jが入力し、イネーブル端子には信号fが入力する。
ゲート33b−1から出力されたスイッチクロック信号D0は、FF33b−2のクロック端子に入力する。ラッチ34a−2には、FF33b−2から出力される信号kが入力し、イネーブル端子には信号eが入力する。また、NAND素子35a−1の2つの入力端子には、信号e、fが入力し、NAND素子35a−1の出力信号は、ラッチ35a−2のイネーブル端子に入力する。
次に分周比の一例として、(6、7、8、9、10)の各分周比で入力クロックckを分周したときの(P=4、Q=4、R=1である)、分周クロックDIVOUTの生成動作について図1および図12〜図16を用いて説明する(なお、以降に示す周期の概念は、動作をわかりやすく説明するために用いたもので、実際の回路動作に厳密に関連するものではない)。
図12は分周比が8の分周クロックDIVOUTが生成されるまでのタイムチャートを示す図である。入力クロックckは、1/P分周部12において1/4分周されて、1/P分周部12から4分周のクロック信号が出力する。位相シフト部13は、4分周のクロック信号を0度、90度、180度、270度と位相をシフトし、90度毎に位相がずれたクロック信号d1〜d4を出力する。
分周比=8の場合は、回転スイッチ30は、位相切替のためのスイッチングは行わず、クロック信号d1〜d4のいずれか1つの信号をスイッチクロック信号D0として出力する。ここでは、クロック信号d1(0)が出力されるとする。
1/R分周部14は、R=1なのでスルーして、R分周クロックD1としてクロック信号d1(0)を出力する。1/2分周部15は、クロック信号d1(0)を1/2分周する。したがって、分周クロックDIVOUTとして、入力クロックckが1/8分周された8分周クロックが出力される。
図13は分周比が9の分周クロックDIVOUTが生成されるまでのタイムチャートを示す図である。分周比=9の場合は、回転スイッチ30は、クロック信号d1〜d4の各位相において、クロック信号d1〜d4での1クロックの周期の2回に1回、プラス方向へ位相を切り替える。図中例えば、周期PD1〜PD4に対して、周期PD1、PD3は、位相切替は行わず、周期PD2、PD4は位相切替を行うものとする。
〔周期PD1〕位相切替を実行しない周期である。回転スイッチ30からのスイッチクロック信号D0として、クロック信号d1(0)が出力する。したがって、周期PD1におけるR分周クロックD1は、クロック信号d1(0)である。
〔周期PD2〕位相切替を実行する周期である。回転スイッチ30は、クロック信号d1(0)のLowの位置と、クロック信号d2(90)のLowの位置との位相切替時間帯t1で、クロック信号d1(0)からクロック信号d2(90)への位相切替を実行する。
周期PD2の開始タイミングから位相切替時間帯t1の開始タイミングまでは、スイッチクロック信号D0として、クロック信号d1(0)が出力するので、その区間でのR分周クロックD1は、クロック信号d1(0)である。また、位相切替時間帯t1の区間では、R分周クロックD1はLowとなる。
なお、クロック信号d1(0)からクロック信号d2(90)へ位相が切り替わったので、次の位相切替制御は、クロック信号d2(90)の周期を基準に行われる。また、位相切替時間帯t1の終了タイミングから、クロック信号d2(90)の周期PD3の開始タイミングまでの区間における、R分周クロックD1は、切替後のクロック信号d2(90)のLowが出力する。
〔周期PD3〕位相切替を実行しない周期である。クロック信号d2(90)が出力する。したがって、周期PD3におけるR分周クロックD1は、クロック信号d2(90)である。
〔周期PD4〕位相切替を実行する周期である。回転スイッチ30は、クロック信号d2(90)のLowの位置と、クロック信号d3(180)のLowの位置との位相切替時間帯t2で、クロック信号d2(90)からクロック信号d3(180)への位相切替を実行する。
周期PD4の開始タイミングから位相切替時間帯t2の開始タイミングまでは、スイッチクロック信号D0として、クロック信号d2(90)が出力するので、その区間でのR分周クロックD1は、クロック信号d2(90)である。また、位相切替時間帯t2の区間では、R分周クロックD1はLowとなる。
なお、クロック信号d2(90)からクロック信号d3(180)へ位相が切り替わったので、次の位相切替制御は、クロック信号d3(180)の周期を基準に行われる。また、位相切替時間帯t2の終了タイミングから、クロック信号d3(180)の周期PD5の開始タイミングまでの区間における、R分周クロックD1は、切替後のクロック信号d3(180)のLowが出力する。以降、同様な位相切替が行われていく。
上記のような位相切替が行われることで、R分周クロックD1は、4分周クロックと5分周クロックとが組み合わさったクロック信号となる(例えば、図に示すR分周クロックD1において、左側から1クロック目、2クロック目とすると、1クロック目は4分周クロックであり、2クロック目は5分周クロックになっている)。そして、R分周クロックD1は、1/2分周部15に入力して1/2分周される。したがって、分周クロックDIVOUTとして、入力クロックckが1/9分周された9分周クロックが出力されることになる。
図14は分周比が10の分周クロックDIVOUTが生成されるまでのタイムチャートを示す図である。分周比=10の場合は、回転スイッチ30は、クロック信号d1〜d4の各位相において、クロック信号d1〜d4での1クロックの毎回の周期で、プラス方向へ位相を切り替える。すなわち、図中の周期PD11〜PD14のすべての周期で位相切替を実行する。
〔周期PD11〕回転スイッチ30は、クロック信号d1(0)のLowの位置と、クロック信号d2(90)のLowの位置との位相切替時間帯t11で、クロック信号d1(0)からクロック信号d2(90)への位相切替を実行する。
周期PD11の開始タイミングから位相切替時間帯t11の開始タイミングまでは、スイッチクロック信号D0として、クロック信号d1(0)が出力するので、その区間でのR分周クロックD1は、クロック信号d1(0)である。また、位相切替時間帯t11の区間では、R分周クロックD1はLowとなる。
なお、クロック信号d1(0)からクロック信号d2(90)へ位相が切り替わったので、次の位相切替制御は、クロック信号d2(90)の周期を基準に行われる。また、位相切替時間帯t11の終了タイミングから、クロック信号d2(90)の周期PD12の開始タイミングまでの区間における、R分周クロックD1は、切替後のクロック信号d2(90)のLowが出力する。
〔周期PD12〕回転スイッチ30は、クロック信号d2(90)のLowの位置と、クロック信号d3(180)のLowの位置との位相切替時間帯t12で、クロック信号d2(90)からクロック信号d3(180)への位相切替を実行する。
周期PD12の開始タイミングから位相切替時間帯t12の開始タイミングまでは、スイッチクロック信号D0として、クロック信号d2(90)が出力するので、その区間でのR分周クロックD1は、クロック信号d2(90)である。また、位相切替時間帯t12の区間では、R分周クロックD1はLowとなる。
なお、クロック信号d2(90)からクロック信号d3(180)へ位相が切り替わったので、次の位相切替制御は、クロック信号d3(180)の周期を基準に行われる。また、位相切替時間帯t12の終了タイミングから、クロック信号d3(180)の周期PD13の開始タイミングまでの区間における、R分周クロックD1は、切替後のクロック信号d3(180)のLowが出力する。
〔周期PD13〕回転スイッチ30は、クロック信号d3(180)のLowの位置と、クロック信号d4(270)のLowの位置との位相切替時間帯t13で、クロック信号d3(180)からクロック信号d4(270)への位相切替を実行する。
周期PD13の開始タイミングから位相切替時間帯t13の開始タイミングまでは、スイッチクロック信号D0として、クロック信号d3(180)が出力するので、その区間でのR分周クロックD1は、クロック信号d3(180)である。また、位相切替時間帯t13の区間では、R分周クロックD1はLowとなる。
なお、クロック信号d3(180)からクロック信号d4(270)へ位相が切り替わったので、次の位相切替制御は、クロック信号d4(270)の周期を基準に行われる。また、位相切替時間帯t13の終了タイミングから、クロック信号d4(270)の周期PD14の開始タイミングまでの区間における、R分周クロックD1は、切替後のクロック信号d4(270)のLowが出力する。
〔周期PD14〕回転スイッチ30は、クロック信号d4(270)のLowの位置と、クロック信号d1(0)のLowの位置との位相切替時間帯t14で、クロック信号d4(270)からクロック信号d1(0)への位相切替を実行する。
周期PD14の開始タイミングから位相切替時間帯t14の開始タイミングまでは、スイッチクロック信号D0として、クロック信号d4(270)が出力するので、その区間でのR分周クロックD1は、クロック信号d4(270)である。また、位相切替時間帯t14の区間では、R分周クロックD1はLowとなる。
なお、クロック信号d4(270)からクロック信号d1(0)へ位相が切り替わったので、次の位相切替制御は、クロック信号d1(0)の周期を基準に行われる。また、位相切替時間帯t14の終了タイミングから、クロック信号d1(0)の周期PD15の開始タイミングまでの区間における、R分周クロックD1は、切替後のクロック信号d1(0)のLowが出力する。以降、同様な位相切替が行われていく。
上記のような位相切替が行われることで、R分周クロックD1は、5分周クロックと5分周クロックとが組み合わさったクロック信号となる(例えば、図に示すR分周クロックD1において、左側から1クロック目、2クロック目とすると、1クロック目は5分周クロックであり、2クロック目も5分周クロックになっている)。そして、R分周クロックD1は、1/2分周部15に入力して1/2分周される。したがって、分周クロックDIVOUTとして、入力クロックckが1/10分周された10分周クロックが出力されることになる。
図15は分周比が7の分周クロックDIVOUTが生成されるまでのタイムチャートを示す図である。分周比=7の場合は、回転スイッチ30は、クロック信号d1〜d4の各位相において、クロック信号d1〜d4での1クロックの周期の2回に1回、マイナス方向へ位相を切り替える。図中例えば、周期PD21〜PD26に対して、周期PD21、PD23、PD25は、位相切替は行わず、周期PD22、PD24、PD26は位相切替を行うものとする。
〔周期PD21〕位相切替を実行しない周期である。回転スイッチ30からのスイッチクロック信号D0として、クロック信号d1(0)が出力する。したがって、周期PD21におけるR分周クロックD1は、クロック信号d1(0)である。
〔周期PD22〕位相切替を実行する周期である。回転スイッチ30は、クロック信号d1(0)のLowの位置と、クロック信号d4(270)のLowの位置との位相切替時間帯t21で、クロック信号d1(0)からクロック信号d4(270)への位相切替を実行する。
周期PD22の開始タイミングから位相切替時間帯t21の開始タイミングまでは、スイッチクロック信号D0として、クロック信号d1(0)が出力するので、その区間でのR分周クロックD1は、クロック信号d1(0)である。また、位相切替時間帯t21の区間では、R分周クロックD1はLowとなる。
なお、クロック信号d1(0)からクロック信号d4(270)へ位相が切り替わると、次の位相切替制御は、クロック信号d4(270)の周期を基準に行われる(位相切替時間帯t21の終了タイミングからクロック信号d4(270)の周期PD23が始まるので、クロック信号d(0)の周期PD22は、周期PD21より短くなっている)。
〔周期PD23〕位相切替を実行しない周期である。クロック信号d4(270)が出力する。したがって、周期PD23におけるR分周クロックD1は、クロック信号d4(270)である。
〔周期PD24〕位相切替を実行する周期である。回転スイッチ30は、クロック信号d4(270)のLowの位置と、クロック信号d3(180)のLowの位置との位相切替時間帯t22で、クロック信号d4(270)からクロック信号d3(180)への位相切替を実行する。
周期PD24の開始タイミングから位相切替時間帯t22の開始タイミングまでは、スイッチクロック信号D0として、クロック信号d4(270)が出力するので、その区間でのR分周クロックD1は、クロック信号d4(270)である。また、位相切替時間帯t22の区間では、R分周クロックD1はLowとなる。
なお、クロック信号d4(270)からクロック信号d3(180)へ位相が切り替わったので、次の位相切替制御は、クロック信号d3(180)の周期を基準に行われる(位相切替時間帯t22の終了タイミングからクロック信号d3(180)の周期PD25が始まるので、クロック信号d4(270)の周期PD24は、周期PD23より短くなっている)。以降、同様な位相切替が行われていく。
上記のような位相切替が行われることで、R分周クロックD1は、4分周クロックと3分周クロックとが組み合わさったクロック信号となる(例えば、図に示すR分周クロックD1において、左側から1クロック目、2クロック目とすると、1クロック目は4分周クロックであり、2クロック目は3分周クロックになっている)。そして、R分周クロックD1は、1/2分周部15に入力して1/2分周される。したがって、分周クロックDIVOUTとして、入力クロックckが1/7分周された7分周クロックが出力されることになる。
図16は分周比が6の分周クロックDIVOUTが生成されるまでのタイムチャートを示す図である。分周比=6の場合は、回転スイッチ30は、クロック信号d1〜d4の各位相において、クロック信号d1〜d4での1クロックの毎回の周期で、マイナス方向へ位相を切り替える。すなわち、図中の周期PD31〜PD34のすべての周期で位相切替を実行する。
〔周期PD31〕回転スイッチ30は、クロック信号d1(0)のLowの位置と、クロック信号d4(270)のLowの位置との位相切替時間帯t31で、クロック信号d1(0)からクロック信号d4(270)への位相切替を実行する。
周期PD31の開始タイミングから位相切替時間帯t31の開始タイミングまでは、スイッチクロック信号D0として、クロック信号d1(0)が出力するので、その区間でのR分周クロックD1は、クロック信号d1(0)である。また、位相切替時間帯t31の区間では、R分周クロックD1はLowとなる。
なお、クロック信号d1(0)からクロック信号d4(270)へ位相が切り替わると、次の位相切替制御は、クロック信号d4(270)の周期を基準に行われる(位相切替時間帯t31の終了タイミングからクロック信号d4(270)の周期PD32が始まるので、周期PD31は、クロック信号d1(0)の通常の1周期よりも短くなっている)。
〔周期PD32〕回転スイッチ30は、クロック信号d4(270)のLowの位置と、クロック信号d3(180)のLowの位置との位相切替時間帯t32で、クロック信号d4(270)からクロック信号d3(180)への位相切替を実行する。
周期PD32の開始タイミングから位相切替時間帯t32の開始タイミングまでは、スイッチクロック信号D0として、クロック信号d4(270)が出力するので、その区間でのR分周クロックD1は、クロック信号d4(270)である。また、位相切替時間帯t32の区間では、R分周クロックD1はLowとなる。
なお、クロック信号d4(270)からクロック信号d3(180)へ位相が切り替わったので、次の位相切替制御は、クロック信号d3(180)の周期を基準に行われる(位相切替時間帯t32の終了タイミングからクロック信号d3(180)の周期PD33が始まるので、周期PD32は、クロック信号d3(180)の通常の1周期よりも短くなっている)。
〔周期PD33〕回転スイッチ30は、クロック信号d3(180)のLowの位置と、クロック信号d2(90)のLowの位置との位相切替時間帯t33で、クロック信号d3(180)からクロック信号d2(90)への位相切替を実行する。
周期PD33の開始タイミングから位相切替時間帯t33の開始タイミングまでは、スイッチクロック信号D0として、クロック信号d3(180)が出力するので、その区間でのR分周クロックD1は、クロック信号d3(180)である。また、位相切替時間帯t33の区間では、R分周クロックD1はLowとなる。
なお、クロック信号d3(180)からクロック信号d2(90)へ位相が切り替わったので、次の位相切替制御は、クロック信号d2(90)の周期を基準に行われる(位相切替時間帯t33の終了タイミングからクロック信号d2(90)の周期PD34が始まるので、周期PD33は、クロック信号d2(90)の通常の1周期よりも短くなっている)。以降、同様な位相切替が行われていく。
上記のような位相切替が行われることで、R分周クロックD1は、3分周クロックと3分周クロックとが組み合わさったクロック信号となる(例えば、図に示すR分周クロックD1において、左側から1クロック目、2クロック目とすると、1クロック目は3分周クロックであり、2クロック目は3分周クロックになっている)。そして、R分周クロックD1は、1/2分周部15に入力して1/2分周される。したがって、分周クロックDIVOUTとして、入力クロックckが1/6分周された6分周クロックが出力されることになる。
次に回転スイッチ30の構成の2つの変形例について説明する。図17は回転スイッチの変形例の構成を示す図である。回転スイッチ30では、分周比制御信号DIVCONTを受信してデコードし、デコード値にもとづいてパス切替を行ってスイッチクロック信号D0を出力するが、分周比制御信号DIVCONTは、スイッチクロック信号D0を1/R分周した信号と、スイッチクロック信号D0を1/2分周した信号と、分周比設定信号DIVSETとから分周比設定部20で生成される信号のため、動作環境等によって遅延変動が大きくなる可能性があり、大きな遅延変動が生じた場合は、分周動作が誤動作を起こしてしまう可能性がある。
このため、第1の変形例の回転スイッチ30−2では、分周比制御信号DIVCONTのデコード値を回転スイッチ30−2内部のタイミングでリタイミングすることで、分周比制御信号DIVCONTの遅延変動による回転スイッチ内部でのタイミングずれを抑制し、誤動作の防止を図るものである。
第1の変形例の回転スイッチ30−2は、デコーダ部31、2:1セレクタ32a−1、32a−2、32a−3、FF33a−2、33b−2、35a−4、ラッチ33a−3、33b−3、34a−1、34a−2、35a−3、NAND素子35a−1から構成される。
なお、2:1セレクタ32a−1は、パス切替部32−1に該当し、2:1セレクタ32a−2は、パス切替部32−2に該当し、2:1セレクタ32a−3は、パス切替部32−3に該当する。また、ラッチ34a−1は、グリッチ回避用タイミング制御部34−1に該当し、ラッチ34a−2は、グリッチ回避用タイミング制御部34−2に該当する。
NAND素子35a−1、ラッチ35a−3、FF35a−4は、パルス割れ回避用タイミング制御部35の機能に含まれる。また、FF33a−2、ラッチ33a−3は、切替トリガ発生部3−1の機能に含まれ、FF33b−2、ラッチ33b−3は、切替トリガ発生部3−2の機能に含まれる。なお、FF33a−2は、第1のリタイミング回路に該当し、FF33b−2は、第2のリタイミング回路に該当する。
デコーダ部31は、分周比制御信号DIVCONTをデコードして、信号i、j、kを出力する。信号jはFF33a−2に入力し、信号kはFF33b−2に入力し、信号iはラッチ35a−3に入力する。
2:1セレクタ32a−1の端子p1には、クロック信号d1(0)が入力し、端子p2には、クロック信号d3(180)が入力し、セレクト端子SELには、ラッチ34a−1から出力されたパス切替信号ps1が入力する。
また、2:1セレクタ32a−2の端子p3には、クロック信号d2(90)が入力し、端子p4には、クロック信号d4(270)が入力し、セレクト端子SELには、ラッチ34a−2から出力されたパス切替信号ps2が入力する。
さらに、2:1セレクタ32a−3の端子p5には、2:1セレクタ32a−1から出力された信号eが入力し、端子p6には、2:1セレクタ32a−2から出力された信号fが入力し、セレクト端子SELには、FF35a−4から出力されたパス切替信号ps3が入力する。
2:1セレクタ32a−3から出力されたスイッチクロック信号D0は、FF33a−2、33b−2のクロック端子に入力し、ラッチ33a−3、33b−3のイネーブル端子には、パス切替信号ps3が入力する。なお、ラッチ33a−3は、ポジティブ・イネーブルであり、ラッチ33b−3はネガティブ・イネーブルであって、互いに排他的選択を行う。
すなわち、ラッチ33a−3がパス切替信号ps3により、イネーブルとなって、信号jを保持・出力しているときは、ラッチ33b−3は、ディスイネーブルとなって、信号kの出力を更新しない状態となり、ラッチ33b−3がパス切替信号ps3により、イネーブルとなって、信号kを保持・出力しているときは、ラッチ33a−3はディスイネーブルとなって、信号jの出力を更新しない状態となる。
ラッチ33a−3から出力された信号jは、ラッチ34a−1に入力する。ラッチ34a−1のイネーブル端子には、信号fが入力する。ラッチ33b−3から出力された信号kは、ラッチ34a−2に入力する。ラッチ34a−2のイネーブル端子には、信号eが入力する。NAND素子35a−1の2つの入力端子には、信号e、fが入力し、NAND素子35a−1の出力信号は、FF35a−4のクロック端子に入力する。
このような回路構成にすることにより、最終段の出力信号であるスイッチクロック信号D0で分周比制御信号DIVCONTのデコード値を常にリタイミングして、リタイミング後のパス切替信号でパス切替を行うことになる。これにより、入力された分周比制御信号DIVCONTに遅延変動が生じた場合でも回転スイッチ30−2内部でのタイミングで制御することができるので、分周動作の誤動作を抑制することが可能になる。
すなわち、デコーダ部への入力データの変化時間がプロセスばらつきや動作環境の変化で変わっても、設定された分周比とは異なる分周比で動作する異常動作状態を回避することが可能になる。
次に回転スイッチ30内のパス切替部を差動化回路で構成したときの第2の変形例について説明する。差動化回路で構成する場合、通常、CMOSの差動化回路素子が使用される。ただし、CMOSの差動化回路素子は、共通の信号源を使用して差動動作するものではないタイプが多く、このような素子では正常な差動出力が得られない場合があるため、CMOS差動化回路素子を使用して回路を組むと誤動作を起こすおそれがある。最初にCMOS差動化回路素子で動作不良を起こす原因について、CMOSインバータを例にして説明する。
なお、CMOSインバータは、NMOSとPMOSの対からなり、各ゲート端子同士、ドレイン端子同士が接続され、NMOSのソース端子はGND電位に、PMOSのソース端子は電源電位に接続される回路であり、入力はゲート端子、出力はドレイン端子となる。
図18はCMOSインバータで動作不良を起こす原因を説明するための図である。CMOSインバータ50は、個別のインバータ51、52から構成され、インバータ51は、PチャネルのトランジスタM1とNチャネルのトランジスタM2を含み、インバータ52は、PチャネルのトランジスタM3とNチャネルのトランジスタM4を含む。
インバータ51において、トランジスタM1のソースは、VDDと接続し、トランジスタM1のゲートは、トランジスタM2のゲートと、入力端子Dと接続する。トランジスタM2のソースは、GNDと接続し、トランジスタM2のドレインは、トランジスタM1のドレインと出力端子QXと接続する。
インバータ52において、トランジスタM3のソースは、VDDと接続し、トランジスタM4のゲートは、トランジスタM3のゲートと、入力端子DXと接続する。トランジスタM4のソースはGNDと接続し、トランジスタM4のドレインは、トランジスタM1のドレインと出力端子Qと接続する。
このように、CMOSインバータ50は、互いに独立したインバータ51、52から構成された差動化回路なので、入力信号のレベル状態によって、出力端子Q、QXから正常な反転関係の出力が得られない場合がある。例えば、入力端子Dの入力信号が、タイミングTで中間レベルの状態で入力すると、出力端子QXのレベルは、本来LowとなるはずがHighとなって同相出力となってしまい、正常な反転出力が得られないといったことが起こる。
したがって、第2の変形例の回転スイッチでは、CMOSの差動化回路素子を用いる際に、片方の入力信号のレベルが中間レベルになった場合でも正常な反転出力が得られるように構成して、誤動作の抑制を図るものである。
図19は回転スイッチの変形例の構成を示す図である。第2の変形例の回転スイッチ30−3は、デコーダ部31、2:1セレクタ32c−1、32c−2、32c−3、ゲート33a−1、33b−1、FF33a−2、33b−2、ラッチ34a−1、34a−2、35a−2、NAND素子35a−1、強制差動化回路(クロスカップル回路)4−1、4−2から構成される。
回転スイッチ30−3の構成は、パス切替部を差動化回路として、その出力段に強制差動化回路を設置したものである。基本的な回路構成は、図11で示した回転スイッチ30−1と同じなので異なる点のみ説明する。
2:1セレクタ32c−1の端子p1(+)には、クロック信号d1(+)が入力し、端子p1(−)には、クロック信号d1(−)が入力する。端子p2(+)には、クロック信号d3(+)が入力し、端子p2(−)には、クロック信号d3(−)が入力する。セレクト端子SELには、ラッチ34a−1から出力されたパス切替信号ps1が入力する。
2:1セレクタ32c−2の端子p3(+)には、クロック信号d2(+)が入力し、端子p3(−)には、クロック信号d2(−)が入力する。端子p4(+)には、クロック信号d4(+)が入力し、端子p4(−)には、クロック信号d4(−)が入力する。セレクト端子SELには、ラッチ34a−2から出力されたパス切替信号ps2が入力する。
2:1セレクタ32c−3の端子p5(+)、p5(−)のそれぞれには、信号e(+)、e(−)が入力し、端子p6(+)、p6(−)のそれぞれには、信号f(+)、f(−)が入力する。セレクト端子SELには、ラッチ35a−2から出力されたパス切替信号ps3が入力する。
2:1セレクタ32c−3から出力するスイッチクロック信号D0(+)、D0(−)は、ゲート33a−1、33b−1に入力する。なお、NAND素子35a−1の入力およびFF33a−2、33b−2のクロック端子入力には、正相の信号e(+)、信号f(+)が入力する。
強制差動化回路4−1の入力端子INと出力端子OUTは、信号e(+)が流れるラインに接続し、強制差動化回路4−1の入力端子INXと出力端子OUTXは、信号e(−)が流れるラインに接続する。
強制差動化回路4−2の入力端子INと出力端子OUTは、信号f(+)が流れるラインに接続し、強制差動化回路4−2の入力端子INXと出力端子OUTXは、信号f(−)が流れるラインに接続する。
図20は強制差動化回路の構成を示す図である。強制差動化回路4は、トランジスタm1〜m4を含む。トランジスタm1のソースは、トランジスタm3のソースとVDDと接続し、トランジスタm1のゲートは、トランジスタm2のゲートと、入力端子INと、出力端子OUTと、トランジスタm3のドレインと、トランジスタm4のドレインと接続する。
トランジスタm2のソースはGNDと接続し、トランジスタm2のドレインは、トランジスタm1のドレインと、入力端子INXと、出力端子OUTXと、トランジスタm3のゲートと、トランジスタm4のゲートと接続する。トランジスタm4のソースはGNDと接続する。
ここで、強制差動化回路4の端子IN、INXに対して、本来は端子INにはLowレベルの信号が入力し、端子INXにはHighレベルの信号が入力するはずが、端子INには中間レベルの信号が入力したような場合を考えると、トランジスタm4のゲートは、端子INXが接続するのでHighとなってONして、端子OUTをLowにする。
このように、入力端子IN、INXのいずれか一方に中間レベルの信号が入力し、他方に正常なHighまたはLowレベルの信号が入力した場合でも、同相出力となることを防止して、反転関係を保った差動で出力することができる。
なお、図19では、2:1セレクタ32c−1、32c−2の出力段に強制差動化回路4−1、4−2を配置して、2:1セレクタ32c−3の入力段において、入力信号が中間レベルになるような状態を抑制しているが、さらに2:1セレクタ32c−3の後段にも強制差動化回路を配置してもよい。
このように、各パス切替部を差動クロックにより実現する際に、各パス切替部の出力の全て、あるいは一部に、正相と逆相のそれぞれを入力とし、各々の出力が逆相と正相に接続されるような対のCMOSインバータを相互に接続したクロスカップル構成を持つ強制差動化回路を設ける。
これにより、高速分周記動作などの用途においてプロセスばらつきや動作環境の変化で発生しうる、切替トリガの時間ずれなどによる切替時間不足で、正相出力と逆相出力の論理レベルが反転関係を保持しなくなる異常動作状態を回避することが可能になる。
(付記1) 可変分周を行う分周装置において、
入力クロックを発振するクロック源と、
前記入力クロックを1/P分周する1/P分周部と、
1/P分周された信号の位相をシフトして、複数の異なるQ相の信号を出力する位相シフト部と、
分周比制御信号にもとづき、Q相の内の1つの位相の信号をスイッチングして位相切替を行うスイッチ部と、
前記スイッチ部の出力であるスイッチクロック信号を1/R分周して、R分周クロックを出力する1/R分周部と、
前記R分周クロックを1/2分周して、分周クロックを出力する1/2分周部と、
分周比の外部設定指示である分周比設定信号を受信し、前記分周比設定信号、前記R分周クロックおよび前記分周クロックから、前記位相切替を制御するための前記分周比制御信号を生成する分周比設定部と、
を備え、
P、Q、Rは、P≧1、Q≧3、R≧1の整数であって、前記入力クロックを分周する際の前記分周比として、P×R×2、P×R×2±1×P/Q、P×R×2±2×P/Qの5つの値を設定可能とし、設定された前記分周比を持つ前記分周クロックを出力する、
ことを特徴とする分周装置。
入力クロックを発振するクロック源と、
前記入力クロックを1/P分周する1/P分周部と、
1/P分周された信号の位相をシフトして、複数の異なるQ相の信号を出力する位相シフト部と、
分周比制御信号にもとづき、Q相の内の1つの位相の信号をスイッチングして位相切替を行うスイッチ部と、
前記スイッチ部の出力であるスイッチクロック信号を1/R分周して、R分周クロックを出力する1/R分周部と、
前記R分周クロックを1/2分周して、分周クロックを出力する1/2分周部と、
分周比の外部設定指示である分周比設定信号を受信し、前記分周比設定信号、前記R分周クロックおよび前記分周クロックから、前記位相切替を制御するための前記分周比制御信号を生成する分周比設定部と、
を備え、
P、Q、Rは、P≧1、Q≧3、R≧1の整数であって、前記入力クロックを分周する際の前記分周比として、P×R×2、P×R×2±1×P/Q、P×R×2±2×P/Qの5つの値を設定可能とし、設定された前記分周比を持つ前記分周クロックを出力する、
ことを特徴とする分周装置。
(付記2) 前記分周比設定部は、
前記分周クロックの1周期に含まれる、前記R分周クロックの2つのクロックパルスに対して、1つの前記クロックパルスを選択するか、2つの前記クロックパルスを選択するか、前記クロックパルスを選択しないかの3つの選択制御を行い、
前記分周比設定信号をデコードして極性ビットを取得し、
前記クロックパルスを選択しないときは、P×R×2の前記分周比を設定するための前記分周比制御信号を生成し、
1つの前記クロックパルスを選択し、かつ前記極性ビットが0のときは、P×R×2−1×P/Qの前記分周比を設定するための前記分周比制御信号を生成し、
1つの前記クロックパルスを選択し、かつ前記極性ビットが1のときは、P×R×2+1×P/Qの前記分周比を設定するための前記分周比制御信号を生成し、
2つの前記クロックパルスを選択し、かつ前記極性ビットが0のときは、P×R×2−2×P/Qの前記分周比を設定するための前記分周比制御信号を生成し、
2つの前記クロックパルスを選択し、かつ前記極性ビットが1のときは、P×R×2+2×P/Qの前記分周比を設定するための前記分周比制御信号を生成する、
ことを特徴とする付記1記載の分周装置。
前記分周クロックの1周期に含まれる、前記R分周クロックの2つのクロックパルスに対して、1つの前記クロックパルスを選択するか、2つの前記クロックパルスを選択するか、前記クロックパルスを選択しないかの3つの選択制御を行い、
前記分周比設定信号をデコードして極性ビットを取得し、
前記クロックパルスを選択しないときは、P×R×2の前記分周比を設定するための前記分周比制御信号を生成し、
1つの前記クロックパルスを選択し、かつ前記極性ビットが0のときは、P×R×2−1×P/Qの前記分周比を設定するための前記分周比制御信号を生成し、
1つの前記クロックパルスを選択し、かつ前記極性ビットが1のときは、P×R×2+1×P/Qの前記分周比を設定するための前記分周比制御信号を生成し、
2つの前記クロックパルスを選択し、かつ前記極性ビットが0のときは、P×R×2−2×P/Qの前記分周比を設定するための前記分周比制御信号を生成し、
2つの前記クロックパルスを選択し、かつ前記極性ビットが1のときは、P×R×2+2×P/Qの前記分周比を設定するための前記分周比制御信号を生成する、
ことを特徴とする付記1記載の分周装置。
(付記3) 前記分周比設定部は、
前記分周比設定信号をデコードして、前記極性ビット、第1の分周比設定ビット、第2の分周比設定ビットを生成するデコーダと、
前記分周クロックの論理レベルにより、前記第1の分周比設定ビットまたは前記第2の分周比設定ビットのいずれかを選択してゲート信号として出力するセレクタと、
前記ゲート信号の論理レベルで、前記R分周クロックの通過または阻止を行うことで、前記選択制御の3つの状態を表すトリガ信号を生成するラッチと、
前記トリガ信号と前記極性ビットを受信し、前記極性ビットが0のときに入力した前記トリガ信号によりカウントダウンを行い、前記極性ビットが1のときに入力した前記トリガ信号によりカウントアップを行って、カウント値を前記分周比制御信号として出力するカウンタと、
を有することを特徴とする付記2記載の分周装置。
前記分周比設定信号をデコードして、前記極性ビット、第1の分周比設定ビット、第2の分周比設定ビットを生成するデコーダと、
前記分周クロックの論理レベルにより、前記第1の分周比設定ビットまたは前記第2の分周比設定ビットのいずれかを選択してゲート信号として出力するセレクタと、
前記ゲート信号の論理レベルで、前記R分周クロックの通過または阻止を行うことで、前記選択制御の3つの状態を表すトリガ信号を生成するラッチと、
前記トリガ信号と前記極性ビットを受信し、前記極性ビットが0のときに入力した前記トリガ信号によりカウントダウンを行い、前記極性ビットが1のときに入力した前記トリガ信号によりカウントアップを行って、カウント値を前記分周比制御信号として出力するカウンタと、
を有することを特徴とする付記2記載の分周装置。
(付記4) 前記位相シフト部は、Q=4の位相シフトを行って、位相差が0度のクロック信号(0)、90度のクロック信号(90)、180度のクロック信号(180)、270度のクロック信号(270)を出力する場合、
前記スイッチ部は、
前記分周比制御信号をデコードして、第1のパス切替信号、第2のパス切替信号、第3のパス切替信号を生成するデコーダと、
前記第1のパス切替信号にもとづいて、前記クロック信号(0)と前記クロック信号(180)とのパス切り替えを行って、第1のクロック信号として出力する第1のパス切替部と、
前記第2のパス切替信号にもとづいて、前記クロック信号(90)と前記クロック信号(270)とのパス切り替えを行って、第2のクロック信号として出力する第2のパス切替部と、
前記第3のパス切替信号にもとづいて、前記第1のクロック信号と前記第2のクロック信号とのパス切り替えを行って、前記スイッチクロック信号として出力する第3のパス切替部と、
を有することを特徴とする付記1記載の分周装置。
前記スイッチ部は、
前記分周比制御信号をデコードして、第1のパス切替信号、第2のパス切替信号、第3のパス切替信号を生成するデコーダと、
前記第1のパス切替信号にもとづいて、前記クロック信号(0)と前記クロック信号(180)とのパス切り替えを行って、第1のクロック信号として出力する第1のパス切替部と、
前記第2のパス切替信号にもとづいて、前記クロック信号(90)と前記クロック信号(270)とのパス切り替えを行って、第2のクロック信号として出力する第2のパス切替部と、
前記第3のパス切替信号にもとづいて、前記第1のクロック信号と前記第2のクロック信号とのパス切り替えを行って、前記スイッチクロック信号として出力する第3のパス切替部と、
を有することを特徴とする付記1記載の分周装置。
(付記5) 前記スイッチ部は、
前記スイッチクロック信号のパルス割れの発生を抑制するパルス割れ回避用タイミング制御部と、
前記第2のパス切替部によるパス切替の完了後に、前記第1のパス切替部によるパス切替を実行するための第1の切替トリガを発生する第1の切替トリガ発生部と、
前記第1のパス切替部によるパス切替の完了後に、前記第2のパス切替部によるパス切替を実行するための第2の切替トリガを発生する第2の切替トリガ発生部と、
前記第1のクロック信号と前記第2のクロック信号とが同時に遷移しないように、前記第1のパス切替部に対してパス切替動作を制限して、グリッチの発生を抑制する第1のグリッチ発生回避用タイミング制御部と、
前記第1のクロック信号と前記第2のクロック信号とが同時に遷移しないように、前記第2のパス切替部に対してパス切替動作を制限して、グリッチの発生を抑制する第2のグリッチ発生回避用タイミング制御部と、
をさらに備え、
前記パルス割れ回避用タイミング制御部は、前記第1のクロック信号と前記第2のクロック信号とが同じレベルのときにのみ、前記第3のパス切替信号を前記第3のパス切替部へ印加して、前記位相切替を実行し、
前記第1の切替トリガ発生部は、前記第3のパス切替信号の論理レベルから、前記第2のクロック信号が前記第3のパス切替部で現在選択されているか否かを判別し、前記第2のクロック信号が前記スイッチクロック信号として選択出力されている場合は、前記スイッチクロック信号を用いて、前記デコーダの出力直後の前記第1のパス切替信号を保持し、保持した前記第1のパス切替信号の出力を前記第1の切替トリガとし、
前記第1のグリッチ発生回避用タイミング制御部は、前記第1の切替トリガ発生部から出力された前記第1のパス切替信号を、前記第2のクロック信号で保持することで、前記第2のパス切替部から前記第2のクロック信号がHighあるいはLowの予め回路的に定められた論理レベルのときに、前記第1のパス切替信号を前記第1のパス切替部へ印加し、
前記第2の切替トリガ発生部は、前記第3のパス切替信号の論理レベルから、前記第1のクロック信号が前記第3のパス切替部で現在選択されているか否かを判別し、前記第1のクロック信号が前記スイッチクロック信号として選択出力されている場合は、前記スイッチクロック信号を用いて、前記デコーダの出力直後の前記第2のパス切替信号を保持し、保持した前記第2のパス切替信号の出力を前記第2の切替トリガとし、
前記第2のグリッチ発生回避用タイミング制御部は、前記第2の切替トリガ発生部から出力された前記第2のパス切替信号を、前記第1のクロック信号で保持することで、前記第1のパス切替部から前記第1のクロック信号がHighあるいはLowの予め回路的に定められた論理レベルのときに、前記第2のパス切替信号を前記第2のパス切替部へ印加する、
ことを特徴とする付記4記載の分周装置。
前記スイッチクロック信号のパルス割れの発生を抑制するパルス割れ回避用タイミング制御部と、
前記第2のパス切替部によるパス切替の完了後に、前記第1のパス切替部によるパス切替を実行するための第1の切替トリガを発生する第1の切替トリガ発生部と、
前記第1のパス切替部によるパス切替の完了後に、前記第2のパス切替部によるパス切替を実行するための第2の切替トリガを発生する第2の切替トリガ発生部と、
前記第1のクロック信号と前記第2のクロック信号とが同時に遷移しないように、前記第1のパス切替部に対してパス切替動作を制限して、グリッチの発生を抑制する第1のグリッチ発生回避用タイミング制御部と、
前記第1のクロック信号と前記第2のクロック信号とが同時に遷移しないように、前記第2のパス切替部に対してパス切替動作を制限して、グリッチの発生を抑制する第2のグリッチ発生回避用タイミング制御部と、
をさらに備え、
前記パルス割れ回避用タイミング制御部は、前記第1のクロック信号と前記第2のクロック信号とが同じレベルのときにのみ、前記第3のパス切替信号を前記第3のパス切替部へ印加して、前記位相切替を実行し、
前記第1の切替トリガ発生部は、前記第3のパス切替信号の論理レベルから、前記第2のクロック信号が前記第3のパス切替部で現在選択されているか否かを判別し、前記第2のクロック信号が前記スイッチクロック信号として選択出力されている場合は、前記スイッチクロック信号を用いて、前記デコーダの出力直後の前記第1のパス切替信号を保持し、保持した前記第1のパス切替信号の出力を前記第1の切替トリガとし、
前記第1のグリッチ発生回避用タイミング制御部は、前記第1の切替トリガ発生部から出力された前記第1のパス切替信号を、前記第2のクロック信号で保持することで、前記第2のパス切替部から前記第2のクロック信号がHighあるいはLowの予め回路的に定められた論理レベルのときに、前記第1のパス切替信号を前記第1のパス切替部へ印加し、
前記第2の切替トリガ発生部は、前記第3のパス切替信号の論理レベルから、前記第1のクロック信号が前記第3のパス切替部で現在選択されているか否かを判別し、前記第1のクロック信号が前記スイッチクロック信号として選択出力されている場合は、前記スイッチクロック信号を用いて、前記デコーダの出力直後の前記第2のパス切替信号を保持し、保持した前記第2のパス切替信号の出力を前記第2の切替トリガとし、
前記第2のグリッチ発生回避用タイミング制御部は、前記第2の切替トリガ発生部から出力された前記第2のパス切替信号を、前記第1のクロック信号で保持することで、前記第1のパス切替部から前記第1のクロック信号がHighあるいはLowの予め回路的に定められた論理レベルのときに、前記第2のパス切替信号を前記第2のパス切替部へ印加する、
ことを特徴とする付記4記載の分周装置。
(付記6) 前記スイッチ部は、前記分周比制御信号に遅延変動が生じた場合のタイミングずれを抑制するために、
前記第1のパス切替信号を前記スイッチクロック信号でリタイミングする第1のリタイミング回路と、
前記第2のパス切替信号を前記スイッチクロック信号でリタイミングする第2のリタイミング回路と、
をさらに有することを特徴とする付記4記載の分周装置。
前記第1のパス切替信号を前記スイッチクロック信号でリタイミングする第1のリタイミング回路と、
前記第2のパス切替信号を前記スイッチクロック信号でリタイミングする第2のリタイミング回路と、
をさらに有することを特徴とする付記4記載の分周装置。
(付記7) 前記第1のパス切替部、前記第2のパス切替部および前記第3のパス切替部を差動化回路で構成する場合、少なくとも前記第1のパス切替部の出力段と前記第2のパス切替部の出力段とに強制差動化回路を配置し、
前記強制差動化回路は、
第1の入力端子にHighレベルまたはLowレベルを示す正常レベルの信号が入力し、第2の入力端子にHighレベルとLowレベルの中間レベルの信号が入力した場合、
前記中間レベルを前記正常レベルの反転レベルに補償して、第1の出力端子から前記正常レベルの信号を出力し、第2の出力端子から前記第1の入力端子に入力された信号の反転レベルの信号を出力する、
ことを特徴とする付記4記載の分周装置。
前記強制差動化回路は、
第1の入力端子にHighレベルまたはLowレベルを示す正常レベルの信号が入力し、第2の入力端子にHighレベルとLowレベルの中間レベルの信号が入力した場合、
前記中間レベルを前記正常レベルの反転レベルに補償して、第1の出力端子から前記正常レベルの信号を出力し、第2の出力端子から前記第1の入力端子に入力された信号の反転レベルの信号を出力する、
ことを特徴とする付記4記載の分周装置。
1 分周装置
11 クロック源
12 1/P分周部
13 位相シフト部
14 1/R分周部
15 1/2分周部
20 分周比設定部
30 スイッチ部(回転スイッチ)
ck 入力クロック
d1 クロック信号(0)
d2 クロック信号(90)
d3 クロック信号(180)
d4 クロック信号(270)
D0 スイッチクロック信号
D1 R分周クロック
DIVOUT 分周クロック
DIVSET 分周比設定信号
DIVCONT 分周比制御信号
11 クロック源
12 1/P分周部
13 位相シフト部
14 1/R分周部
15 1/2分周部
20 分周比設定部
30 スイッチ部(回転スイッチ)
ck 入力クロック
d1 クロック信号(0)
d2 クロック信号(90)
d3 クロック信号(180)
d4 クロック信号(270)
D0 スイッチクロック信号
D1 R分周クロック
DIVOUT 分周クロック
DIVSET 分周比設定信号
DIVCONT 分周比制御信号
Claims (7)
- 可変分周を行う分周装置において、
入力クロックを発振するクロック源と、
前記入力クロックを1/P分周する1/P分周部と、
1/P分周された信号の位相をシフトして、複数の異なるQ相の信号を出力する位相シフト部と、
分周比制御信号にもとづき、Q相の内の1つの位相の信号をスイッチングして位相切替を行うスイッチ部と、
前記スイッチ部の出力であるスイッチクロック信号を1/R分周して、R分周クロックを出力する1/R分周部と、
前記R分周クロックを1/2分周して、分周クロックを出力する1/2分周部と、
分周比の外部設定指示である分周比設定信号を受信し、前記分周比設定信号、前記R分周クロックおよび前記分周クロックから、前記位相切替を制御するための前記分周比制御信号を生成する分周比設定部と、
を備え、
P、Q、Rは、P≧1、Q≧3、R≧1の整数であって、前記入力クロックを分周する際の前記分周比として、P×R×2、P×R×2±1×P/Q、P×R×2±2×P/Qの5つの値を設定可能とし、設定された前記分周比を持つ前記分周クロックを出力する、
ことを特徴とする分周装置。 - 前記分周比設定部は、
前記分周クロックの1周期に含まれる、前記R分周クロックの2つのクロックパルスに対して、1つの前記クロックパルスを選択するか、2つの前記クロックパルスを選択するか、前記クロックパルスを選択しないかの3つの選択制御を行い、
前記分周比設定信号をデコードして極性ビットを取得し、
前記クロックパルスを選択しないときは、P×R×2の前記分周比を設定するための前記分周比制御信号を生成し、
1つの前記クロックパルスを選択し、かつ前記極性ビットが0のときは、P×R×2−1×P/Qの前記分周比を設定するための前記分周比制御信号を生成し、
1つの前記クロックパルスを選択し、かつ前記極性ビットが1のときは、P×R×2+1×P/Qの前記分周比を設定するための前記分周比制御信号を生成し、
2つの前記クロックパルスを選択し、かつ前記極性ビットが0のときは、P×R×2−2×P/Qの前記分周比を設定するための前記分周比制御信号を生成し、
2つの前記クロックパルスを選択し、かつ前記極性ビットが1のときは、P×R×2+2×P/Qの前記分周比を設定するための前記分周比制御信号を生成する、
ことを特徴とする請求項1記載の分周装置。 - 前記分周比設定部は、
前記分周比設定信号をデコードして、前記極性ビット、第1の分周比設定ビット、第2の分周比設定ビットを生成するデコーダと、
前記分周クロックの論理レベルにより、前記第1の分周比設定ビットまたは前記第2の分周比設定ビットのいずれかを選択してゲート信号として出力するセレクタと、
前記ゲート信号の論理レベルで、前記R分周クロックの通過または阻止を行うことで、前記選択制御の3つの状態を表すトリガ信号を生成するラッチと、
前記トリガ信号と前記極性ビットを受信し、前記極性ビットが0のときに入力した前記トリガ信号によりカウントダウンを行い、前記極性ビットが1のときに入力した前記トリガ信号によりカウントアップを行って、カウント値を前記分周比制御信号として出力するカウンタと、
を有することを特徴とする請求項2記載の分周装置。 - 前記位相シフト部は、Q=4の位相シフトを行って、位相差が0度のクロック信号(0)、90度のクロック信号(90)、180度のクロック信号(180)、270度のクロック信号(270)を出力する場合、
前記スイッチ部は、
前記分周比制御信号をデコードして、第1のパス切替信号、第2のパス切替信号、第3のパス切替信号を生成するデコーダと、
前記第1のパス切替信号にもとづいて、前記クロック信号(0)と前記クロック信号(180)とのパス切り替えを行って、第1のクロック信号として出力する第1のパス切替部と、
前記第2のパス切替信号にもとづいて、前記クロック信号(90)と前記クロック信号(270)とのパス切り替えを行って、第2のクロック信号として出力する第2のパス切替部と、
前記第3のパス切替信号にもとづいて、前記第1のクロック信号と前記第2のクロック信号とのパス切り替えを行って、前記スイッチクロック信号として出力する第3のパス切替部と、
を有することを特徴とする請求項1記載の分周装置。 - 前記スイッチ部は、
前記スイッチクロック信号のパルス割れの発生を抑制するパルス割れ回避用タイミング制御部と、
前記第2のパス切替部によるパス切替の完了後に、前記第1のパス切替部によるパス切替を実行するための第1の切替トリガを発生する第1の切替トリガ発生部と、
前記第1のパス切替部によるパス切替の完了後に、前記第2のパス切替部によるパス切替を実行するための第2の切替トリガを発生する第2の切替トリガ発生部と、
前記第1のクロック信号と前記第2のクロック信号とが同時に遷移しないように、前記第1のパス切替部に対してパス切替動作を制限して、グリッチの発生を抑制する第1のグリッチ発生回避用タイミング制御部と、
前記第1のクロック信号と前記第2のクロック信号とが同時に遷移しないように、前記第2のパス切替部に対してパス切替動作を制限して、グリッチの発生を抑制する第2のグリッチ発生回避用タイミング制御部と、
をさらに備え、
前記パルス割れ回避用タイミング制御部は、前記第1のクロック信号と前記第2のクロック信号とが同じレベルのときにのみ、前記第3のパス切替信号を前記第3のパス切替部へ印加して、前記位相切替を実行し、
前記第1の切替トリガ発生部は、前記第3のパス切替信号の論理レベルから、前記第2のクロック信号が前記第3のパス切替部で現在選択されているか否かを判別し、前記第2のクロック信号が前記スイッチクロック信号として選択出力されている場合は、前記スイッチクロック信号を用いて、前記デコーダの出力直後の前記第1のパス切替信号を保持し、保持した前記第1のパス切替信号の出力を前記第1の切替トリガとし、
前記第1のグリッチ発生回避用タイミング制御部は、前記第1の切替トリガ発生部から出力された前記第1のパス切替信号を、前記第2のクロック信号で保持することで、前記第2のパス切替部から前記第2のクロック信号がHighあるいはLowの予め回路的に定められた論理レベルのときに、前記第1のパス切替信号を前記第1のパス切替部へ印加し、
前記第2の切替トリガ発生部は、前記第3のパス切替信号の論理レベルから、前記第1のクロック信号が前記第3のパス切替部で現在選択されているか否かを判別し、前記第1のクロック信号が前記スイッチクロック信号として選択出力されている場合は、前記スイッチクロック信号を用いて、前記デコーダの出力直後の前記第2のパス切替信号を保持し、保持した前記第2のパス切替信号の出力を前記第2の切替トリガとし、
前記第2のグリッチ発生回避用タイミング制御部は、前記第2の切替トリガ発生部から出力された前記第2のパス切替信号を、前記第1のクロック信号で保持することで、前記第1のパス切替部から前記第1のクロック信号がHighあるいはLowの予め回路的に定められた論理レベルのときに、前記第2のパス切替信号を前記第2のパス切替部へ印加する、
ことを特徴とする請求項4記載の分周装置。 - 前記スイッチ部は、前記分周比制御信号に遅延変動が生じた場合のタイミングずれを抑制するために、
前記第1のパス切替信号を前記スイッチクロック信号でリタイミングする第1のリタイミング回路と、
前記第2のパス切替信号を前記スイッチクロック信号でリタイミングする第2のリタイミング回路と、
をさらに有することを特徴とする請求項4記載の分周装置。 - 前記第1のパス切替部、前記第2のパス切替部および前記第3のパス切替部を差動化回路で構成する場合、少なくとも前記第1のパス切替部の出力段と前記第2のパス切替部の出力段とに強制差動化回路を配置し、
前記強制差動化回路は、
第1の入力端子にHighレベルまたはLowレベルを示す正常レベルの信号が入力し、第2の入力端子にHighレベルとLowレベルの中間レベルの信号が入力した場合、
前記中間レベルを前記正常レベルの反転レベルに補償して、第1の出力端子から前記正常レベルの信号を出力し、第2の出力端子から前記第1の入力端子に入力された信号の反転レベルの信号を出力する、
ことを特徴とする請求項4記載の分周装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016208452A (ja) * | 2015-04-28 | 2016-12-08 | 三菱電機株式会社 | 分周器 |
JP2018522472A (ja) * | 2015-06-16 | 2018-08-09 | テレフオンアクチーボラゲット エルエム エリクソン(パブル) | 電子回路、位相ロックループ、送受信機回路、無線局、及び周波数分割の方法 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7813466B2 (en) * | 2007-03-13 | 2010-10-12 | Applied Micro Circuit Corporation | Jitter-free divider |
TWI376877B (en) * | 2008-12-26 | 2012-11-11 | Ind Tech Res Inst | Clock generator and multimodulus frequency divider and delta-sigma modulator thereof |
US8290113B2 (en) * | 2011-03-18 | 2012-10-16 | Texas Instruments Incorporated | Frequency synthesizer prescaler scrambling |
US8963588B2 (en) * | 2011-08-22 | 2015-02-24 | Infineon Technologies Ag | Fractional frequency divider |
US8988119B2 (en) | 2012-12-27 | 2015-03-24 | International Business Machines Corporation | System, a method and a computer program product for electronic sub-integer frequency division |
US9008261B2 (en) * | 2013-01-14 | 2015-04-14 | Liming Xiu | Circuits and methods for using a flying-adder synthesizer as a fractional frequency divider |
CN105743497B (zh) * | 2014-12-08 | 2018-12-07 | 中芯国际集成电路制造(上海)有限公司 | 分频器及其方法以及包含该分频器的锁相环和半导体装置 |
US11384733B2 (en) * | 2015-12-17 | 2022-07-12 | Vestas Wind Systems A/S | Modulating wind power plant output using different frequency modulation components for damping grid oscillations |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0983353A (ja) * | 1995-09-20 | 1997-03-28 | Toshiba Corp | 分周回路及びフィルタ回路 |
JPH1032486A (ja) * | 1996-07-16 | 1998-02-03 | Fujitsu Ltd | 分数分周器及びpll回路 |
JP2001292062A (ja) * | 2000-03-10 | 2001-10-19 | Nokia Mobile Phones Ltd | 分数マルチモジュラス・プレスケーラ |
JP2002305440A (ja) * | 2001-01-31 | 2002-10-18 | Dolphin Integration | デジタル信号の分周方法及び分周器 |
JP2008172512A (ja) * | 2007-01-11 | 2008-07-24 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ及びフェーズロックループ、並びにクロック生成方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2697703B1 (fr) * | 1992-10-30 | 1995-01-13 | Sgs Thomson Microelectronics | Multiplexeur recevant en entrée une pluralité de signaux identiques mais déphasés. |
JP2758564B2 (ja) | 1994-05-20 | 1998-05-28 | 株式会社岡本工作機械製作所 | 分周装置及び歯車研削装置及び砥石成形装置 |
US6157694A (en) * | 1998-12-09 | 2000-12-05 | Lucent Technologies, Inc. | Fractional frequency divider |
US6671341B1 (en) * | 1999-09-17 | 2003-12-30 | Agere Systems, Inc. | Glitch-free phase switching synthesizer |
US7035367B2 (en) * | 2001-09-26 | 2006-04-25 | Nokia Corporation | Fractional multi-modulus prescaler |
US6760398B2 (en) * | 2001-10-05 | 2004-07-06 | Asulab S.A. | Switched phase dual-modulus prescaler circuit having means for reducing power consumption |
EP1300950A1 (fr) | 2001-10-05 | 2003-04-09 | Asulab S.A. | Circuit compteur diviseur double mode à phase commutée pour un synthétiseur de fréquence |
US6542013B1 (en) * | 2002-01-02 | 2003-04-01 | Intel Corporation | Fractional divisors for multiple-phase PLL systems |
JP2004201169A (ja) | 2002-12-20 | 2004-07-15 | Sony Ericsson Mobilecommunications Japan Inc | 可変分周回路及びpll回路 |
TWI376876B (en) * | 2006-10-23 | 2012-11-11 | Realtek Semiconductor Corp | Fraction-n frequency divider and method thereof |
US7486145B2 (en) | 2007-01-10 | 2009-02-03 | International Business Machines Corporation | Circuits and methods for implementing sub-integer-N frequency dividers using phase rotators |
-
2008
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- 2009-06-01 AT AT09161621T patent/ATE521136T1/de not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0983353A (ja) * | 1995-09-20 | 1997-03-28 | Toshiba Corp | 分周回路及びフィルタ回路 |
JPH1032486A (ja) * | 1996-07-16 | 1998-02-03 | Fujitsu Ltd | 分数分周器及びpll回路 |
JP2001292062A (ja) * | 2000-03-10 | 2001-10-19 | Nokia Mobile Phones Ltd | 分数マルチモジュラス・プレスケーラ |
JP2002305440A (ja) * | 2001-01-31 | 2002-10-18 | Dolphin Integration | デジタル信号の分周方法及び分周器 |
JP2008172512A (ja) * | 2007-01-11 | 2008-07-24 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ及びフェーズロックループ、並びにクロック生成方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016208452A (ja) * | 2015-04-28 | 2016-12-08 | 三菱電機株式会社 | 分周器 |
JP2018522472A (ja) * | 2015-06-16 | 2018-08-09 | テレフオンアクチーボラゲット エルエム エリクソン(パブル) | 電子回路、位相ロックループ、送受信機回路、無線局、及び周波数分割の方法 |
Also Published As
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---|---|
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EP2154786A1 (en) | 2010-02-17 |
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