JP2008123402A - 可変クロック発生回路および可変クロック発生回路を備えたサーボドライブ装置 - Google Patents

Abstract

【課題】任意の分周クロックを生成するとともに任意のディーティ比で分周クロックを生成でき、分周クロックの分周周波数とデューティ比を動的に変更することができる可変クロック発生回路および可変クロック発生回路を備えたサーボドライブ装置を提供する。
【解決手段】分周クロックＳ４を停止するアイドル状態を生成するアイドル状態デコード部１１０と分周状態デコード部１１１、１１２、１１３、１１Ｎから構成され、入力した周波数選択信号Ｓ３および状態Ｓ５に基づいて次状態Ｓ６を生成する分周デコーダ１１と、次状態Ｓ６を入力クロックＳ１でラッチし新たな状態Ｓ５を生成する状態記憶フリップフロップ１２を備え、状態記憶フリップフロップ１２の出力である状態Ｓ５の任意の１ビットを分周クロックＳ４とする。
【選択図】図１

Description

本発明は、ディジタル回路を駆動する可変クロック発生回路および可変クロック発生回路を備えたサーボドライブ装置に関する。

例えば、サーボドライブ装置ではクロックの周波数を変更することにより消費電力の低減ができることから、従来、クロック周波数を可変できる可変クロック発生回路がいろいろ提案されてきた。
図１１は、第１従来技術を示す可変クロック発生回路の構成図である。
図１１において、１は可変クロック発生回路、４は計数回路、５は比較回路である。また、Ｓ１は入力クロック、Ｓ４は分周クロックである。
以下、図１１を用いて第１従来技術における可変クロック発生回路の構成を説明する。
第１従来技術における可変クロック発生回路１は、計数回路４と比較回路５によって構成される。計数回路４は、予め定められたロード値を開始値として入力クロックＳ１を計数して比較回路５に出力する。比較回路５は、計数回路４の計数値が設定値と等しくなると再びロード値から計数が開始されるようにロード信号を計数回路４へと出力する（例えば、特許文献１参照）。

図１２は、第２従来技術を示す可変クロック発生回路の構成図である。
図１２において、１は可変クロック発生回路、４は計数回路、６はセレクタ、７はフリップフロップ（以下ＦＦと記す）、８は論理ゲートである。また、Ｓ１は入力クロック、Ｓ３は周波数選択信号、Ｓ４は分周クロックである。
以下、図１２を用いて第２従来技術における可変クロック発生回路の構成を説明する。
第２従来技術における可変クロック発生回路１は、分周クロックＳ４を生成する回路として、入力クロックＳ１で動作するバイナリアップカウンタである計数回路４と、その計数回路４のロード信号を周波数選択信号Ｓ３で選択するセレクタ６と、その計数回路４の出力ビットを入力クロックＳ１の逆相のクロックで保持するＦＦ７と、その計数回路４の出力ビットとＦＦ７の出力信号から分周クロックＳ４を生成する論理ゲート８を具備している（例えば、特許文献２参照）。

図１３は、第３従来技術を示す可変クロック発生回路の構成図である。
図１３において、１は可変クロック発生回路、９はエッジトリガＤラッチ、１０はセレクタ、１３ａは１／１分周器、１３ｂは１／２分周器、１３ｃは１／４分周器、１３ｄは１／６４分周器、１３ｅは１／１２８分周器、１４は遅延素子である。また、Ｓ１は入力クロック、Ｓ３は周波数選択信号、Ｓ４は分周クロックである。
以下、図１３を用いて第３従来技術における可変クロック発生回路の構成を説明する。
第３従来技術の可変クロック発生回路１において、セレクタ１０は、エッジトリガＤラッチ９からの選択信号に応じて複数の分周器１３ａ〜１３ｅから出力された複数の分周クロックから１つを選択する。遅延素子１４は、可変クロック発生回路１の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周クロックの位相がたとえ一致しないような場合であっても、１／１分周クロックが他の分周クロックよりもわずかに遅れてセレクタ１０に到達するように、１／１分周クロックに所定の遅延を与えている（例えば、特許文献３参照）。

このように、従来の可変クロック発生回路は計数回路のロード値を周波数選択信号で切り替えて分周クロックを生成するか、複数の分周器を備えて、分周器の出力を周波数選択信号で切り替えて分周クロックを生成するのである。
特開２００６−１７４０９８号公報（第１図） 特開２００４−１６５７５７号公報（第１図） 特開２００１−２９６９３７号公報（第１図）

しかしながら、従来の可変クロック発生回路は、分周回路の切り替え時に分周クロックにグリッジが発生するようになっているので、動的に周波数を変更することができないという問題があった。そのため、動的に周波数を変更できないことからサーボモータを駆動制御するサーボドライブ装置への適用に制限が生じていた。
また、グリッジが発生しない場合においても、周波数の切り替え時にはパルスの幅が決定できないため、指定以外の周波数を生成してしまうといった問題もある。
また、分周クロックのディレイ調整なしには利用できないというような問題もあった。また、分周クロックの周波数は変更できるが、デューティを任意に設定できないという問題もあった。

本発明はこのような問題点に鑑みてなされたものであり、任意の分周クロックを生成するとともに任意のディーティ比で分周クロックを生成でき、グリッジを発生することなしに分周クロックの分周周波数やデューティ比を動的に変更することができる可変クロック発生回路を提供することを目的とする。また、指定された分周クロックのみ生成し、指定以外の周波数の生成を防止できる可変クロック発生回路を提供することを目的とする。
さらに、動的にクロック周波数を変更することができることから、より消費電力の低減化が図れる可変クロック発生回路を備えたサーボドライブ装置を提供することを目的とする。

上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、入力クロックと分周周波数を選択する周波数選択信号に基づいて可変の分周クロックを生成する可変クロック発生回路において、状態と前記周波数選択信号を入力し、それらに基づいて前記状態をデコードして次状態を生成する分周デコーダと、前記次状態を前記入力クロックでラッチして新たな状態を生成する状態記憶フリップフロップと、を用いて複数の前記状態を持つ順序回路を構成し、前記状態記憶フリップフロップは、ラッチして生成した前記新たな状態の内の１ビットを前記分周クロックとして出力することを特徴としている。

また、請求項２に記載の発明は、請求項１に記載の可変クロック発生回路において、前記分周デコーダは、前記分周クロックを停止するアイドル状態を生成するアイドル状態デコード部と、前記周波数選択信号および前記状態に基づいて次状態を生成する複数の分周状態デコード部と、から成ることを特徴としている。

また、請求項３に記載の発明は、請求項１に記載の可変クロック発生回路において、前記新たな状態の内の１ビットとは、前記状態記憶フリップフロップでラッチした前記状態の最下位ビットであることを特徴としている。

また、請求項４に記載の発明は、請求項２に記載の可変クロック発生回路において、前記分周デコーダは、前記分周クロックの立ち上がりを生成する入力クロックの一つ前の入力クロックで前記周波数選択信号を検査し、その結果に基づいて前記複数の分周状態デコード部のうちのどこに遷移するかを選択することを特徴としている。

また、請求項５に記載の発明は、請求項２に記載の可変クロック発生回路において、前記分周デコーダは、現在の選択と異なる前記分周状態デコード部へと状態遷移する場合には前記アイドル状態デコード部を通過する様にデコードすることを特徴としている。

また、請求項６に記載の発明は、請求項２に記載の可変クロック発生回路において、前記分周デコーダは、それぞれ前記分周クロックがとりうるディーティを生成するデューティ状態デコード部を前記分周状態デコード部に備えたことを特徴としている。

また、請求項７に記載の発明は、請求項６に記載の可変クロック発生回路において、前記分周デコーダは、前記分周クロックの立ち上がりを生成する入力クロックの一つ前の入力クロックで周波数選択信号およびデューティ選択信号を検査し、その結果に基づいて前記デューティ状態デコード部のうちのどこに遷移するかを選択し、現在の選択と異なる前記デューティ状態デコード部へと状態遷移する場合には前記分周クロックを停止するアイドル状態を通過する様にデコードすることを特徴としている。

また、請求項８に記載の発明は、クロックを有し、サーボモータを駆動制御するサーボドライブ装置において、請求項１から７のいずれか１項に記載の可変クロック発生回路を備え、前記クロックの周波数を可変としたことを特徴としている。

また、請求項９に記載の発明は、データバスを有するＣＰＵを備え、サーボモータを駆動制御するサーボドライブ装置において、請求項１または２に記載の可変クロック発生回路を備え、前記ＣＰＵは、前記可変クロック発生回路で生成した前記分周クロックを入力クロックとし、前記データバスを通して前記周波数選択信号を設定することを特徴としている。

また、請求項１０に記載の発明は、データバスを有するＣＰＵを備え、サーボモータを駆動制御するサーボドライブ装置において、請求項７に記載の可変クロック発生回路を備え、前記ＣＰＵは、前記可変クロック発生回路で生成した前記分周クロックを入力クロックとし、前記データバスを通して前記周波数選択信号と前記デューティ選択信号を設定することを特徴としている。

また、請求項１１に記載の発明は、請求項９または１０に記載の可変クロック発生回路を備えたサーボドライブ装置において、前記ＣＰＵは、前記ＣＰＵの負荷の大きさに応じて、前記ＣＰＵの入力クロックの周波数を前記可変クロック発生回路を用いて変更することを特徴としている。

また、請求項１２に記載の発明は、請求項９または１０に記載の可変クロック発生回路を備えたサーボドライブ装置において、前記可変クロック発生回路と前記ＣＰＵは割込みの接続を有し、前記ＣＰＵは、前記ＣＰＵの入力クロックである前記分周クロックが停止、すなわちアイドル状態に遷移した後、前記割込みにより前記分周クロック停止状態を解除しアイドル状態を抜けてその他の状態に遷移させることを特徴としている。

請求項１乃至４に記載の発明によると、グリッジの発生なしに分周クロックの周波数を動的に変更することができ、接続する回路の負荷に適合させて動作周波数を変更することができる可変クロック発生回路を得られる。

また、請求項５に記載の発明によると、周波数選択信号の検査期間を限定し、アイドル状態を状態遷移にはさむようにしているので、周波数選択信号で指定した分周クロックのみ生成し、指定以外の周波数の生成を防止できる可変クロック発生回路が得られる。

また、請求項６に記載の発明によると、グリッジの発生なしに分周クロックの周波数やデューティ比を動的に変更することができるため、ＣＰＵや接続する回路の負荷に適合させて動作周波数を変更することができる可変クロック発生回路を得ることができる。さらに、グリッジの発生なしに分周クロックのデューティ比を変更できることで、クロック周波数だけでなくクロックイネーブル信号としても利用することができる可変クロック発生回路が得られる。

また、請求項７に記載の発明によると、周波数選択信号とデューティ選択信号の検査期間を限定し、アイドル状態を状態遷移にはさむようにしているので、デューティ選択信号で指定されたデューティで、周波数選択信号で指定した分周クロックのみ生成できる可変クロック発生回路が得られる。

また、請求項８乃至１１に記載の発明によると、サーボドライブのＣＰＵの負荷にあわせて動作周波数を変更することができ、消費電力を低減することができるサーボドライブ装置が得られる。

また、請求項１２に記載の発明によると、クロック停止状態を割込みにより解除することができるため、ＣＰＵが無負荷時にはクロックを停止でき、消費電力を一層の低減することができるサーボドライブ装置が得られる。

以下、本発明の実施の形態について図を参照して説明する。

図１は、本発明の第１実施例を示す可変クロック発生回路の構成図である。
図１において、１は可変クロック発生回路、１１は分周デコーダ、１１０はアイドル状態デコード部、１１１は１／２分周状態デコード部、１１２は１／３分周状態デコード部、１１３は１／４分周状態デコード部、１１Ｎは１／（Ｎ＋１）分周状態デコード部、１２は状態記憶フリップフロップである。また、Ｓ１は入力クロック、Ｓ２はリセット、Ｓ３は周波数選択信号、Ｓ４は分周クロック、Ｓ５は状態、Ｓ６は次状態、ｎ、ｍはビット数である。尚、Ｎ、ｎ、ｍは正の整数である。
本発明が従来技術と異なる点は、可変クロック発生回路１を分周デコーダ１１と状態記憶フリップフロップ１２で構成し、分周クロックＳ４を順序回路で生成するようにしている点である。すなわち、図１において、分周デコーダ１１を複数の分周クロックを生成する分周状態デコード部１１０、１１１、１１２、１１３、１１Ｎで構成し、状態Ｓ５と周波数選択信号Ｓ３で次の状態Ｓ６を生成するようにしている点であり、また、状態記憶フリップフロップ１２で次状態Ｓ６を入力クロックＳ１でラッチして新たに状態Ｓ５とし、この状態Ｓ５の任意に設定した１ビットを分周クロックＳ４としている点である。

図２は、本発明の第１実施例を示す可変クロック発生回路の状態遷移図である。
以下、図２を用いて本実施例の可変クロック発生回路１の状態遷移について説明する。
先ず、リセットＳ２の後はアイドル状態に遷移する。
そして、周波数選択信号Ｓ３が０である間はアイドル状態に留まる。このアイドル状態ではクロック停止を行う。
そして、周波数選択信号Ｓ３が１になると１／２分周を作る状態群に遷移する。周波数選択信号Ｓ３が１である間はこの状態に留まり、１以外になると分周クロックＳ４の立ち上がりを生成する入力クロックＳ１の一つ前の入力クロックで状態遷移の要因を検査し、アイドル状態に遷移後、周波数選択信号Ｓ３が示す状態に遷移する。
同じように、周波数選択信号Ｓ３が２になると１／３分周を作る状態群に遷移する。周波数選択信号Ｓ３が２である間はこの状態に留まり、２以外になると分周クロックＳ４の立ち上がりを生成する入力クロックＳ１の一つ前の入力クロックで状態遷移の要因を検査し、アイドル状態に遷移後、周波数選択信号Ｓ３が示す状態に遷移する。
同じように、周波数選択信号Ｓ３が３になると１／４分周を作る状態群に遷移する。周波数選択信号Ｓ３が３である間はこの状態に留まり、３以外になると分周クロックＳ４の立ち上がりを生成する入力クロックＳ１の一つ前の入力クロックで状態遷移の要因を検査され、アイドル状態に遷移後、周波数選択信号Ｓ３が示す状態に遷移する。
同じように、周波数選択信号Ｓ３がＮになると１／（Ｎ＋１）分周を作る状態群に遷移する。周波数選択信号Ｓ３がＮである間はこの状態に留まり、Ｎ以外になると分周クロックＳ４の立ち上がりを生成する入力クロックＳ１の一つ前の入力クロックで状態遷移の要因を検査し、アイドル状態に遷移後、周波数選択信号Ｓ３が示す状態に遷移する。
なお、状態と周波数選択信号Ｓ３の割当ての一例を本実施例は示しており、所定の動作をする限り自由にしてよい。

図３は、本発明の第１実施例を示す可変クロック発生回路の状態遷移表である。
以下、図３を用いて本実施例の可変クロック発生回路１における分周クロックＳ４の生成について説明する。
図２で示したように、周波数選択信号Ｓ３に従い任意の分周を作る状態群に遷移する。各状態群では分周クロックＳ４を生成するため図３のような状態を取る。
その動作は、周波数選択信号Ｓ３が０の時はどのような状態Ｓ５であっても次状態Ｓ６は００００をデコードする。
周波数選択信号Ｓ３が１の時は１／２分周を作る状態群であり、状態Ｓ５が００００の時に次状態Ｓ６は０１０１をデコードし、状態Ｓ５が０１０１の時に次状態Ｓ６は０１００をデコードし、状態Ｓ５が０１００の時に次状態Ｓ６は０１０１をデコードする。状態０１０１の時に周波数選択信号を検査しており、周波数選択信号Ｓ３が１以外になると次状態Ｓ６として００００をデコードする。
周波数選択信号Ｓ３が２の時は１／３分周を作る状態群であり、状態Ｓ５が００００の時に次状態Ｓ６は１００１をデコードし、状態Ｓ５が１００１の時に次状態Ｓ６は１０１１をデコードし、状態Ｓ５が１０１１の時に次状態Ｓ６は１０１０をデコードし、状態Ｓ５が１０１０の時に次状態Ｓ６は１００１をデコードする。状態Ｓ５が１０１１の時に周波数選択信号Ｓ３を検査しており、周波数選択信号Ｓ３が２以外になると次状態Ｓ６として００００をデコードする。
周波数選択信号Ｓ３が３の時は１／４分周を作る状態群であり、状態Ｓ５が００００の時に次状態Ｓ６は１１０１をデコードし、状態Ｓ５が１１０１の時に次状態Ｓ６は１１１１をデコードし、状態Ｓ５が１１１１の時に次状態Ｓ６は１１１０をデコードし、状態Ｓ５が１１１０の時に次状態Ｓ６は１１００をデコードし、状態Ｓ５が１１００の時に次状態Ｓ６は１１０１をデコードする。状態Ｓ５が１１１０の時に周波数選択信号Ｓ３を検査しており、周波数選択信号Ｓ３が３以外になると次状態Ｓ６として００００をデコードする。
なお、状態Ｓ５と周波数選択信号Ｓ３の割当ておよび状態Ｓ５、次状態Ｓ６の一例を本実施例は示しており、所定の動作をする限り自由にしてよい。

図４は、本発明の第１実施例を示す可変クロック発生回路のタイミングチャートである。
以下、図４を用いて１／２分周クロックから１／４分周クロックに、分周クロックＳ４を動的に変更する場合を例にしてその動作を説明する。
尚、本実施例では分周クロックＳ４は状態の最下位ビットを利用している。
その動作は、１／２分周を作る状態群は、状態を０１００→０１０１→０１００→０１０１と遷移させている。この状態の最下位ビットが１／２分周クロックとなる。
１／２分周を作る状態群のある時点において、周波数選択信号Ｓ３が１から３に変更され、１／４分周クロックの作成が指令される。１／２分周を作る状態群では０１０１の時に周波数選択信号Ｓ３の状態を検査するので、０１０１の次にアイドル状態００００に遷移後、１／４分周を作る状態群に遷移する。
１／４分周を作る状態群は、状態を１１０１→１１１１→１１１０→１１００→１１０１→１１１１→１１１０→１１００→・・・と遷移し、１／４分周クロックを生成する。

以上述べたように、本実施例に係わる可変クロック発生回路１は、分周クロックＳ４を停止するアイドル状態を生成するアイドル状態デコード部１１０と分周状態デコード部１１１、１１２、１１３、１１Ｎから構成され、入力した周波数選択信号Ｓ３および状態Ｓ５に基づいて次状態Ｓ６を生成する分周デコーダ１１と、次状態Ｓ６を入力クロックＳ１でラッチし新たな状態Ｓ５を生成する状態記憶フリップフロップ１２を備え、状態Ｓ５の任意の１ビットを分周クロックＳ４とするようにしている、すなわち、分周デコーダ１１と状態記憶フリップフロップ１２を任意の分周クロックＳ４を生成する順序回路とし、そして状態のデコードは状態記憶フィリップフロップ１２の入力段で行うようにしているのでグリッジのない分周クロックＳ４を生成できる。
また、周波数選択信号Ｓ３の検査期間を限定し、アイドル状態を状態遷移にはさむようにしているので、周波数選択信号Ｓ３で指定された分周クロックＳ４のみ生成できる。

図５は、本発明の第２実施例を示す可変クロック発生回路における分周デコーダ１１のブロック図である。
図５において、１１１１は５０％デューティ状態デコード部、１１２１は３３％デューティ状態デコード部、１１２２は６６％デューティ状態デコード部、１１Ｎ１は５０％デューティ状態デコード部、１１Ｎ２は３３％デューティ状態デコード部、１１ＮＮはＸ％デューティ状態デコード部である。また、Ｓ７はデューティ選択信号である。なお、図１と同じ説明符号のものは図１と同じ構成要素を示すものとし、その説明は省略する。
本実施例における分周デコーダ１１が第１実施例と異なる点は、本実施例の分周デコーダ１１は任意のデューティ比を生成するため、デューティ状態デコード部１１１１〜１１ＮＮを備えるようにしている点である。すなわち、分周デコーダ１１の各分周状態デコード部１１１〜１１Ｎはその分周クロックがとりうるディーティを生成するディーティ状態デコード部１１１１〜１１ＮＮから構成され、状態Ｓ５と周波数選択信号Ｓ３に加えてデューティ選択信号Ｓ７にも基づいて次の状態Ｓ６を生成するようにしている点である。

図６は、本発明の第２実施例を示す可変クロック発生回路の状態遷移図である。
以下、図６を用いて本実施例の可変クロック発生回路１の状態遷移について説明する。
先ず、リセットＳ２の後はアイドル状態に遷移する。そして、デューティ選択信号Ｓ７にかかわらず、周波数選択信号Ｓ３が０である間はアイドル状態に留まる。このアイドル状態ではクロック停止を行う。
そして、周波数選択信号Ｓ３が１になると１／２分周を作る状態群に遷移する。１／２分周の場合は５０％のデューティしかないためデューティ選択信号Ｓ７にかかわらず、５０％デューティの分周クロックを生成する。周波数選択信号Ｓ３が１である間はこの状態に留まり、１以外になると分周クロックの立ち上がりを生成する入力クロックの一つ前の入力クロックで状態遷移の要因を検査し、アイドル状態に遷移後、周波数選択信号Ｓ３が示す状態に遷移する。
同じように、周波数選択信号Ｓ３が２になると１／３分周を作る状態群に遷移する。１／３分周クロックは３３％と６６％のデューティをとりうるため、３３％デューティを作る状態群と６６％デューティを作る状態群の２つの状態群を持ち、デューティ選択信号Ｓ７によりデューティが選択される。周波数選択信号Ｓ３が２である間はこの状態に留まり、２以外になると分周クロックの立ち上がりを生成する入力クロックの一つ前の入力クロックで状態遷移の要因を検査し、アイドル状態に遷移後、周波数選択信号Ｓ３が示す状態に遷移する。
同じように、周波数選択信号Ｓ３がＮになると１／（Ｎ＋１）分周を作る状態群に遷移する。１／（Ｎ＋１）分周クロックは３３％と５０％、・・・、Ｘ％のデューティをとりうるため、複数のデューティを作る状態群を持ち、デューティ選択信号Ｓ７によりデューティが選択される。周波数選択信号Ｓ３がＮである間はこの状態に留まり、Ｎ以外になると分周クロックの立ち上がりを生成する入力クロックの一つ前の入力クロックで状態遷移の要因を検査し、アイドル状態に遷移後、周波数選択信号Ｓ３が示す状態に遷移する。
なお、状態Ｓ５とデューティ選択信号Ｓ７、周波数選択信号Ｓ３の割当ての一例を本実施例は示しており、所定の動作をする限り自由にしてよい。

図７は、本発明の第２実施例を示す可変クロック発生回路の状態遷移表である。尚、図７において、状態Ｓ５欄およびデューティ選択信号Ｓ７欄のｘ印はドントケアを示すものとする。
以下、図７を用いて１／３分周を作る状態群について、３３％と６６％デューティの分周クロックを作成する場合を例として説明する。
周波数選択信号Ｓ３とデューティ選択信号Ｓ７に従い任意の分周を作る状態群の任意のデューティを作る状態群に遷移する。各状態群では分周クロックを生成するため図７のような状態を取る。
デューティ選択信号Ｓ７にかかわらず周波数選択信号Ｓ３が０の時はどのような状態であっても次状態は００００をデコードする。周波数選択信号Ｓ３が２の時は１／３分周を作る状態群であり、デューティ選択信号Ｓ７により３３ ％デューティを作る状態群か６６％デューティを作る状態群に遷移する。
先ず、デューティ選択信号Ｓ７が０の時、状態Ｓ５が００００の時に次状態Ｓ６は１００１をデコードし、状態Ｓ５が１００１の時に次状態Ｓ６は１０００をデコードし、状態Ｓ５が１０００の時に次状態Ｓ６は１０１０をデコードし、状態Ｓ５が１０１０の時に次状態Ｓ６は１００１をデコードする。状態Ｓ５が１０００の時に周波数選択信号Ｓ３とデューティ選択信号Ｓ７を検査している。
次に、デューティ選択信号Ｓ７が１になると、次状態Ｓ６として００００をデコードし、また、デューティ選択信号Ｓ７にかかわらず周波数選択信号Ｓ３が２以外になると次状態Ｓ６として００００をデコードする。
デューティ選択信号Ｓ７が１の時、状態Ｓ５が００００の時に次状態Ｓ６は０１０１をデコードし、状態Ｓ５が０１０１の時に次状態Ｓ６は０１１１をデコードし、状態Ｓ５が０１１１の時に次状態Ｓ６は０１１０をデコードし、状態Ｓ５が０１１０の時に次状態Ｓ６は０１０１をデコードする。状態Ｓ５が０１１１の時に周波数選択信号Ｓ３とデューティ選択信号Ｓ７を検査している。
次に、デューティ選択信号Ｓ７が０になると、次状態Ｓ６として００００をデコードし、また、デューティ選択信号Ｓ７にかかわらず周波数選択信号Ｓ３が２以外になると次状態として００００をデコードする。
なお、デューティ選択信号Ｓ７、周波数選択信号Ｓ３の割当ての一例を本実施例は示しており、所定の動作をする限り自由にしてよい。

図８は、本発明の第２実施例を示す可変クロック発生回路のタイミングチャートである。
以下図８を用いて、６６％デューティから３３％デューティの１／３分周クロックに、分周クロックを動的に変更する場合を例にして動作を説明する。
本実施例では分周クロックは状態の最下位ビットを利用している。その動作は、６６％デューティを作る状態群は、状態を０１０１→０１１１→０１１０→・・・→０１０１→０１１１と遷移させている。この状態の最下位ビットが６６％デューティの１／３分周クロックとなる。６６％デューティを作る状態群のある時点において、デューティ選択信号Ｓ７が１から０に変更され、３３％デューティの１／３分周クロック作成が指令される。６６％デューティを作る状態群では０１１１の時に周波数選択信号Ｓ３とデューティ選択信号Ｓ７を検査するので、０１１１の次にアイドル状態００００に遷移後、３３％デューティを作る状態群に遷移する。３３％デューティを作る状態群は、状態を１００１→１０００→１０１０→１００１→１０００→１０１０→・・・と遷移し、３３％デューティの１／３分周クロックを生成する。

以上述べたように、本実施例に係わる可変クロック発生回路１は、分周デコーダ１１と状態記憶フリップフロップ１２を任意の分周クロックＳ４を生成する順序回路としていること、そして状態のデコードは状態記憶フィリップフロップ１２の入力段で行われていることにより、出力にグリッジのない分周クロックＳ４を生成できる。また、周波数選択信号Ｓ３とデューティ選択信号Ｓ７の検査期間を限定し、アイドル状態を状態遷移にはさむことで、デューティ選択信号Ｓ７で指定されたデューティで、周波数選択信号Ｓ３で指定された分周クロックＳ４のみ生成できる。

図９は、本発明の第３実施例を示す可変クロック発生回路を備えたサーボドライブ装置のブロック図である。尚、図９には本発明に係わる部分のみ記述している。
図９において、１は可変クロック発生回路、２はＣＰＵ、３はサーボドライブ装置である。また、Ｓ１は入力クロック、Ｓ２はリセット、Ｓ３は周波数選択信号、Ｓ４は分周クロック、Ｓ７はデューティ選択信号、Ｓ８はデータバス、ｍ、Ｍはビット数である。
本発明の特徴とする点は、本発明のサーボドライブ装置は、第1実施例または第２実施例で述べた可変クロック発生回路１を備え、ＣＰＵ２で制御された周波数とデューティをもつ分周クロックＳ４をＣＰＵ２の入力クロックとしている点である。すなわち、サーボドライブ３のＣＰＵ２のクロック端子には可変クロック発生回路１の出力である分周クロックＳ４が接続され、周波数とデューティを選択するために、ＣＰＵ２のデータバスＳ８を可変クロック発生回路１の周波数選択信号Ｓ３とデューティ選択信号Ｓ７に接続するようにしている点である。

以上述べたように、本実施例に係わる可変クロック発生回路１を備えたサーボドライブ装置は、アイドル状態デコード部１１０と任意の分周状態デコード部１１１、１１２、１１３、１１Ｎから構成され次の状態Ｓ６を生成する分周デコーダ１１と、次状態Ｓ６を入力クロックＳ１でラッチし状態を生成する状態記憶フリップフロップ１２を備え、状態Ｓ５の任意の１ビットを分周クロックＳ４とするようにし、ＣＰＵ２の負荷に適合させて分周クロックＳ４の周波数を変更できるので、サーボドライブ装置３の消費電力を低減することができる。

図１０は、本発明の第４実施例を示す可変クロック発生回路を備えたサーボドライブ装置のブロック図である。
図１０において、Ｓ９は割込みである。なお、図９と同じ説明符号のものは図９と同じ構成要素を示すものとし、その説明は省略する。
本実施例が第３実施例のサーボドライブ３と異なる点は、本実施例のサーボドライブ装置３は、割込みＳ９を利用してアイドル状態から別の状態に遷移するようにしている点である。
すなわち、割込みＳ９を可変クロック発生回路１とＣＰＵ２に接続し、ＣＰＵ２によりクロック停止、すなわちアイドル状態に遷移した後、アイドル状態を抜けてその他の状態に遷移するために割込みＳ９を利用している点である。

以上述べたように、本実施例に係わる可変クロック発生回路１を備えたサーボドライブ装置は、アイドル状態デコード部１１０と任意の分周状態デコード部１１１、１１２、１１３、１１Ｎから構成され次の状態Ｓ６を生成する分周デコーダ１１と、次状態Ｓ６を入力クロックＳ１でラッチし状態を生成する状態記憶フリップフロップ１２を備え、状態Ｓ５の任意の１ビットを分周クロックＳ４とするようにし、ＣＰＵ２の負荷に適合させて分周クロックＳ４の周波数変更に加えてクロックの停止もできるので、サーボドライブ装置３の消費電力をさらに低減することができる。

本発明の第１実施例を示す可変クロック発生回路の構成図 本発明の第１実施例を示す可変クロック発生回路の状態遷移図 本発明の第１実施例を示す可変クロック発生回路の状態遷移表 本発明の第１実施例を示す可変クロック発生回路のタイミングチャート 本発明の第２実施例を示す可変クロック発生回路における分周デコーダ１１のブロック図 本発明の第２実施例を示す可変クロック発生回路の状態遷移図 本発明の第２実施例を示す可変クロック発生回路の状態遷移表 本発明の第２実施例を示す可変クロック発生回路のタイミングチャート 本発明の第３実施例を示す可変クロック発生回路を備えたサーボドライブ装置のブロック図 本発明の第４実施例を示す可変クロック発生回路を備えたサーボドライブ装置のブロック図 第１従来技術を示す可変クロック発生回路の構成図 第２従来技術を示す可変クロック発生回路の構成図 第３従来技術を示す可変クロック発生回路の構成図

符号の説明

１ 可変クロック発生回路
２ ＣＰＵ
３ サーボドライブ装置
４ 計数回路
５ 比較回路
６、１０ セレクタ
７ ＦＦ
８ 論理ゲート
９ エッジトリガＤラッチ
１１ 分周デコーダ
１２ 状態記憶フリップフロップ
１３ａ１／１分周器
１３ｂ １／２分周器
１３ｃ １／４分周器
１３ｄ １／６４分周器
１３ｅ １／１２８分周器
１４ 遅延素子
１１０ アイドル状態デコード部
１１１ １／２分周状態デコード部
１１２ １／３分周状態デコード部
１１３ １／４分周状態デコード部
１１Ｎ １／（Ｎ＋１）分周状態デコード部
１１１１ ５０％デューティ状態デコード部
１１２１ ３３％デューティ状態デコード部
１１２２ ６６％デューティ状態デコード部
１１Ｎ１ ５０％デューティ状態デコード部
１１Ｎ２ ３３％デューティ状態デコード部
１１ＮＮ Ｘ％デューティ状態デコード部
Ｓ１ 入力クロック
Ｓ２ リセット
Ｓ３ 周波数選択信号
Ｓ４ 分周クロック
Ｓ５ 状態
Ｓ６ 次状態
Ｓ７ デューティ選択信号
Ｓ８ データバス
Ｓ９ 割込み

Claims (12)

1. 入力クロック（Ｓ１）と分周周波数を選択する周波数選択信号（Ｓ３）に基づいて可変の分周クロック（Ｓ４）を生成する可変クロック発生回路（１）において、
   状態（Ｓ５）と前記周波数選択信号（Ｓ３）を入力し、それらに基づいて前記状態（Ｓ５）をデコードして次状態（Ｓ６）を生成する分周デコーダ（１１）と、前記次状態（Ｓ６）を前記入力クロック（Ｓ１）でラッチして新たな状態（Ｓ５）を生成する状態記憶フリップフロップ（１２）と、を用いて複数の前記状態（Ｓ５）を持つ順序回路を構成し、
   前記状態記憶フリップフロップ（１２）は、ラッチして生成した前記新たな状態（Ｓ５）の内の１ビットを前記分周クロック（Ｓ４）として出力することを特徴とする可変クロック発生回路。
2. 前記分周デコーダ（１１）は、前記分周クロック（Ｓ４）を停止するアイドル状態を生成するアイドル状態デコード部（１１０）と、前記周波数選択信号（Ｓ３）および前記状態（Ｓ５）に基づいて次状態（Ｓ６）を生成する複数の分周状態デコード部（１１１、１１２、１１３、１１Ｎ）と、から成ることを特徴とする請求項１に記載の可変クロック発生回路。
3. 前記新たな状態（Ｓ５）の内の１ビットとは、前記状態記憶フリップフロップ（１２）でラッチした前記状態（Ｓ５）の最下位ビットであることを特徴とする請求項１に記載の可変クロック発生回路。
4. 前記分周デコーダ（１１）は、
   前記分周クロック（Ｓ４）の立ち上がりを生成する入力クロック（Ｓ１）の一つ前の入力クロックで前記周波数選択信号（Ｓ３）を検査し、その結果に基づいて前記複数の分周状態デコード部（１１１、１１２、１１３、１１Ｎ）のうちのどこに遷移するかを選択することを特徴とする請求項２に記載の可変クロック発生回路。
5. 前記分周デコーダ（１１）は、
   現在の選択と異なる前記分周状態デコード部（１１１、１１２、１１３、１１Ｎ）へと状態遷移する場合には前記アイドル状態デコード部（１１０）を通過する様にデコードすることを特徴とする請求項２に記載の可変クロック発生回路。
6. 前記分周デコーダ（１１）は、それぞれ前記分周クロック（Ｓ４）がとりうるディーティを生成するデューティ状態デコード部（１１１１〜１１ＮＮ）を前記分周状態デコード部（１１１、１１２、１１３、１１Ｎ）に備えたことを特徴とする請求項２に記載の可変クロック発生回路。
7. 前記分周デコーダ（１１）は、
   前記分周クロック（Ｓ４）の立ち上がりを生成する入力クロック（Ｓ１）の一つ前の入力クロックで周波数選択信号（Ｓ３）およびデューティ選択信号（Ｓ７）を検査し、その結果に基づいて前記デューティ状態デコード部（１１１１〜１１ＮＮ）のうちのどこに遷移するかを選択し、現在の選択と異なる前記デューティ状態デコード部（１１１１〜１１ＮＮ）へと状態遷移する場合には前記分周クロック（Ｓ４）を停止するアイドル状態を通過する様にデコードすることを特徴とする請求項６に記載の可変クロック発生回路。
8. クロックを有し、サーボモータを駆動制御するサーボドライブ（３）において、
   請求項１から７のいずれか１項に記載の可変クロック発生回路（１）を備え、
   前記クロックの周波数を可変としたことを特徴とする可変クロック発生回路を備えたサーボドライブ。
9. データバス（Ｓ８）を有するＣＰＵ（２）を備え、サーボモータを駆動制御するサーボドライブ装置（３）において、
   請求項１または２に記載の可変クロック発生回路（１）を備え、
   前記ＣＰＵ（２）は、
   前記可変クロック発生回路（１）で生成した前記分周クロック（Ｓ４）を入力クロックとし、前記データバス（Ｓ８）を通して前記周波数選択信号（Ｓ３）を設定することを特徴とする可変クロック発生回路を備えたサーボドライブ装置。
10. データバス（Ｓ８）を有するＣＰＵ（２）を備え、サーボモータを駆動制御するサーボドライブ装置（３）において、
    請求項７に記載の可変クロック発生回路（１）を備え、
    前記ＣＰＵ（２）は、
    前記可変クロック発生回路（１）で生成した前記分周クロック（Ｓ４）を入力クロックとし、前記データバス（Ｓ８）を通して前記周波数選択信号（Ｓ３）と前記デューティ選択信号（Ｓ７）を設定することを特徴とする可変クロック発生回路を備えたサーボドライブ装置。
11. 前記ＣＰＵ（２）は、
    前記ＣＰＵ（２）の負荷の大きさに応じて、前記ＣＰＵ（２）の入力クロックの周波数を前記可変クロック発生回路（１）を用いて変更することを特徴とする請求項９または１０に記載の可変クロック発生回路を備えたサーボドライブ装置。
12. 前記可変クロック発生回路（１）と前記ＣＰＵ（２）は割込み（Ｓ９）の接続を有し、
    前記ＣＰＵ（２）は、前記ＣＰＵ（２）の入力クロックである前記分周クロック（Ｓ４）が停止、すなわちアイドル状態に遷移した後、前記割込み（Ｓ９）により前記分周クロック停止状態を解除しアイドル状態を抜けてその他の状態に遷移させることを特徴とする請求項９または１０に記載の可変クロック発生回路を備えたサーボドライブ装置。

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