JP2013115529A - クロック分周装置 - Google Patents

Abstract

【課題】グリッチ発生及びクロック出力停止を伴うことなく出力クロックを切り替える。
【解決手段】基準クロック（Ｂａｓｅ_ＣＬＫ）を分周することで得た第１及び第２分周クロックをマルチプレクサＭＵＸ_Ｏに入力する。一方で、マルチプレクサＭＵＸ_ＳＹＮは、第１及び第２分周クロックの信号レベルが共にローレベルになる期間においてのみ、選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）を出力し、フリップフロップＦＦ_ＳＹＮは、マルチプレクサＭＵＸ_ＳＹＮから出力される選択信号を基準クロックに同期させることで、マルチプレクサＭＵＸ_Ｏに対する切り替え信号を生成する。フリップフロップＦＦ_Ｏは、マルチプレクサＭＵＸ_Ｏの出力信号を基準クロックに同期させることで出力クロック（ＣＬＫ_ＯＵＴ）を生成する。
【選択図】図２

Description

本発明は、クロックの分周を行うクロック分周装置に関する。

基準クロックから複数の分周クロックを生成して複数の分周クロックの中から出力クロックを選択し、出力クロックを用いて各種動作を行うシステムが存在する。出力クロックの切り替えはマルチプレクサを用いて実現されるが、マルチプレクサにおける入力クロック間のスキューや入力クロック及び入力選択信号間の位相関係によっては、切り替え時において、マルチプレクサの出力クロックにグリッチが発生することがある。出力クロックにグリッチが発生すると、その出力クロックを使用する回路において致命的な誤動作が発生することがある。

このグリッチの対策として、クロックを一時的に停止させるクロックゲート回路をマルチプレクサの出力側又は入力側に挿入し、クロックを停止させている期間にクロックの切り替えを行うという制御が一般的に採用される。当該制御は、回路又はソフトウェアを用いて行われる。

この従来の制御を、図８及び図９を用いて説明する。図８は、従来のクロック分周装置の回路図であり、図９は、図８の各部の信号状態を表すタイミングチャートである。図８のクロック分周装置は分周回路８１０及び分周クロック選択出力回路８２０を備える。説明の便宜上、フリップフロップ８１２及び８１３の出力端子Ｑにおける点を点ａ及びｂと呼び、マルチプレクサ８２１のデータ入力端子Ｄ０及びＤ１並びに出力端子ＯＵＴにおける点を点ｃ、ｄ及びｅと呼ぶ。

図９において、波形８５１〜８６１は、夫々、クロック分周装置に入力される選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）、クロック分周装置に入力される基準クロック（Ｂａｓｅ_ＣＬＫ）、点ａでの信号（ＦＦ８１２／Ｑ）、点ｂでの信号（ＦＦ８１３／Ｑ）、点ｃでの信号（ＭＵＸ／Ｄ０）、点ｄでの信号（ＭＵＸ／Ｄ１）、マルチプレクサ８２１の選択入力端子Ｓへの入力信号（ＭＵＸ／Ｓ）、点ｅでの信号（ＭＵＸ／ＯＵＴ）、クロックゲート回路８２２への入力クロック（ＣｌｏｃｋＧａｔｅ／ＣＫＩ）、クロックゲート回路８２２への入力ゲート信号（ＣｌｏｃｋＧａｔｅ／Ｇａｔｅ）、選択出力回路８２０の出力クロック（ＣＬＫ_ＯＵＴ）であるクロックゲート回路８２２の出力クロックの信号波形を表している。

カウンタ８１１にて基準クロック（Ｂａｓｅ_ＣＬＫ）が分周比２及び４にて分周され、これによって得た第１及び第２分周クロック（１／２分周クロック及び１／４分周クロック）がＤフリップフロップ８１２及び８１３を介してマルチプレクサ８２１の入力端子Ｄ０及びＤ１に入力される。図９において、記号ＢＣ_１〜ＢＣ_１６は、図９に示される期間中における、基準クロック（Ｂａｓｅ_ＣＬＫ）の第１〜第１６番目の立ち上がりエッジを表している。エッジＢＣ_１〜ＢＣ_１６に同期して、点ａにおけるエッジａ_１〜ａ_１６が形成され、エッジＢＣ_１、ＢＣ_３、ＢＣ_５、・・・に同期して、点ｂにおけるエッジｂ_１、ｂ_３、ｂ_５、・・・が形成される。点ｃにおけるエッジｃ_１〜ｃ_１６は、点ａにおけるエッジａ_１〜ａ_１６に対応し、点ｄにおけるエッジｄ_１、ｄ_３、ｄ_５、・・・は、点ｂにおけるエッジｂ_１、ｂ_３、ｂ_５、・・・に対応している。図９において、時間Ｔａｃは点ａ及びｃ間におけるクロックの伝播遅延時間を表し、時間Ｔｂｄは点ｂ及びｄ間におけるクロックの伝播遅延時間を表す。

マルチプレクサ８２１では、選択入力端子Ｓへの選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）がローレベルからハイレベルに切り替わるエッジＳ_Ｊにおいて、出力信号が、入力端子Ｄ０における第１分周クロックから入力端子Ｄ１における第２分周クロックへと切り替わる。図９の点ｅの信号波形８５８において、エッジｅ_１〜ｅ_７は第１分周クロックのエッジであるｃ_１〜ｃ_７に対応し、エッジｅ_９、ｅ_１１、ｅ_１３及びｅ_１５は第２分周クロックのエッジであるｄ_９、ｄ_１１、ｄ_１３及びｄ_１５に対応している。しかし、マルチプレクサ８２１の出力信号におけるエッジｅ_Ｊは、入力選択信号のエッジＳ_Ｊに対応するものであって、第１及び第２分周クロックのエッジとは関係が無い。従って、エッジｅ_７及びｅ_Ｊで形成されるグリッチは出力クロック（ＣＬＫ_ＯＵＴ）に含めるべきではない。

そこで、図８のクロック分周装置では、上記グリッチが出力クロック（ＣＬＫ_ＯＵＴ）から除外されるよう、マルチプレクサ８２１の後段にクロックゲート回路８２２を挿入し、選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）の切り替えタイミング周辺において、一時的にクロックの出力を停止させていた。図８及び図９の例では、選択信号の切り替えタイミング前にクロックゲート回路８２２への入力ゲート信号（Ｇａｔｅ_Ｓｉｇ）をハイレベルからローレベルに切り替えて回路８２２からのクロック出力を停止させ、切り替えたクロックが安定してから、入力ゲート信号（Ｇａｔｅ_Ｓｉｇ）をハイレベルに戻してクロック出力を再開させる。図９中、Ｔｇａｔｅはクロック出力が停止している期間の時間長さを表している。図１０に、クロックゲート回路８２２の一般的な内部構成例を示す。

特開２００３−１８８７１９号公報 特開平５−２５７６４０号公報 特開２００５−３０３８２０号公報 特開平１−２９０３３８号公報

図９に示す如く、クロック切り替え時にクロック出力が停止する期間が存在する場合、出力クロック（ＣＬＫ_ＯＵＴ）を用いて動作するシステム（例えば、ＣＰＵ（Central Processing Unit）、バスコントローラ又は割り込みコントローラを含むシステム）において、クロック切り替え時にシステム動作を一時的に停止する必要があり、その停止を見込んだ制御方法を採用する必要が生じる。システム動作の一時停止は当然に存在しない方が良く、また、クロック出力停止の発生を前提とした制御方法よりも、その前提を必要としない制御方法の方が簡素である。故に、グリッチの発生及びクロックの出力停止を伴うことなく出力クロックの切り替え（複数の分周クロック間における出力クロックの切り替え）を行うことができれば有益である。尚、上記特許文献１〜４に記載の分周回路に関する技術では、このような有益性を享受することができない。

そこで本発明は、グリッチの発生及びクロックの出力停止を伴うことなく出力クロックの切り替えを行うことのできるクロック分周装置を提供することを目的とする。

本発明に係る基準クロックを互いに異なる複数の分周比にて分周することで複数の分周クロックを生成する分周回路と、入力された選択信号に従い、前記複数の分周クロックの何れかを出力クロックとして選択的に出力する分周クロック選択出力回路と、を備え、前記分周クロック選択出力回路は、前記出力クロックを前記複数の分周クロック間で切り替えるための切り替え回路を有し、前記切り替え回路における切り替えを前記選択信号及び前記複数の分周クロックに応じて制御することを特徴とする。

選択信号だけでなく各分周クロックをも考慮して切り替えの制御を行うことで、クロックの出力停止を行わなくても、グリッチ発生を抑制しつつ出力クロックを切り替えることが可能となる。

具体的には例えば、前記切り替え回路は、自身に入力された切り替え信号に基づき前記複数の分周クロックの何れかを切り替え出力し、前記分周クロック選択出力回路は、前記切り替え回路の出力信号を前記基準クロックに同期させることにより前記出力クロックを生成する出力用同期化回路と、前記選択信号及び前記複数の分周クロックに応じた信号を前記切り替え信号として生成する切り替え信号生成回路と、を更に有していてもよい。

切り替え信号生成回路にて生成した切り替え信号を切り替え回路に入力することで、切り替え回路における切り替えを選択信号及び複数の分周クロックに応じて制御することができる。

より具体的には例えば、前記切り替え信号生成回路は、前記複数の分周クロックの信号レベルが全て所定レベルになっている期間において前記選択信号を前記基準クロックに同期させることにより前記切り替え信号を生成してもよい。

更に具体的には例えば、前記期間を表すパルス信号を生成するパルス信号生成回路が前記分周クロック選択出力回路又は前記分周回路に設けられていてもよい。そして例えば 前記切り替え信号生成回路は、前記パルス信号及び前記選択信号を受け前記期間中に前記選択信号を出力する回路と、その回路の出力信号を前記基準クロックに同期させることにより前記切り替え信号を生成する切り替え信号用同期化回路と、を有していてもよい。

この際、例えば、前記分周回路に設けられた前記分周を実現するためのカウンタを用いて、前記パルス信号生成回路を形成してもよい。

本発明によれば、グリッチの発生及びクロックの出力停止を伴うことなく出力クロックの切り替えを行うことのできるクロック分周装置を提供することが可能である。

本発明の実施形態に係るクロック分周装置の概略構成ブロック図である。 第１構成例に係るクロック分周装置の回路図である。 図２のクロック分周装置についてのタイミングチャートである。 第２構成例に係るクロック分周装置の回路図である。 第３構成例に係るクロック分周装置の回路図である。 第４構成例に係るクロック分周装置の回路図である。 本発明の実施形態に係るクロック分周装置の変形概略構成ブロック図である。 従来のクロック分周装置の回路図である。 図８のクロック分周装置についてのタイミングチャートである。 クロックゲート回路の内部回路図である。

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。

図１は、本発明の実施形態に係るクロック分周装置の概略構成ブロック図である。クロック分周装置は、分周回路１０と、切り替え回路２１を有する分周クロック選択出力回路２０と、を備える。分周回路１０及び分周クロック選択出力回路２０には、所定の周波数を有する基準クロックが入力される。分周回路１０は、基準クロックを互いに異なる複数の分周比にて分周することで、互いに異なる周波数を有する複数の分周クロックを生成する。分周クロック選択出力回路２０には、複数の分周クロックの内の何れかを選択（指定）する選択信号が入力される。分周クロック選択出力回路２０は、入力された選択信号に従い、切り替え回路２１を用いて、複数の分周クロックの何れかを出力クロックとして選択的に出力する。出力クロックは何れかの分周クロックであるため、選択信号は、基準クロック及び出力クロック間の分周比を選択（指定）する信号であるとも言える。

基準クロックを、例えば、クロック分周装置に接続された図示されないＰＬＬ（Phase-locked loop）回路又は発振回路にて生成することができる。選択信号を、クロック分周装置に接続された図示されないマイクロコンピュータ又は任意の回路にて生成することができる。基準クロック、選択信号及び出力クロックを、夫々、記号Ｂａｓｅ_ＣＬＫ、Ｓｅｌｅｃｔ_Ｓｉｇ及びＣＬＫ_ＯＵＴにて参照する。

切り替え回路２１は、出力クロックを複数の分周クロック間で切り替えるための回路である。特徴的な動作として、分周クロック選択出力回路２０は、切り替え回路２１における切り替えを、選択信号に応じてだけでなく、複数の分周クロックにも応じて制御する。

以下、クロック分周装置の具体的な構成例として複数の構成例を説明する。矛盾なき限り、或る構成例（特に例えば第１構成例）の説明で述べた事項を他の構成例（特に例えば第２、第３又は第４構成例）にも適用することができる。

＜＜第１構成例＞＞
クロック分周装置の第１構成例を説明する。図２は、第１構成例に係るクロック分周装置の回路図である。第１構成例に係るクロック分周装置は、図１の回路１０及び２０としての分周回路１０Ａ及び分周クロック選択出力回路２０Ａを備える。

分周回路１０Ａは、カウンタ１１と、フリップフロップ１２及び１３と、を備える。選択出力回路２０Ａは、出力クロック（ＣＬＫ＿ＯＵＴ）の生成及び出力するための回路と、マルチプレクサＭＵＸ_Ｏに対する切り替え信号を生成するための回路とを備えており、前者の回路はマルチプレクサＭＵＸ_Ｏ及びフリップフロップＦＦ_Ｏを有し、後者の回路は、回路ＯＲ、マルチプレクサＭＵＸ_ＳＹＮ及びフリップフロップＦＦ_ＳＹＮを有する。

フリップフロップ１２、１３及びＦＦ_Ｏは、ポジティブエッジトリガ型のＤフリップフロップである。ポジティブエッジトリガ型のＤフリップフロップは、クロック入力端子、入力端子Ｄ及び出力端子Ｑを備え、クロック入力端子へ入力されるクロックの立ち上がりエッジにおいて入力端子Ｄに入力されているデジタル信号を保持し、保持したデジタル信号を出力端子Ｑから出力する。フリップフロップＦＦ_ＳＹＮは、ネガティブエッジトリガ型のＤフリップフロップである。ネガティブエッジトリガ型のＤフリップフロップは、クロック入力端子、入力端子Ｄ及び出力端子Ｑを備え、クロック入力端子へ入力されるクロックの立ち下がりエッジにおいて入力端子Ｄに入力されているデジタル信号を保持し、保持したデジタル信号を出力端子Ｑから出力する。

クロックを含む任意の信号の立ち上がりエッジとは、当該信号の信号レベルのローレベルからハイレベルへの切り替わり又は該切り替わりのタイミングを指す。クロックを含む任意の信号の立ち下がりエッジとは、当該信の信号レベルのハイレベルからローレベルへの切り替わり又は該切り替わりのタイミングを指す。また、立ち上がりエッジ及び／又は立ち下がりエッジを、単にエッジとも言う。クロックを含む任意の信号について、ローレベル及びハイレベルとは所定の信号レベル（電圧レベル）を指し、ハイレベルにおける信号レベル（即ち電位）はローレベルのそれよりも高い。

マルチプレクサＭＵＸ_Ｏ及びＭＵＸ_ＳＹＮは、２入力のマルチプレクサである。２入力のマルチプレクサは、データ入力端子Ｄ０及びＤ１と選択入力端子Ｓと出力端子ＯＵＴを備え、選択入力端子Ｓへの入力信号に応じて、データ入力端子Ｄ０及びＤ１への入力信号の一方を選択的に出力端子ＯＵＴから出力する。具体的には、２入力のマルチプレクサは、選択入力端子Ｓへの入力信号がローレベルであるときにはデータ入力端子Ｄ０への入力信号を出力端子ＯＵＴから出力する一方、選択入力端子Ｓへの入力信号がハイレベルであるときにはデータ入力端子Ｄ１への入力信号を出力端子ＯＵＴから出力する。

回路ＯＲは、２入力のオア回路（論理和回路）である。２入力のオア回路は、入力端子Ａ及びＢと出力端子Ｙを有し、入力端子Ａ及びＢへの入力信号の信号レベルが共にローレベルであるときにのみローレベルの信号を出力端子Ｙから出力し、入力端子Ａ及びＢへの入力信号の少なくとも一方の信号レベルがハイレベルであるときにはハイレベルの信号を出力端子Ｙから出力する。

基準クロック（Ｂａｓｅ_ＣＬＫ）は、カウンタ１１に入力されていると共に、フリップフロップ１２、１３、ＦＦ_Ｏ及びＦＦ_ＳＹＮの各クロック入力端子に入力されている。カウンタ１１は、基準クロックのクロック数のカウントを行い、これによって、基準クロックを分周比２にて分周したクロックである第１分周クロック（１／２分周クロック）と、基準クロックを分周比４にて分周したクロックである第２分周クロック（１／４分周クロック）を生成する。尚、カウンタ１１にデコーダの機能を持たせることもできる。フリップフロップ１２及び１３の入力端子Ｄに、夫々、第１及び第２分周クロックが入力される。

フリップフロップ１２の出力端子Ｑからの出力信号は、回路ＯＲの入力端子Ａ及びマルチプレクサＭＵＸ_Ｏの入力端子Ｄ０に入力される。フリップフロップ１３の出力端子Ｑからの出力信号は、回路ＯＲの入力端子Ｂ及びマルチプレクサＭＵＸ_Ｏの入力端子Ｄ１に入力される。マルチプレクサＭＵＸ_ＳＹＮにおいて、選択入力端子Ｓには回路ＯＲの出力端子Ｙからの出力信号が入力され、入力端子ＤＯには選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）が入力され、入力端子Ｄ１にはフリップフロップＦＦ_ＳＹＮの出力端子Ｑからの出力信号が入力される。マルチプレクサＭＵＸ_ＳＹＮの出力端子ＯＵＴからの出力信号はフリップフロップＦＦ_ＳＹＮの入力端子Ｄに入力される。フリップフロップＦＦ_ＳＹＮの出力端子Ｑからの出力信号は、マルチプレクサＭＵＸ_Ｏに対する切り替え信号として、マルチプレクサＭＵＸ_Ｏの選択入力端子Ｓに入力される。マルチプレクサＭＵＸ_Ｏの出力端子ＯＵＴからの出力信号はフリップフロップＦＦ_Ｏの入力端子Ｄに入力される。フリップフロップＦＦ_Ｏは、自身の出力端子Ｑから出力クロック（ＣＬＫ_ＯＵＴ）を出力する。

図３は、クロック分周装置内の各部の信号状態を表すタイミングチャートである。以下では記述の簡略化上、回路ＯＲの入力端子Ａへの入力信号、回路ＯＲの入力端子Ｂへの入力信号、及び、回路ＯＲの出力端子Ｙからの出力信号を、夫々、入力信号Ａ、入力信号Ｂ及び出力信号Ｙと呼ぶことがある。同様に、マルチプレクサＭＵＸ_Ｏ又はＭＵＸ_ＳＹＮにおける、入力端子Ｄ０への入力信号、入力端子Ｄ１への入力信号、選択入力端子Ｓへの入力信号、及び、出力端子ＯＵＴからの出力信号を、夫々、入力信号Ｄ０、入力信号Ｄ１、選択入力信号Ｓ及び出力信号ＯＵＴと呼ぶことがある。同様に、フリップフロップＦＦ_Ｏ又はＦＦ_ＳＹＮにおける、入力端子Ｄへの入力信号及び出力端子Ｑからの出力信号を、夫々、入力信号Ｄ及び出力信号Ｑと呼ぶことがある。

図３において、波形３０１〜３１１は、夫々、選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）、基準クロック（Ｂａｓｅ_ＣＬＫ）、回路ＯＲの入力信号Ａ、回路ＯＲの入力信号Ｂ、回路ＯＲの出力信号Ｙ、フリップフロップＦＦ_ＳＹＮの出力信号Ｑ、マルチプレクサＭＵＸ_Ｏの入力信号Ｄ０、マルチプレクサＭＵＸ_Ｏの入力信号Ｄ１、マルチプレクサＭＵＸ_Ｏの選択入力信号Ｓ（切り替え信号）、マルチプレクサＭＵＸ_Ｏの出力信号ＯＵＴ、及び、フリップフロップＦＦ_Ｏの出力信号Ｑ（即ちＣＬＫ_ＯＵＴ）の信号波形である。

時刻ｔ_１以前においてローレベルに保たれていた選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）の信号レベルが時刻ｔ_１においてハイレベルに切り替えられる。選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）は、時刻ｔ_１及びｔ_２間においてハイレベルに保持された後、時刻ｔ_２においてローレベルに切り替えられ、以後ローレベルに保たれている。

回路ＯＲの機能から明らかなように、出力信号Ｙの立ち下がりエッジは、入力信号Ａ及びＢが共にローレベルになる期間の始点である、入力信号Ａ及びＢの一方の立ち下がりエッジに相当し、出力信号Ｙの立ち上がりエッジは、入力信号Ａ及びＢが共にローレベルになった後で、少なくとも一方の入力信号（Ａ、Ｂ）がハイレベルになる時の該入力信号（Ａ、Ｂ）の立ち上がりエッジに相当する。

図３において、記号ＢＣ_１〜ＢＣ_１６は、図３に示される期間中における、基準クロック（Ｂａｓｅ_ＣＬＫ）の第１〜第１６番目の立ち上がりエッジを表している。回路ＯＲの入力信号ＡのエッジＡ_１〜Ａ_１６は、それぞれ基準クロックのエッジＢＣ_１〜ＢＣ_１６に対応（即ち同期）している。回路ＯＲの入力信号ＢのエッジＢ_１、Ｂ_３、Ｂ_５、Ｂ_７、Ｂ_９、Ｂ_１１、Ｂ_１３及びＢ_１５は、それぞれ基準クロックのエッジＢＣ_１、ＢＣ_３、ＢＣ_５、ＢＣ_７、ＢＣ_９、ＢＣ_１１、ＢＣ_１３及びＢＣ_１５に対応（即ち同期）している。

回路ＯＲの出力信号ＹのエッジＹ_１、Ｙ_４及びＹ_５は、それぞれ入力端子ＡのエッジＡ_１、Ａ_４及びＡ_５と対応している。これは、出力信号ＹのエッジＹ_１、Ｙ_４及びＹ_５が、それぞれ基準クロックの立ち上がりエッジＢＣ_１、ＢＣ_４及びＢＣ_５に同期していることを表している。出力信号ＹのエッジＹ_８、Ｙ_９、Ｙ_１２、Ｙ_１３及びＹ_１６についても同様である。つまり例えば、出力信号Ｙの立ち下がりエッジＹ_４は、入力信号Ａの立ち下がりエッジＡ_４に対応しているため、基準クロックのエッジＢＣ_４に同期せしめられたエッジであり、出力信号Ｙの立ち下がりエッジＹ_１２は、入力信号Ａの立ち下がりエッジＡ_１２に対応しているため、基準クロックのエッジＢＣ_１２に同期せしめられたエッジである。

分周回路１０Ａから出力される複数の分周クロックの信号レベルが全てローレベルになっている期間（第１構成例においては、回路ＯＲの入力信号Ａ及びＢが共にローレベルになっている期間、即ち、回路ＯＲの出力信号Ｙがローレベルになっている期間）を、便宜上、対象ロー期間と呼ぶ。マルチプレクサＭＵＸ_ＳＹＮは、対象ロー期間においてのみ選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）がフリップフロップＦＦ_ＳＹＮの入力端子Ｄに入力されるように、自身の出力信号ＯＵＴを制御する。フリップフロップＦＦ_ＳＹＮは、自身への入力信号Ｄを基準クロックの立ち下がりエッジ（図３のエッジＢＣ_４ｎ及びＢＣ_１２ｎを含む）で同期化し、出力端子Ｑから出力する。即ち、フリップフロップＦＦ_ＳＹＮは、対象ロー期間において選択信号を基準クロックに同期させ、この同期が成された選択信号を、マルチプレクサＭＵＸ_Ｏに対する切り替え信号として且つ出力信号Ｑとして生成及び出力する。フリップフロップＦＦ_ＳＹＮの出力信号ＱにおけるエッジＳＹＮ_Ｑ４及びＳＹＮ_Ｑ１２は、夫々、基準クロックの立ち下がりエッジＢＣ_４ｎ及びＢＣ_１２ｎに対応（即ち同期）するエッジである。

図３に示されるマルチプレクサＭＵＸ_Ｏの入力信号Ｄ０（波形３０７）において、エッジＤ０_１及びＤ０_２は、それぞれ基準クロックのエッジＢＣ_１及びＢＣ_２に対応しており、図３に示されるマルチプレクサＭＵＸ_Ｏの入力信号Ｄ１（波形３０８）において、エッジＤ１_１及びＤ１_３は、それぞれ基準クロックのエッジＢＣ_１及びＢＣ_３に対応している（波形３０７及び３０８における他のエッジも同様）。

フリップフロップＦＦ_ＳＹＮの出力端子ＱはマルチプレクサＭＵＸ_Ｏの選択入力端子Ｓに接続されているため、フリップフロップＦＦ_ＳＹＮの出力信号ＱにおけるＳＹＮ_Ｑ４及びＳＹＮ_Ｑ１２は、マルチプレクサＭＵＸ_Ｏの選択入力信号ＳのエッジＳ_４及びＳ_１２として現われる。エッジＳ_４において、マルチプレクサＭＵＸ_Ｏの出力信号ＯＵＴは、マルチプレクサＭＵＸ_Ｏの入力信号Ｄ０（即ち、第１分周クロックとしての１／２分周クロック）からマルチプレクサＭＵＸ_Ｏの入力信号Ｄ１（即ち、第２分周クロックとしての１／４分周クロック）に切り替わり、その後、エッジＳ_１２において、マルチプレクサＭＵＸ_Ｏの出力信号ＯＵＴは、マルチプレクサＭＵＸ_Ｏの入力信号Ｄ１からマルチプレクサＭＵＸ_Ｏの入力信号Ｄ０に切り替わる。

マルチプレクサＭＵＸ_Ｏの選択入力信号ＳにおけるエッジＳ_４及びＳ１２は、夫々、基準クロックの立ち下がりエッジＢＣ_４ｎ及びＢＣ_１２ｎに対応（即ち同期）するエッジである。一方、マルチプレクサＭＵＸ_Ｏの出力信号ＯＵＴは、フリップフロップＦＦ_Ｏにおいて、基準クロックの立ち上がりエッジで基準クロックに同期せしめされる。従って、エッジＳ_４は基準クロックのエッジＢＣ_４ｎ及びＢＣ_５間の期間中にマルチプレクサＭＵＸ_Ｏの選択入力端子Ｓに入力されることが要求され、エッジＳ_１２は基準クロックのエッジＢＣ_１２ｎ及びＢＣ_１３間の期間中にマルチプレクサＭＵＸ_Ｏの選択入力端子Ｓに入力されることが要求される（このような要求を含むタイミング制約を、クロック分周装置の配線設計に課すと良い）。

マルチプレクサＭＵＸ_Ｏにおいて、出力信号ＯＵＴのエッジＯ_１、Ｏ_２及びＯ_３は、エッジＳ_４前における入力信号Ｄ０のエッジに対応しており、出力信号ＯＵＴのエッジＯ_５、Ｏ_７、Ｏ_９及びＯ_１１は、エッジＳ_４及びＳ_１２間における入力信号Ｄ１のエッジに対応しており、出力信号ＯＵＴのエッジＯ_１２、Ｏ_１３、Ｏ_１４、Ｏ_１５及びＯ_１６は、エッジＳ_１２後における入力信号Ｄ０のエッジに対応している。但し、マルチプレクサＭＵＸ_Ｏの選択入力信号Ｓの変化時にマルチプレクサＭＵＸ_Ｏの出力信号ＯＵＴに生じるエッジＯ_４Ｓ及びＯ_１２Ｓは、入力信号Ｄ０のエッジにも入力信号Ｄ１のエッジにも対応していないため、出力クロック（ＣＬＫ_ＯＵＴ）から除外されるべきである。

この除外を実現するべく、マルチプレクサＭＵＸ_Ｏの後段にフリップフロップＦＦ_Ｏを設けている。フリップフロップＦＦ_Ｏは、マルチプレクサＭＵＸ_Ｏの出力信号ＯＵＴを基準クロックに同期させることで、上記除外が実現された出力クロック（ＣＬＫ_ＯＵＴ）を生成する。

この点について説明を補足する。マルチプレクサＭＵＸ_Ｏの選択入力信号Ｓのエッジを同期化させた基準クロックのエッジＢＣ_４ｎ及びＢＣ_１２ｎは、マルチプレクサＭＵＸ_Ｏの入力信号Ｄ０及びＤ１が共にローレベルである期間中における基準クロックの立ち上がりエッジ（エッジＢＣ_５又はＢＣ_１３）と、その１つ前の基準クロックの立ち上がりエッジ（エッジＢＣ_４又はＢＣ_１２）と、の間にある。従って、エッジＢＣ_４ｎ又はＢＣ_１２ｎの次の立ち上がりエッジＢＣ_５又はＢＣ_１３において、フリップフロップＦＦ_Ｏは、ローレベルの入力信号Ｄ０及びＤ１に基づくマルチプレクサＭＵＸ_Ｏのローレベルの出力信号ＯＵＴを基準クロックと同期させて出力端子Ｑから出力する（即ち、エッジＯ_４Ｓ及びＯ_１２ＳはフリップフロップＦＦ_Ｏの出力信号Ｑに影響を与えない）。これは、エッジＳ_４及びＳ_１２に対応する、マルチプレクサＭＵＸ_Ｏの出力信号ＯＵＴ中のエッジＯ_４Ｓ及びＯ_１２Ｓが、フリップフロップＦＦ_Ｏによる同期化で出力クロック（ＣＬＫ_ＯＵＴ）から消失したことを意味する。

上記のような構成を採用することにより、グリッチの発生及びクロックの出力停止を伴うことなく、出力クロックの切り替え（複数の分周クロック間における出力クロックの切り替え）を行うことが可能となる。結果、出力クロック（ＣＬＫ_ＯＵＴ）を用いて動作するシステム（例えば、ＣＰＵ（Central Processing Unit）、バスコントローラ又は割り込みコントローラを含むシステム）において、クロック切り替え時にシステム動作を一時的に停止する必要がなくなり、その停止を見込んだ制御方法を採用する必要がなくなる。

＜＜第２構成例＞＞
分周クロック出力用のフリップフロップ１２及び１３からフリップフロップＦＦ_ＳＹＮ及び／又はＦＦ_Ｏまでの配線長を、所望のタイミング制約が守れる程度に短くすることが困難な場合には、図２のクロック分周装置を、図４のように変形することもできる。これにより、タイミング制約を守り易くなる。

図４は第２構成例に係るクロック分周装置の回路図であり、図４のクロック分周装置は、図１の回路１０及び２０としての分周回路１０Ｂ及び分周クロック選択出力回路２０Ｂを備える。分周回路１０Ｂは、図２の分周回路１０Ａと同じものである。選択出力回路２０Ｂは、図２の選択出力回路２０Ａに対し、ポジティブエッジトリガ型のＤフリップフロップであるフリップフロップ３１及び３２を追加した構成を有する。

以下、図２のクロック分周装置と図４のクロック分周装置との相違点のみを説明する。フリップフロップ３１及び３２の各クロック入力端子には基準クロック（Ｂａｓｅ_ＣＬＫ）が入力される。フリップフロップ１２及び１３の出力端子Ｑからの出力信号は、夫々、フリップフロップ３１及び３２の入力端子Ｄに入力される。マルチプレクサＭＵＸ_Ｏの入力端子Ｄ０及び回路ＯＲの入力端子Ａには、フリップフロップ３１の出力端子Ｑからの出力信号が入力され、マルチプレクサＭＵＸ_Ｏの入力端子Ｄ１及び回路ＯＲの入力端子Ｂには、フリップフロップ３２の出力端子Ｑからの出力信号が入力される。即ち、分周回路１０Ｂから出力される複数の分周クロックが、フリップフロップ３１及び３２を介して、マルチプレクサＭＵＸ_Ｏの入力端子Ｄ０及びＤ１と回路ＯＲの入力端子Ａ及びＢに入力される。

＜＜第３構成例＞＞
分周クロック出力用のフリップフロップ１２及び１３からフリップフロップＦＦ_ＳＹＮ及び／又はＦＦ_Ｏまでの配線長を、所望のタイミング制約が守れる程度に短くすることが困難な場合には、図２のクロック分周装置を、図５のように変形することもできる。これにより、タイミング制約を守り易くなる。

図５は第３構成例に係るクロック分周装置の回路図であり、図５のクロック分周装置は、図１の回路１０及び２０としての分周回路１０Ｃ及び分周クロック選択出力回路２０Ｃを備える。分周回路１０Ｃは、図２の分周回路１０Ａと同じものである。選択出力回路２０Ｃは、図２の選択出力回路２０Ａに対し、ポジティブエッジトリガ型のＤフリップフロップであるフリップフロップ４１、４２及び４３を追加した構成を有する。

以下、図２のクロック分周装置と図５のクロック分周装置との相違点のみを説明する。フリップフロップ４１〜４３の各クロック入力端子には基準クロック（Ｂａｓｅ_ＣＬＫ）が入力される。フリップフロップ１２の出力端子Ｑからの出力信号は、フリップフロップ４１の入力端子Ｄ及び回路ＯＲの入力端子Ａに入力され、フリップフロップ１３の出力端子Ｑからの出力信号は、フリップフロップ４２の入力端子Ｄ及び回路ＯＲの入力端子Ｂに入力される。回路ＯＲの出力信号Ｙはフリップフロップ４３の入力端子Ｄに入力される。フリップフロップ４１〜４３の出力端子Ｑからの出力信号は、夫々、マルチプレクサＭＵＸ_Ｏの入力端子Ｄ０及びＤ１、マルチプレクサＭＵＸ_ＳＹＮの選択入力端子Ｓに入力される。即ち、分周回路１０Ｃから出力される複数の分周クロックが、フリップフロップ４１及び４２を介してマルチプレクサＭＵＸ_Ｏの入力端子Ｄ０及びＤ１に入力されると共に、回路ＯＲの出力信号Ｙがフリップフロップ４３を介してマルチプレクサＭＵＸ_ＳＹＮの選択入力端子Ｓに入力される。

＜＜第４構成例＞＞
また、図２、図４及び図５の構成例では、対象ロー期間（分周回路にて生成及び出力される複数の分周クロックの信号レベルが全てローレベルになっている期間）を表すパルス信号を生成するために回路ＯＲを用いているが、回路ＯＲを用いずに、当該パルス信号を生成するようにしても良い。具体的には例えば、図２のクロック分周装置を、図６のように変形することもできる。

図６は第４構成例に係るクロック分周装置の回路図であり、図６のクロック分周装置は、図１の回路１０及び２０としての分周回路１０Ｄ及び分周クロック選択出力回路２０Ｄを備える。分周回路１０Ｄは、図２の分周回路１０Ａを基準として、分周回路１０Ａにおけるカウンタ１１をカウンタ１１Ｄに置換し且つ分周回路１０Ａにポジティブエッジトリガ型のＤフリップフロップであるフリップフロップ１４を追加することで形成される。選択出力回路２０Ｄは、図２の選択出力回路２０Ａを基準として、選択出力回路２０Ａから回路ＯＲを削除したものである。

以下、図２のクロック分周装置と図６のクロック分周装置との相違点のみを説明する。基準クロック（Ｂａｓｅ_ＣＬＫ）は、カウンタ１１Ｄに入力されていると共に、フリップフロップ１２、１３及び１４の各クロック入力端子に入力されている。カウンタ１１Ｄは、図２のカウンタ１１と同様の機能を有する。従って、カウンタ１１Ｄは、基準クロックから生成した第１及び第２分周クロックを夫々フリップフロップ１２及び１３の入力端子Ｄに入力する。更に、カウンタ１１Ｄは、デコーダとしての機能を有し、カウンタ１１Ｄにおけるカウント値をデコードすることで、対象ロー期間を表すパルス信号を生成する。このパルス信号は、図２の回路ＯＲの出力端子Ｙから出力されるパルス信号と等価なものである。即ち、カウンタ１１Ｄは、分周回路１０Ｄにて生成される複数の分周クロック（カウンタ１１Ｄから出力される複数の分周クロック）の信号レベルが全てローレベルになっている期間においてのみローレベルを持ち、それ以外の期間においてハイレベルを持つパルス信号を生成する。カウンタ１１Ｄは、生成したパルス信号をフリップフロップ１４の入力端子Ｄに入力する。フリップフロップ１４の出力端子Ｑからの出力信号は、マルチプレクサＭＵＸ_ＳＹＮの選択入力端子Ｓに入力される。

分周に利用されるカウンタを用いて上記パルス信号を生成するようにすることで、パルス信号生成用の回路を別途用意する必要がなくなる。

＜＜変形等＞＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈１〜注釈４を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。

［注釈１］
上述の各構成例では、分周回路にて生成される分周クロックの個数が２つであるが、その個数は３以上であっても良い。その個数が３以上であっても、本発明に係るクロック分周装置によれば、グリッチの発生及びクロックの出力停止を伴うことなく、出力クロックの切り替えを行うことが可能となる。

［注釈２］
図１を基準にして、本発明に係るクロック分周装置の一実施形態をより詳細に表すと、図７（ａ）又は（ｂ）のようになる。分周回路１０及び分周クロック選択出力回路２０を備える図７（ａ）又は（ｂ）のクロック分周装置において、選択出力回路２０は、切り替え信号に基づき、出力クロック（ＣＬＫ_ＯＵＴ）を複数の分周クロック間で切り替えるための切り替え回路２１と、切り替え回路２１の出力信号を基準クロック（Ｂａｓｅ_ＣＬＫ）に同期させることにより出力クロックを生成する出力用同期化回路２２と、選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）及び複数の分周クロックに応じた信号を上記切り替え信号として生成する切り替え信号生成回路２３と、を有している。

切り替え信号生成回路２３は、複数の分周クロックの信号レベルが全て所定レベルになっている期間（例えば上記対象ロー期間）を表すパルス信号を複数の分周クロックから生成し（図７（ａ）参照）又は当該パルス信号の入力を受け（図７（ｂ）参照）、当該パルス信号が表す期間（例えば上記対象ロー期間）において選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）を基準クロックに同期させることにより切り替え信号を生成する。

図２、図４、図５又は図６の構成例において、切り替え回路２１はマルチプレクサＭＵＸ_Ｏを含み、出力用同期化回路２２はフリップフロップＦＦ_Ｏを含む。図２、図４、図５又は図６の構成例において、切り替え信号生成回路２３は、マルチプレクサＭＵＸ_ＳＹＮ及びフリップフロップＦＦ_ＳＹＮを含み、更に回路ＯＲを含みうる。切り替え信号生成回路２３に、上記パルス信号及び選択信号（Ｓｅｌｅｃｔ_Ｓｉｇ）を受け当該パルス信号が表す期間（例えば上記対象ロー期間）中にのみ選択信号を出力する回路（例えばＭＵＸ_ＳＹＮ）と、その回路（例えばＭＵＸ_ＳＹＮ）の出力信号を基準クロックに同期させることによって切り替え信号を生成する切り替え信号用同期化回路（例えばＦＦ_ＳＹＮ）と、を設けておくことができる。

回路ＯＲは、上記パルス信号を生成するパルス信号生成回路の一種となりうる。但し、図６の構成例においては、カウンタ１１Ｄ（及びフリップフロップ１４）を用いて当該パルス信号生成回路が形成されている（換言すれば、カウンタ１１Ｄに当該パルス信号生成回路が内包されている）。

［注釈３］
上述の各構成例において、各信号（クロックを含む）におけるローレベルとハイレベルの関係を逆にしてもよい。従って例えば、上記パルス信号が表す期間は、複数の分周クロックの信号レベルが全てハイレベルになっている期間となりうる。

［注釈４］
本発明に係るクロック分周装置を、任意のデジタル回路に、又は、デジタル回路を含む任意の機器（例えば、デジタルカメラ等の撮像装置、パーソナルコンピュータ、携帯電話機などの携帯端末）に搭載することができる。

１０、１０Ａ〜１０Ｄ 分周回路
２０、２０Ａ〜２０Ｄ 分周クロック選択出力回路
２１ 切り替え回路
２２ 出力用同期化回路
２３ 切り替え信号生成回路

Claims (5)

1. 基準クロックを互いに異なる複数の分周比にて分周することで複数の分周クロックを生成する分周回路と、
   入力された選択信号に従い、前記複数の分周クロックの何れかを出力クロックとして選択的に出力する分周クロック選択出力回路と、を備え、
   前記分周クロック選択出力回路は、前記出力クロックを前記複数の分周クロック間で切り替えるための切り替え回路を有し、前記切り替え回路における切り替えを前記選択信号及び前記複数の分周クロックに応じて制御する
   ことを特徴とするクロック分周装置。
2. 前記切り替え回路は、自身に入力された切り替え信号に基づき前記複数の分周クロックの何れかを切り替え出力し、
   前記分周クロック選択出力回路は、前記切り替え回路の出力信号を前記基準クロックに同期させることにより前記出力クロックを生成する出力用同期化回路と、前記選択信号及び前記複数の分周クロックに応じた信号を前記切り替え信号として生成する切り替え信号生成回路と、を更に有する
   ことを特徴とする請求項１に記載のクロック分周装置。
3. 前記切り替え信号生成回路は、前記複数の分周クロックの信号レベルが全て所定レベルになっている期間において前記選択信号を前記基準クロックに同期させることにより前記切り替え信号を生成する
   ことを特徴とする請求項２に記載のクロック分周装置。
4. 前記期間を表すパルス信号を生成するパルス信号生成回路が前記分周クロック選択出力回路又は前記分周回路に設けられ、
   前記切り替え信号生成回路は、前記パルス信号及び前記選択信号を受け前記期間中に前記選択信号を出力する回路と、その回路の出力信号を前記基準クロックに同期させることにより前記切り替え信号を生成する切り替え信号用同期化回路と、を有する
   ことを特徴とする請求項３に記載のクロック分周装置。
5. 前記分周回路に設けられた前記分周を実現するためのカウンタを用いて、前記パルス信号生成回路を形成した
   ことを特徴とする請求項４に記載のクロック分周装置。

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