JP3189875B2 - ステートマシン - Google Patents
ステートマシンInfo
- Publication number
- JP3189875B2 JP3189875B2 JP14673497A JP14673497A JP3189875B2 JP 3189875 B2 JP3189875 B2 JP 3189875B2 JP 14673497 A JP14673497 A JP 14673497A JP 14673497 A JP14673497 A JP 14673497A JP 3189875 B2 JP3189875 B2 JP 3189875B2
- Authority
- JP
- Japan
- Prior art keywords
- state
- current state
- register
- holding
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は現在の各出力端子の
状態が、その時の各入力端子の状態と過去の出力及び入
力の状態とその順序によって決まるステートマシンに関
するものである。
状態が、その時の各入力端子の状態と過去の出力及び入
力の状態とその順序によって決まるステートマシンに関
するものである。
【０００２】
【従来の技術】ディジタル回路や装置で構成されたシス
テムで、現在の各出力端子の状態が、その時の各入力端
子の状態だけでなく、過去の出力と入力の状態とその順
序によって決るとき、これをステートマシンと呼ぶ。
テムで、現在の各出力端子の状態が、その時の各入力端
子の状態だけでなく、過去の出力と入力の状態とその順
序によって決るとき、これをステートマシンと呼ぶ。
【０００３】多くの機能を備えたＬＳＩは各機能毎にブ
ロック化されており、各機能ブロックはそれぞれ独自の
ステートマシンを備えている。ここで、ステートマシン
を有する個々の機能ブロックに対して外部から入力され
る全ての入力信号をプライマリ入力と呼び、個々の機能
ブロックから外部に対して出力される全ての出力信号を
プライマリ出力と呼ぶ。
ロック化されており、各機能ブロックはそれぞれ独自の
ステートマシンを備えている。ここで、ステートマシン
を有する個々の機能ブロックに対して外部から入力され
る全ての入力信号をプライマリ入力と呼び、個々の機能
ブロックから外部に対して出力される全ての出力信号を
プライマリ出力と呼ぶ。
【０００４】ステートマシンは、回路の現在の状態（以
下、現ステートと称す）を保持する現ステート保持レジ
スタと、現ステートから次の状態（以下、次ステートと
称す）を算出する次ステートロジック回路とによって構
成される。現ステート保持レジスタには一般にＤフリッ
プフロップ（以下、Ｄ−Ｆ／Ｆと称す）が用いられる。
ステートマシンでは、複数のＤ−Ｆ／Ｆの出力端子の状
態”０”、”１”に対応してそれぞれステートが定義さ
れ、現在の各Ｄ−Ｆ／Ｆの出力端子の状態が何であるか
によって回路全体のステートが決定される。なお、Ｎ個
のステートを持つステートマシンには最低ｌｏｇ2 Ｎ個
のＤ−Ｆ／Ｆが必要になる。
下、現ステートと称す）を保持する現ステート保持レジ
スタと、現ステートから次の状態（以下、次ステートと
称す）を算出する次ステートロジック回路とによって構
成される。現ステート保持レジスタには一般にＤフリッ
プフロップ（以下、Ｄ−Ｆ／Ｆと称す）が用いられる。
ステートマシンでは、複数のＤ−Ｆ／Ｆの出力端子の状
態”０”、”１”に対応してそれぞれステートが定義さ
れ、現在の各Ｄ−Ｆ／Ｆの出力端子の状態が何であるか
によって回路全体のステートが決定される。なお、Ｎ個
のステートを持つステートマシンには最低ｌｏｇ2 Ｎ個
のＤ−Ｆ／Ｆが必要になる。
【０００５】図５は従来のステートマシンの構成を示す
ブロック図である。
ブロック図である。
【０００６】図５において、ステートマシンは、現ステ
ート及びプライマリ入力にしたがって次ステートを算出
する次ステートロジック部１１と、現ステートを保持す
るための少なくとも１つの現ステート保持レジスタから
なり、次ステートロジック部１１から出力された次ステ
ートを、クロックに同期して新たな現ステートとして保
持する現ステート保持部１２とによって構成されてい
る。また、現ステート保持部１２の出力には現ステート
及びプライマリ入力にしたがって動作する出力ブロック
部１３が接続されている。なお、現ステート保持部１２
及び出力ブロック部１３はそれぞれクロックＣＬＫに同
期して動作する。
ート及びプライマリ入力にしたがって次ステートを算出
する次ステートロジック部１１と、現ステートを保持す
るための少なくとも１つの現ステート保持レジスタから
なり、次ステートロジック部１１から出力された次ステ
ートを、クロックに同期して新たな現ステートとして保
持する現ステート保持部１２とによって構成されてい
る。また、現ステート保持部１２の出力には現ステート
及びプライマリ入力にしたがって動作する出力ブロック
部１３が接続されている。なお、現ステート保持部１２
及び出力ブロック部１３はそれぞれクロックＣＬＫに同
期して動作する。
【０００７】このような構成において、次に図５に示し
たステートマシンの動作について説明する。
たステートマシンの動作について説明する。
【０００８】次ステートロジック部１１には現ステート
とプライマリ入力とが入力され、それらのデータから所
定の関数にしたがって次ステートを算出し、現ステート
保持部１２へ送出する。
とプライマリ入力とが入力され、それらのデータから所
定の関数にしたがって次ステートを算出し、現ステート
保持部１２へ送出する。
【０００９】現ステート保持部１２は入力された次ステ
ートをクロックの次の周期で新たな現ステートとして保
存し、次ステートロジック部１１と出力ブロック部１３
とに現ステートとしてそれぞれ送出する。
ートをクロックの次の周期で新たな現ステートとして保
存し、次ステートロジック部１１と出力ブロック部１３
とに現ステートとしてそれぞれ送出する。
【００１０】出力ブロック部１３は、現ステート保持部
１２から出力される現ステート及びプライマリ入力にし
たがって動作し、プライマリ出力を生成する。
１２から出力される現ステート及びプライマリ入力にし
たがって動作し、プライマリ出力を生成する。
【００１１】ところで、ステートマシンは、回路のステ
ートを何個のＤ−Ｆ／Ｆを用いて表わすかで２種類の構
成になることが知られている。一つは現ステート保持レ
ジスタであるＤ−Ｆ／Ｆの出力をデコードして出力する
デコード型であり、もう一つは次ステートロジック部１
１からデコードされたステートを出力させるＯｎｅ−Ｈ
ｏｔ型である。
ートを何個のＤ−Ｆ／Ｆを用いて表わすかで２種類の構
成になることが知られている。一つは現ステート保持レ
ジスタであるＤ−Ｆ／Ｆの出力をデコードして出力する
デコード型であり、もう一つは次ステートロジック部１
１からデコードされたステートを出力させるＯｎｅ−Ｈ
ｏｔ型である。
【００１２】デコード型のステートマシンの特徴は、現
ステート保持レジスタの個数を最小限に抑え、現ステー
ト保持レジスタ後段に接続されるデコード回路の出力に
よって現ステートを決定する。
ステート保持レジスタの個数を最小限に抑え、現ステー
ト保持レジスタ後段に接続されるデコード回路の出力に
よって現ステートを決定する。
【００１３】一方、Ｏｎｅ−Ｈｏｔ型のステートマシン
の特徴は、現ステート保持部１２でステート毎にそれぞ
れ現ステート保持レジスタを備え、現ステートはどの現
ステート保持レジスタから”１”が出力されているかに
よって決定される。
の特徴は、現ステート保持部１２でステート毎にそれぞ
れ現ステート保持レジスタを備え、現ステートはどの現
ステート保持レジスタから”１”が出力されているかに
よって決定される。
【００１４】例えば、図６に示すような、Ｓ０〜Ｓ７の
８つの状態を持つステートマシンを構成する場合、デコ
ード型のステートマシンでは図７に示すような回路構成
になり、３個のＤ−Ｆ／Ｆ１４とデコード回路１５とを
用いるだけで全ての状態を表わすことができる。一方、
Ｏｎｅ−Ｈｏｔ型のステートマシンは図８に示すような
回路構成になり、８個のＤ−Ｆ／Ｆ１６が必要になる。
８つの状態を持つステートマシンを構成する場合、デコ
ード型のステートマシンでは図７に示すような回路構成
になり、３個のＤ−Ｆ／Ｆ１４とデコード回路１５とを
用いるだけで全ての状態を表わすことができる。一方、
Ｏｎｅ−Ｈｏｔ型のステートマシンは図８に示すような
回路構成になり、８個のＤ−Ｆ／Ｆ１６が必要になる。
【００１５】この２種類のステートマシンにはそれぞれ
長所と短所があり、デコード型のステートマシンはレジ
スタの数が少ない反面、動作速度が遅くなり、Ｏｎｅ−
Ｈｏｔ型のステートマシンはデコード回路が不要なため
動作速度が速くなるがレジスタの数が増加する。どちら
のステートマシン用いるかは、ステートマシンを使用す
る回路に要求される仕様によって決定される。
長所と短所があり、デコード型のステートマシンはレジ
スタの数が少ない反面、動作速度が遅くなり、Ｏｎｅ−
Ｈｏｔ型のステートマシンはデコード回路が不要なため
動作速度が速くなるがレジスタの数が増加する。どちら
のステートマシン用いるかは、ステートマシンを使用す
る回路に要求される仕様によって決定される。
【００１６】
【発明が解決しようとする課題】通常、Ｄ−Ｆ／Ｆは図
９に示すような回路から構成される。図９に示した回路
では、入力信号Ｄの状態が”０”、”１”のいずれであ
ってもクロックＣＬＫの立ち上がり時及び立ち下がり時
にＡＮＤゲート及びＯＲゲートがそれぞれＯＮになり、
電源から接地電位へ貫通電流が流れる。この貫通電流は
Ｄ−Ｆ／Ｆの入力信号Ｄの変化に関係なくクロックの立
ち上がり及び立ち下がり毎に発生する。
９に示すような回路から構成される。図９に示した回路
では、入力信号Ｄの状態が”０”、”１”のいずれであ
ってもクロックＣＬＫの立ち上がり時及び立ち下がり時
にＡＮＤゲート及びＯＲゲートがそれぞれＯＮになり、
電源から接地電位へ貫通電流が流れる。この貫通電流は
Ｄ−Ｆ／Ｆの入力信号Ｄの変化に関係なくクロックの立
ち上がり及び立ち下がり毎に発生する。
【００１７】通常、ステートマシンでは同一状態を繰り
返す待機状態が頻繁に生じるため、上記したような従来
のステートマシンでは、現ステートと次ステートが同一
の場合も、現ステート保持レジスタに対するクロック入
力によって貫通電流が流れ、不要な電力が消費される問
題があった。
返す待機状態が頻繁に生じるため、上記したような従来
のステートマシンでは、現ステートと次ステートが同一
の場合も、現ステート保持レジスタに対するクロック入
力によって貫通電流が流れ、不要な電力が消費される問
題があった。
【００１８】また、出力ブロック部が有するレジスタに
対してもクロックが常に供給されているため、待機状態
にある現ステートに対応するレジスタについても、この
貫通電流によって電力が消費される問題があった。
対してもクロックが常に供給されているため、待機状態
にある現ステートに対応するレジスタについても、この
貫通電流によって電力が消費される問題があった。
【００１９】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、レジス
タによる不要な電力消費を抑制したステートマシンを提
供することを目的とする。
る問題点を解決するためになされたものであり、レジス
タによる不要な電力消費を抑制したステートマシンを提
供することを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
本発明のステートマシンは、現在の状態である現ステー
トから次の状態である次ステートを算出する次ステート
ロジック部と、前記現ステートを保持するための少なく
とも１つの現ステート保持レジスタを備え、前記次ステ
ートロジック部から出力される次ステートをクロックに
同期して新たな現ステートとして保持する現ステート保
持部と、を有するステートマシンにおいて、前記現ステ
ートと前記次ステートとを比較し、該現ステートと該次
ステートとが一致したとき、前記現ステート保持部レジ
スタに対する前記クロックの供給を停止する比較部を有
することを特徴とする。
本発明のステートマシンは、現在の状態である現ステー
トから次の状態である次ステートを算出する次ステート
ロジック部と、前記現ステートを保持するための少なく
とも１つの現ステート保持レジスタを備え、前記次ステ
ートロジック部から出力される次ステートをクロックに
同期して新たな現ステートとして保持する現ステート保
持部と、を有するステートマシンにおいて、前記現ステ
ートと前記次ステートとを比較し、該現ステートと該次
ステートとが一致したとき、前記現ステート保持部レジ
スタに対する前記クロックの供給を停止する比較部を有
することを特徴とする。
【００２１】このとき、クロック出力を停止可能に制御
する停止手段と、前記現ステート保持レジスタに対応し
て設けられ、前記停止手段を介してクロックが独立して
与えられるレジスタと、を備えた出力ブロック部を有
し、前記現ステート保持部は、前記次ステートと前記現
ステートとが一致したとき、該現ステートを保持する現
ステート保持レジスタに対応する前記レジスタに対する
クロックの供給を前記停止手段に停止させるためのイネ
ーブル信号を出力してもよい。
する停止手段と、前記現ステート保持レジスタに対応し
て設けられ、前記停止手段を介してクロックが独立して
与えられるレジスタと、を備えた出力ブロック部を有
し、前記現ステート保持部は、前記次ステートと前記現
ステートとが一致したとき、該現ステートを保持する現
ステート保持レジスタに対応する前記レジスタに対する
クロックの供給を前記停止手段に停止させるためのイネ
ーブル信号を出力してもよい。
【００２２】上記のように構成されたステートマシン
は、比較部によって現ステートと次ステートとが比較さ
れ、現ステートと次ステートとが一致したとき、現ステ
ート保持部に対するクロックの供給を停止させること
で、次ステートが現ステートから変化しないときは現ス
テート保持レジスタにクロックが供給されなくなる。し
たがって、現ステート保持レジスタを構成する各Ｄフリ
ップフロップに流れる不要な貫通電流がなくなる。
は、比較部によって現ステートと次ステートとが比較さ
れ、現ステートと次ステートとが一致したとき、現ステ
ート保持部に対するクロックの供給を停止させること
で、次ステートが現ステートから変化しないときは現ス
テート保持レジスタにクロックが供給されなくなる。し
たがって、現ステート保持レジスタを構成する各Ｄフリ
ップフロップに流れる不要な貫通電流がなくなる。
【００２３】また、現ステート保持部が、次ステートと
現ステートとが一致したとき、現ステートを保持する現
ステート保持レジスタに対応する出力ブロック部のレジ
スタに対するクロックの供給を停止させるイネーブル信
号を出力することで、出力ブロック部のレジスタには停
止手段によってクロックが供給されなくなる。したがっ
て、出力ブロック部のレジスタを構成する各Ｄフリップ
フロップに流れる不要な貫通電流がなくなる。
現ステートとが一致したとき、現ステートを保持する現
ステート保持レジスタに対応する出力ブロック部のレジ
スタに対するクロックの供給を停止させるイネーブル信
号を出力することで、出力ブロック部のレジスタには停
止手段によってクロックが供給されなくなる。したがっ
て、出力ブロック部のレジスタを構成する各Ｄフリップ
フロップに流れる不要な貫通電流がなくなる。
【００２４】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２５】本発明のステートマシンは、従来のステー
トマシンに次ステートと現ステートを比較するための比
較部を追加し、現ステート保持部及び出力ブロック部に
対するクロックの供給を比較部の比較結果によって制御
する。また、出力ブロック部には各ステート毎に独立し
てそれぞれクロックが与えられる。
トマシンに次ステートと現ステートを比較するための比
較部を追加し、現ステート保持部及び出力ブロック部に
対するクロックの供給を比較部の比較結果によって制御
する。また、出力ブロック部には各ステート毎に独立し
てそれぞれクロックが与えられる。
【００２６】図１は本発明のステートマシンの構成を示
すブロック図である。また、図２は図１に示した出力ブ
ロック部の構成を示すブロック図である。
すブロック図である。また、図２は図１に示した出力ブ
ロック部の構成を示すブロック図である。
【００２７】図１において、本発明のステートマシン
は、現ステート及びプライマリ入力にしたがって次ステ
ートを算出する次ステートロジック部１と、現ステート
を保持するための少なくとも１つの現ステート保持レジ
スタからなり、次ステートロジック部１から出力された
次ステートを、クロックに同期して新たな現ステートと
して保持する現ステート保持部２と、次ステート及び現
ステートを比較し、現ステート保持部２に対するクロッ
クの供給を制御する比較部４とによって構成されてい
る。また、現ステート保持部２の出力には現ステート及
びプライマリ入力にしたがって動作する出力ブロック部
３が接続されている。なお、現ステート保持部２及び出
力ブロック部３はそれぞれクロックＣＬＫに同期して動
作する。図２において、出力ブロック部３は、現ステー
トを一時的に保持する少なくとも１つのレジスタ５と、
各レジスタ５に対応してそれぞれ設けられたＡＮＤゲー
ト６とによって構成され、クロックＣＬＫはＡＮＤゲー
ト６を介してレジスタ５に入力されている。また、ＡＮ
Ｄゲート６には現ステート保持部２から出力されるクロ
ックイネーブル信号ＣＥが入力され、クロックイネーブ
ル信号ＣＥによって、現在動作している現ステート保持
レジスタに対応するレジスタ５にのみクロックＣＬＫが
供給される。
は、現ステート及びプライマリ入力にしたがって次ステ
ートを算出する次ステートロジック部１と、現ステート
を保持するための少なくとも１つの現ステート保持レジ
スタからなり、次ステートロジック部１から出力された
次ステートを、クロックに同期して新たな現ステートと
して保持する現ステート保持部２と、次ステート及び現
ステートを比較し、現ステート保持部２に対するクロッ
クの供給を制御する比較部４とによって構成されてい
る。また、現ステート保持部２の出力には現ステート及
びプライマリ入力にしたがって動作する出力ブロック部
３が接続されている。なお、現ステート保持部２及び出
力ブロック部３はそれぞれクロックＣＬＫに同期して動
作する。図２において、出力ブロック部３は、現ステー
トを一時的に保持する少なくとも１つのレジスタ５と、
各レジスタ５に対応してそれぞれ設けられたＡＮＤゲー
ト６とによって構成され、クロックＣＬＫはＡＮＤゲー
ト６を介してレジスタ５に入力されている。また、ＡＮ
Ｄゲート６には現ステート保持部２から出力されるクロ
ックイネーブル信号ＣＥが入力され、クロックイネーブ
ル信号ＣＥによって、現在動作している現ステート保持
レジスタに対応するレジスタ５にのみクロックＣＬＫが
供給される。
【００２８】このような構成において、次に本発明のス
テートマシンの動作について説明する。
テートマシンの動作について説明する。
【００２９】次ステートロジック部１には現ステートと
プライマリ入力とが入力され、それらのデータから所定
の関数にしたがって次ステートを算出し、現ステート保
持部２へ送出する。現ステート保持部２は入力された次
ステートをクロックの次の周期で新たな現ステートとし
て保存し、次ステートロジック部１と出力ブロック部３
とに現ステートとしてそれぞれ送出する。出力ブロック
部３は、現ステート保持部２から出力される現ステート
及びプライマリ入力にしたがって動作し、プライマリ出
力を生成する。
プライマリ入力とが入力され、それらのデータから所定
の関数にしたがって次ステートを算出し、現ステート保
持部２へ送出する。現ステート保持部２は入力された次
ステートをクロックの次の周期で新たな現ステートとし
て保存し、次ステートロジック部１と出力ブロック部３
とに現ステートとしてそれぞれ送出する。出力ブロック
部３は、現ステート保持部２から出力される現ステート
及びプライマリ入力にしたがって動作し、プライマリ出
力を生成する。
【００３０】比較部４は次ステートと現ステートとを比
較し、次ステートと現ステートとが一致しないときは現
ステート保持部２の現ステート保持レジスタにそれぞれ
クロックＣＬＫを供給する。また、次ステートと現ステ
ートとが一致したときは現ステート保持部２の現ステー
ト保持レジスタに対するクロックＣＬＫの供給を停止す
る。
較し、次ステートと現ステートとが一致しないときは現
ステート保持部２の現ステート保持レジスタにそれぞれ
クロックＣＬＫを供給する。また、次ステートと現ステ
ートとが一致したときは現ステート保持部２の現ステー
ト保持レジスタに対するクロックＣＬＫの供給を停止す
る。
【００３１】これにより、次ステートが現ステートから
変化するときのみ現ステート保持部２の現ステート保持
レジスタにクロックが供給され、現ステート保持レジス
タで消費される電力を必要最小限に抑制することができ
る。
変化するときのみ現ステート保持部２の現ステート保持
レジスタにクロックが供給され、現ステート保持レジス
タで消費される電力を必要最小限に抑制することができ
る。
【００３２】また、図２に示すように、出力ブロック部
３の各レジスタ５にそれぞれ独立してクロックＣＬＫを
供給し、現在動作している現ステート保持レジスタに対
応するレジスタ５のみアクティブになるように現ステー
ト保持部２からクロックイネーブル信号ＣＥを与える。
これにより、出力ブロック部３の各レジスタ５のうち、
現ステートで使用するレジスタ５以外で消費する余分な
電力を抑制することができる。
３の各レジスタ５にそれぞれ独立してクロックＣＬＫを
供給し、現在動作している現ステート保持レジスタに対
応するレジスタ５のみアクティブになるように現ステー
ト保持部２からクロックイネーブル信号ＣＥを与える。
これにより、出力ブロック部３の各レジスタ５のうち、
現ステートで使用するレジスタ５以外で消費する余分な
電力を抑制することができる。
【００３３】したがって、現ステート保持部２の各現ス
テート保持レジスタ及び出力ブロック部３の各レジスタ
５には必要時以外にクロックが供給されないため、レジ
スタを構成するＤ−Ｆ／Ｆで発生する貫通電流が抑制さ
れ、回路全体の消費電力を低減することができる。
テート保持レジスタ及び出力ブロック部３の各レジスタ
５には必要時以外にクロックが供給されないため、レジ
スタを構成するＤ−Ｆ／Ｆで発生する貫通電流が抑制さ
れ、回路全体の消費電力を低減することができる。
【００３４】なお、本発明の構成は、デコーダ型のステ
ートマシンよりもＯｎｅ−Ｈｏｔ型のステートマシンの
方がより適している。すなわち、デコーダ型ではクロッ
クイネーブル信号ＣＥを発生させるためのデコード回路
が必要になるが、Ｏｎｅ−Ｈｏｔ型では現ステート保持
部２の現ステート保持レジスタの出力をそのままクロッ
クイネーブル信号ＣＥとして使用することができるから
である。
ートマシンよりもＯｎｅ−Ｈｏｔ型のステートマシンの
方がより適している。すなわち、デコーダ型ではクロッ
クイネーブル信号ＣＥを発生させるためのデコード回路
が必要になるが、Ｏｎｅ−Ｈｏｔ型では現ステート保持
部２の現ステート保持レジスタの出力をそのままクロッ
クイネーブル信号ＣＥとして使用することができるから
である。
【００３５】また、Ｏｎｅ−Ｈｏｔ型はデコーダ型より
も現ステート保持レジスタの数が多いため、同じ状態を
繰り返すことによる不要な電力消費も大きく、その点で
も本発明による電力消費低減の効果が大きい。
も現ステート保持レジスタの数が多いため、同じ状態を
繰り返すことによる不要な電力消費も大きく、その点で
も本発明による電力消費低減の効果が大きい。
【００３６】
【実施例】次に本発明のステートマシンの実施例につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３７】図３は本発明のステートマシンの実施例を
示す図であり、図１に示した比較部の構成を示す回路図
である。また、図４は図１に示したステートマシンの動
作の様子を示すタイミングチャートである。
示す図であり、図１に示した比較部の構成を示す回路図
である。また、図４は図１に示したステートマシンの動
作の様子を示すタイミングチャートである。
【００３８】図３において、本実施例の比較部は、入力
される次ステートと現ステート保持レジスタ７から出力
される現ステートとを比較するコンパレータ８と、コン
パレータ８から出力される比較結果を一時的に保持する
Ｄフリップフロップ９と、現ステート保持レジスタ７に
対するクロックＣＬＫの供給を制御するＡＮＤゲート１
０とによって構成されている。なお、図３では１つの現
ステート保持レジスタ７に対する比較部の回路構成のみ
を示しているが、現ステート保持部が複数の現ステート
保持レジスタ７から構成される場合は、コンパレータ
８、Ｄフリップフロップ９、及びＡＮＤゲート１０が各
現ステート保持レジスタ毎に設けられる。このような構
成において、次に図３に示した比較部を備えたステート
マシンの動作について図４を参照して説明する。
される次ステートと現ステート保持レジスタ７から出力
される現ステートとを比較するコンパレータ８と、コン
パレータ８から出力される比較結果を一時的に保持する
Ｄフリップフロップ９と、現ステート保持レジスタ７に
対するクロックＣＬＫの供給を制御するＡＮＤゲート１
０とによって構成されている。なお、図３では１つの現
ステート保持レジスタ７に対する比較部の回路構成のみ
を示しているが、現ステート保持部が複数の現ステート
保持レジスタ７から構成される場合は、コンパレータ
８、Ｄフリップフロップ９、及びＡＮＤゲート１０が各
現ステート保持レジスタ毎に設けられる。このような構
成において、次に図３に示した比較部を備えたステート
マシンの動作について図４を参照して説明する。
【００３９】図４において、まず、現ステートがＳ０か
らＳ１に変化するとき、コンパレータ８からは”Ｈ”論
理の信号が出力され、Ｄフリップフロップ９からはＭａ
ｓｋ信号として”Ｈ”論理信号が出力される。このと
き、ＡＮＤゲート１０からはクロックＣＬＫ（Ｍａｓｋ
ＣＬＫ）がそのまま出力される。
らＳ１に変化するとき、コンパレータ８からは”Ｈ”論
理の信号が出力され、Ｄフリップフロップ９からはＭａ
ｓｋ信号として”Ｈ”論理信号が出力される。このと
き、ＡＮＤゲート１０からはクロックＣＬＫ（Ｍａｓｋ
ＣＬＫ）がそのまま出力される。
【００４０】現ステートがＳ０からＳ１に変化した後、
クロックＣＬＫの次の周期では、Ｓ１の状態に変化がな
いため、コンパレータ８からは”Ｌ”論理の信号が出力
され、Ｄフリップフロップ９からはＭａｓｋ信号とし
て”Ｌ”論理信号が出力される。このとき、ＡＮＤゲー
ト１０からはクロックＣＬＫが出力されない。
クロックＣＬＫの次の周期では、Ｓ１の状態に変化がな
いため、コンパレータ８からは”Ｌ”論理の信号が出力
され、Ｄフリップフロップ９からはＭａｓｋ信号とし
て”Ｌ”論理信号が出力される。このとき、ＡＮＤゲー
ト１０からはクロックＣＬＫが出力されない。
【００４１】続いて、現ステートがＳ１からＳ２に変化
するとき、コンパレータ８からは”Ｈ”論理の信号が出
力され、Ｄフリップフロップ９からはＭａｓｋ信号とし
て”Ｈ”論理の信号が出力される。このとき、ＡＮＤゲ
ート１０からはクロックＣＬＫが再び出力される。
するとき、コンパレータ８からは”Ｈ”論理の信号が出
力され、Ｄフリップフロップ９からはＭａｓｋ信号とし
て”Ｈ”論理の信号が出力される。このとき、ＡＮＤゲ
ート１０からはクロックＣＬＫが再び出力される。
【００４２】同様に現ステートがＳ２からＳ７に変化す
るとき、ＡＮＤゲート１０からはクロックＣＬＫがその
まま出力され、Ｓ７ではクロックＣＬＫが出力されない
（クロックＣＬＫで２周期）。
るとき、ＡＮＤゲート１０からはクロックＣＬＫがその
まま出力され、Ｓ７ではクロックＣＬＫが出力されない
（クロックＣＬＫで２周期）。
【００４３】したがって、次ステートが現ステートから
変化するときのみ現ステート保持レジスタ７に対してク
ロックＣＬＫが供給され、次ステートが現ステートから
変化しないときは現ステート保持レジスタ７にクロック
ＣＬＫが供給されない。よって、現ステート保持レジス
タ７を構成するＤ−Ｆ／Ｆに流れる不要な貫通電流がな
くなり、現ステート保持レジスタ７で消費される電力を
必要最小限に抑制することができる。
変化するときのみ現ステート保持レジスタ７に対してク
ロックＣＬＫが供給され、次ステートが現ステートから
変化しないときは現ステート保持レジスタ７にクロック
ＣＬＫが供給されない。よって、現ステート保持レジス
タ７を構成するＤ−Ｆ／Ｆに流れる不要な貫通電流がな
くなり、現ステート保持レジスタ７で消費される電力を
必要最小限に抑制することができる。
【００４４】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００４５】現ステートと次ステートとを比較し、現ス
テートと次ステートとが一致したとき、現ステート保持
部に対するクロックの供給を停止する比較部を有するこ
とで、現ステート保持レジスタで消費される電力を必要
最小限に抑制することができる。
テートと次ステートとが一致したとき、現ステート保持
部に対するクロックの供給を停止する比較部を有するこ
とで、現ステート保持レジスタで消費される電力を必要
最小限に抑制することができる。
【００４６】また、現ステート保持部が、次ステートと
現ステートとが一致したとき、現ステートを保持する現
ステート保持レジスタに対応する出力ブロック部のレジ
スタに対するクロックの供給を停止手段に停止させるイ
ネーブル信号を出力することで、出力ブロック部のレジ
スタで消費される電力を必要最小限に抑制することがで
きる。
現ステートとが一致したとき、現ステートを保持する現
ステート保持レジスタに対応する出力ブロック部のレジ
スタに対するクロックの供給を停止手段に停止させるイ
ネーブル信号を出力することで、出力ブロック部のレジ
スタで消費される電力を必要最小限に抑制することがで
きる。
【図１】本発明のステートマシンの構成を示すブロック
図である。
図である。
【図２】図１に示した出力ブロック部の構成を示すブロ
ック図である。
ック図である。
【図３】本発明のステートマシンの実施例を示す図であ
り、図１に示した比較部の構成を示す回路図である。
り、図１に示した比較部の構成を示す回路図である。
【図４】図１に示したステートマシンの動作の様子を示
すタイミングチャートである。
すタイミングチャートである。
【図５】従来のステートマシンの構成を示すブロック図
である。
である。
【図６】ステートマシンの状態遷移例を示すステートダ
イアグラムである。
イアグラムである。
【図７】デコード型ステートマシンの構成例を示すブロ
ック図である。
ック図である。
【図８】Ｏｎｅ−Ｈｏｔ型ステートマシンの構成例を示
すブロック図である。
すブロック図である。
【図９】Ｄフリップフロップの構成を示す回路図であ
る。
る。
１ 次ステートロジック部 ２ 現ステート保持部 ３ 出力ブロック部 ４ 比較部 ５ レジスタ ６、１０ ＡＮＤゲート ７ 現ステート保持レジスタ ８ コンパレータ ９ Ｄフリップフロップ
Claims (2)
- 【請求項１】 現在の状態である現ステートから次の状
態である次ステートを算出する次ステートロジック部
と、 前記現ステートを保持するための少なくとも１つの現ス
テート保持レジスタを備え、前記次ステートロジック部
から出力される次ステートをクロックに同期して新たな
現ステートとして保持する現ステート保持部と、 を有するステートマシンにおいて、 前記現ステートと前記次ステートとを比較し、該現ステ
ートと該次ステートとが一致したとき、前記現ステート
保持部レジスタに対する前記クロックの供給を停止する
比較部を有することを特徴とするステートマシン。 - 【請求項２】 請求項１に記載のステートマシンにおい
て、 クロック出力を停止可能に制御する停止手段と、前記 現ステート保持レジスタに対応して設けられ、前記
停止手段を介してクロックが独立して与えられるレジス
タと、 を備えた出力ブロック部を有し、前記 現ステート保持部は、前記 次ステートと前記現ステートとが一致したとき、該
現ステートを保持する現ステート保持レジスタに対応す
る前記レジスタに対するクロックの供給を前記停止手段
に停止させるためのイネーブル信号を出力することを特
徴とするステートマシン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14673497A JP3189875B2 (ja) | 1997-06-04 | 1997-06-04 | ステートマシン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14673497A JP3189875B2 (ja) | 1997-06-04 | 1997-06-04 | ステートマシン |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10333881A JPH10333881A (ja) | 1998-12-18 |
| JP3189875B2 true JP3189875B2 (ja) | 2001-07-16 |
Family
ID=15414389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14673497A Expired - Fee Related JP3189875B2 (ja) | 1997-06-04 | 1997-06-04 | ステートマシン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189875B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4717983B2 (ja) * | 2000-06-14 | 2011-07-06 | 株式会社日立製作所 | 省消費電力型メモリモジュール及び計算機システム |
| JP4325261B2 (ja) * | 2003-04-17 | 2009-09-02 | ソニー株式会社 | 電子機器および半導体集積回路の制御方法 |
-
1997
- 1997-06-04 JP JP14673497A patent/JP3189875B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10333881A (ja) | 1998-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100231605B1 (ko) | 반도체 메모리 소자의 전력소모 방지 장치 | |
| JP3155971B2 (ja) | Ａｔｍメモリ用プログラマブル・データ・ポート | |
| KR20030009032A (ko) | 입출력 인터페이스 및 반도체 집적 회로 | |
| KR100337722B1 (ko) | 플립플롭의리셋회로 | |
| US6754740B2 (en) | Interface apparatus for connecting devices operating at different clock rates, and a method of operating the interface | |
| JP3189875B2 (ja) | ステートマシン | |
| KR100291126B1 (ko) | 복수개의서브-회로및클럭신호재생회로를구비하는회로장치 | |
| JPH10208485A (ja) | 同期型半導体装置の内部クロック発生回路 | |
| KR100266691B1 (ko) | 홀드/리셋 모드 선택 카운터 및 그 실행방법 | |
| US20050235069A1 (en) | Microcontroller | |
| JP2002279792A (ja) | 半導体集積回路装置 | |
| US6552590B2 (en) | Clocking scheme for ASIC | |
| JP2002333976A (ja) | マイクロプロセッサ | |
| JP2000029560A (ja) | 電子装置 | |
| KR0163889B1 (ko) | 슬립모드 제어회로 | |
| JPS60167521A (ja) | 集積回路 | |
| JP2002132375A (ja) | クロック信号制御回路 | |
| JPH09145803A (ja) | テストモード設定回路 | |
| JPH10290142A (ja) | 半導体集積回路のフリップフロップ回路とそのクロック制御回路 | |
| KR20030083233A (ko) | 지연 동기 루프의 지연 라인 제어 회로 | |
| JPH11220366A (ja) | 内部クロック信号生成回路 | |
| JPH11274905A (ja) | クロック用ゲート回路及びクロックゲーティング回路 | |
| JPH09105771A (ja) | 半導体集積回路 | |
| JPH04251312A (ja) | クロツク供給方式 | |
| JP2004164182A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |