JPS60167521A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS60167521A JPS60167521A JP59196115A JP19611584A JPS60167521A JP S60167521 A JPS60167521 A JP S60167521A JP 59196115 A JP59196115 A JP 59196115A JP 19611584 A JP19611584 A JP 19611584A JP S60167521 A JPS60167521 A JP S60167521A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- period
- signal
- level
- Prior art date
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路に関し、とくに相補型′を界効呆ト２
ンジスタ（以下Ｃ−ＭＯ８と称する）を信号入力回路と
して有する集積回路における入・カバッファ回路の消費
電力の改頁に関するものである。
ンジスタ（以下Ｃ−ＭＯ８と称する）を信号入力回路と
して有する集積回路における入・カバッファ回路の消費
電力の改頁に関するものである。
一般に、Ｃ−ＭＯ８回路で構成された、例えばマイクロ
プロセッサの入力回路においては、外部から入力された
論理データは反転回路を基本としたＣ−ＭＯ８０８人カ
バ１フフに印加される。第１図は、Ｃ−ＭＯ８構造の反
転入力回路を示す回路接続図である。Ｃ−ＭＯ８回路で
は、Ｐチャネル製電界効果トランジスタｌ（以下、Ｐ−
ＭＯ８と称する）とＮチャネル型電界効果トランジスタ
２（以下、Ｎ−ＭＯ８と称する）が相補的に接続されて
しる。第１図において入力端子ＩＮにグランド・レベル
（以下ｒＯＪレベルと称する）の信号が入力されるとＰ
−ＭＯ８１はオン、Ｎ−ＭＯ８２はオフ状態で、出力端
子０［ＪＴには電源レベル（以下「１」レベルと称する
）の信号が出力される。
プロセッサの入力回路においては、外部から入力された
論理データは反転回路を基本としたＣ−ＭＯ８０８人カ
バ１フフに印加される。第１図は、Ｃ−ＭＯ８構造の反
転入力回路を示す回路接続図である。Ｃ−ＭＯ８回路で
は、Ｐチャネル製電界効果トランジスタｌ（以下、Ｐ−
ＭＯ８と称する）とＮチャネル型電界効果トランジスタ
２（以下、Ｎ−ＭＯ８と称する）が相補的に接続されて
しる。第１図において入力端子ＩＮにグランド・レベル
（以下ｒＯＪレベルと称する）の信号が入力されるとＰ
−ＭＯ８１はオン、Ｎ−ＭＯ８２はオフ状態で、出力端
子０［ＪＴには電源レベル（以下「１」レベルと称する
）の信号が出力される。
また、入力端子ＩＮに「１」レベルの信号が人力される
とＰ−ＭＯ８１はオフ、Ｎ−ＭＯ８２はオン状態で出力
端子ＯＵＴはｒＯＪレベルとなシ、反転回路としての機
能を果す。
とＰ−ＭＯ８１はオフ、Ｎ−ＭＯ８２はオン状態で出力
端子ＯＵＴはｒＯＪレベルとなシ、反転回路としての機
能を果す。
第２図は、第１図のＣ−ＭＯ８反転回路の入出力特性を
示す図である。Ｃ−ＭＯ８回路の定常状態においてはＰ
−ＭＯ８１とＮ−ＭＯ８２が同時にオンになる状態はな
く、どちらか一方がオフになっているので電流は流れな
い。
示す図である。Ｃ−ＭＯ８回路の定常状態においてはＰ
−ＭＯ８１とＮ−ＭＯ８２が同時にオンになる状態はな
く、どちらか一方がオフになっているので電流は流れな
い。
しかし入力端子ＩＮに中間的なレベルを与えると、第２
図の入出力特性に示されるようにＰ−ＭＯ８とＮ−ＭＯ
８の両方が同時にオン状態にな）うる。
図の入出力特性に示されるようにＰ−ＭＯ８とＮ−ＭＯ
８の両方が同時にオン状態にな）うる。
この時、反転回路には電源からグランドへの大きな漏洩
電流（以下貫通電流と称する）が流れてしまうので、人
力に中間レベルを与えることは極力避けなければならな
い。
電流（以下貫通電流と称する）が流れてしまうので、人
力に中間レベルを与えることは極力避けなければならな
い。
一方、マイクロコンピュータ・システムの動作を考えた
場合、入力回路が外部のデータバス（母線）に接続され
ていると、このデータバス上のデータのレベルが中間的
なレベル状態（以下フローティング状態と称する）にな
ることが動作中に頻繁に起９得る。従って、外部データ
バスと接続される入力バッファ回路に前述のＣ−ＭＯ８
構造の反転回路を使用すると、データバスがフローティ
ング状態の時に前述の不要な貫通電流が反転回路に流れ
る恐れがある。これはＣ−ＭＯ８構造を使用したことに
よる利点でおる低消費電力の特長を妨げる弊害的な現象
である。
場合、入力回路が外部のデータバス（母線）に接続され
ていると、このデータバス上のデータのレベルが中間的
なレベル状態（以下フローティング状態と称する）にな
ることが動作中に頻繁に起９得る。従って、外部データ
バスと接続される入力バッファ回路に前述のＣ−ＭＯ８
構造の反転回路を使用すると、データバスがフローティ
ング状態の時に前述の不要な貫通電流が反転回路に流れ
る恐れがある。これはＣ−ＭＯ８構造を使用したことに
よる利点でおる低消費電力の特長を妨げる弊害的な現象
である。
本発明の目的はＣ−ＭＯ８入力回路に人力データが供給
されない状態において生じる不要な貫通電流を軽減また
は阻止するようにしたＣ−ＭＯ８集積回路を提供すると
とＫある。
されない状態において生じる不要な貫通電流を軽減また
は阻止するようにしたＣ−ＭＯ８集積回路を提供すると
とＫある。
本発明のＣ−ＭＯ８集積回路は電源間に入力信号を共に
うけるＣ−ＭＯ８トランジスタと制御用トランジスタと
を直列に設け、前記人力信号のなイ期間において前記制
御用トランジスタをオフするための信号を与え、それに
よって電源間の電流通路を遮断するようにしたことを％
徴とする。
うけるＣ−ＭＯ８トランジスタと制御用トランジスタと
を直列に設け、前記人力信号のなイ期間において前記制
御用トランジスタをオフするための信号を与え、それに
よって電源間の電流通路を遮断するようにしたことを％
徴とする。
以下図面を参照して、本発明のＣ−ＭＯ８入力回路の一
実施例について説明する。
実施例について説明する。
第３図は本実施例をＣ−ＭＯ８マイクロプロセッサに適
用した場合の要部を下す回路ブロック図で、入力バッフ
ァ回路と制御信号発生に関する機能ブロックの構成を示
す図である。
用した場合の要部を下す回路ブロック図で、入力バッフ
ァ回路と制御信号発生に関する機能ブロックの構成を示
す図である。
第３図において内部データバス３に接続された命令レジ
スタ４には内部データバス３経由で命令コードが格納さ
れ、命令コードをデコードするデコーダ５０入力となる
。このデコーダ５は命令コードの中にコード化された情
報を元に戻すための論理回路で構成され、命令の解釈に
相当する機能を有し、ここで分解された情報が命令を実
行するために必要なタイきング信号や制御信号を発生す
るタイミング制御部６に伝達される。タイミング制御部
６からはマイクロプロセッサの各部に各種の制御信号が
送られるが、そのうちの１つが読込みストローブ信号線
１２で、マイクロプロセッサが外部からデータを読込む
時にこの信号線１２にストローブ信号が発生され入力バ
ッファ回路７に与えられる。入力バッファ回路７はＰ−
ＭＯ８８。
スタ４には内部データバス３経由で命令コードが格納さ
れ、命令コードをデコードするデコーダ５０入力となる
。このデコーダ５は命令コードの中にコード化された情
報を元に戻すための論理回路で構成され、命令の解釈に
相当する機能を有し、ここで分解された情報が命令を実
行するために必要なタイきング信号や制御信号を発生す
るタイミング制御部６に伝達される。タイミング制御部
６からはマイクロプロセッサの各部に各種の制御信号が
送られるが、そのうちの１つが読込みストローブ信号線
１２で、マイクロプロセッサが外部からデータを読込む
時にこの信号線１２にストローブ信号が発生され入力バ
ッファ回路７に与えられる。入力バッファ回路７はＰ−
ＭＯ８８。
Ｐ−ＭＯ８９，Ｎ−ＭＯ８１０，Ｎ−ＭＯ８１１Ｋｌ構
成され、入力バッファ回路の入力端子ＩＮはマイクロプ
ロセッサの外部のバスに接続される。
成され、入力バッファ回路の入力端子ＩＮはマイクロプ
ロセッサの外部のバスに接続される。
第３図における回路ブロック図の動作と、人力バッファ
回路７で不要な貫通電流を軽減または防止する様子をタ
イミング中チャートを用いて説明する。
回路７で不要な貫通電流を軽減または防止する様子をタ
イミング中チャートを用いて説明する。
第４図はマイクロプロセッサの命令の実行の一例を表わ
すタイミング・チャートで、ここでは特に外部からマイ
クロプロセッサ内部にデータを読５− 込む命令を実行した場合のタインング・チャートである
。
すタイミング・チャートで、ここでは特に外部からマイ
クロプロセッサ内部にデータを読５− 込む命令を実行した場合のタインング・チャートである
。
第４図においてＭｌ、Ｍ２はマイクロプロセッサが１つ
の仕事をする単位の時間でマシンサイクルと呼ばれ、各
マシンサイクルはＴＩ、’Ｉ’２．Ｔ３゜Ｔ４ （Ｔ４
はマシンサイクルＭ１のみ）で示されるクロックサイク
ル（クロック信号ＣＬＫの周期）で構成される。まずク
ロック信号ＣＬＫに同期してＭｌサイクルのＴｔの時間
にメモリ番地を指定するアドレス信号λＢが外部に出力
され、これに呼応してメモリからデータバスＤＢを介し
て命令コードを返すが、このデータはある遅れ時間を経
て入力端子ＩＮに到達するのが常で、それまでの間はデ
ータバスＤＢの状態は論理的に不安定なフローティング
状態になっている。一方タイミング制御部６ではＴ３の
期間で入力バッファ回路７がら命令コードを読込む丸め
に、内部的な読込みス）０−１４号Ｒ８’ｌ’Ｂを発生
１．、Ｐ−ＭＯ８８ｔ、オフ状態にＮ−ＭＯＳｉ２をオ
フ状態にする。これによシ入力趨子ＩＮＫＴ３の時間ま
でに到達した命６− 令コードは、Ｐ−ＭＯ８９とＮ−ＭＯ８ｌＯで形成され
る反転回路を通って内部に読込まれ、内部データバス３
を介して命令レジスタ４に格納さレル。
の仕事をする単位の時間でマシンサイクルと呼ばれ、各
マシンサイクルはＴＩ、’Ｉ’２．Ｔ３゜Ｔ４ （Ｔ４
はマシンサイクルＭ１のみ）で示されるクロックサイク
ル（クロック信号ＣＬＫの周期）で構成される。まずク
ロック信号ＣＬＫに同期してＭｌサイクルのＴｔの時間
にメモリ番地を指定するアドレス信号λＢが外部に出力
され、これに呼応してメモリからデータバスＤＢを介し
て命令コードを返すが、このデータはある遅れ時間を経
て入力端子ＩＮに到達するのが常で、それまでの間はデ
ータバスＤＢの状態は論理的に不安定なフローティング
状態になっている。一方タイミング制御部６ではＴ３の
期間で入力バッファ回路７がら命令コードを読込む丸め
に、内部的な読込みス）０−１４号Ｒ８’ｌ’Ｂを発生
１．、Ｐ−ＭＯ８８ｔ、オフ状態にＮ−ＭＯＳｉ２をオ
フ状態にする。これによシ入力趨子ＩＮＫＴ３の時間ま
でに到達した命６− 令コードは、Ｐ−ＭＯ８９とＮ−ＭＯ８ｌＯで形成され
る反転回路を通って内部に読込まれ、内部データバス３
を介して命令レジスタ４に格納さレル。
これは次のＴ４の期間でデコーダ部５で命令が分解（解
釈）されて外部メモリからデータを転送する命令でおる
ことが判る。
釈）されて外部メモリからデータを転送する命令でおる
ことが判る。
マシンサイクルＭ２では転送すべきデータが格納されて
いるメモリのアドレスをＴｌの期間でアドレスバスＡＢ
から出力し、マシンサイクルＭ１で説明した手順を細て
データを入カッ（ソファ回路７よす内部に読込むが、こ
の時やはυＴ３の時間にタイミング制御部６よシ読込み
ストローブ信号Ｒ８ＴＢが発生されて入力バッファ回路
７０Ｐ−ＭＯ８８を導通させ、入力データが入カッ（ツ
ファ回＊’１通過して読込まれる。
いるメモリのアドレスをＴｌの期間でアドレスバスＡＢ
から出力し、マシンサイクルＭ１で説明した手順を細て
データを入カッ（ソファ回路７よす内部に読込むが、こ
の時やはυＴ３の時間にタイミング制御部６よシ読込み
ストローブ信号Ｒ８ＴＢが発生されて入力バッファ回路
７０Ｐ−ＭＯ８８を導通させ、入力データが入カッ（ツ
ファ回＊’１通過して読込まれる。
以上説明した手順によ如ここで取上げた命令の実行が終
了し、次の命令に移るが、第４図で示すようにデータバ
ス上のデータは常に有効でおるわけではなく、換言すれ
ばマイクロプロセッサがデータバス上のデータを読込む
期間のみ有効であればよい。従ってデータ読込みの期間
中以外はタイミング制御部６からの読込みストローブ信
号Ｉｆ！１２の状態を「ｌ」レベルにして、Ｐ−ＭＯ８
８をオフ状態に、Ｎ−ＭＯ８ＩＩをオン状態にすること
によシ、いかなるレベルの電圧が入力端子ＩＮに生じよ
うともＰ−ＭＯ８９とＮ−ＭＯ８ｌｏで形成される反転
回路においては出力を常に「０」レベルにすると共に電
源からグランドへ流れる恐れのある不要な貫通電流を防
止することができる。
了し、次の命令に移るが、第４図で示すようにデータバ
ス上のデータは常に有効でおるわけではなく、換言すれ
ばマイクロプロセッサがデータバス上のデータを読込む
期間のみ有効であればよい。従ってデータ読込みの期間
中以外はタイミング制御部６からの読込みストローブ信
号Ｉｆ！１２の状態を「ｌ」レベルにして、Ｐ−ＭＯ８
８をオフ状態に、Ｎ−ＭＯ８ＩＩをオン状態にすること
によシ、いかなるレベルの電圧が入力端子ＩＮに生じよ
うともＰ−ＭＯ８９とＮ−ＭＯ８ｌｏで形成される反転
回路においては出力を常に「０」レベルにすると共に電
源からグランドへ流れる恐れのある不要な貫通電流を防
止することができる。
また上記の説明では入力バッファ回路７を構成する回路
形成を１人力の反転囲路について例示したが、多入力の
論理回路についても同様の手法が適用できるものである
。
形成を１人力の反転囲路について例示したが、多入力の
論理回路についても同様の手法が適用できるものである
。
以上説明したように本発明によればＣ−ＭＯ８入力回路
において、それがアクティブになるべき期間以外の期間
中において人力バッフ７回路の論理機能を停止させるこ
とにより、たとえ入力端子に論理的に中間レベルの信号
が与えられても、入力バッファ回路に流れる恐れのある
不要な貫通電流を防止でき、Ｃ−ＭＯ８回路の消費電力
が不要に増大するのを防止できるので、その効果は大で
るる。
において、それがアクティブになるべき期間以外の期間
中において人力バッフ７回路の論理機能を停止させるこ
とにより、たとえ入力端子に論理的に中間レベルの信号
が与えられても、入力バッファ回路に流れる恐れのある
不要な貫通電流を防止でき、Ｃ−ＭＯ８回路の消費電力
が不要に増大するのを防止できるので、その効果は大で
るる。
第１図はＣ−ＭＯ８構造の反転回路を示す回路接続図、
第２図は第１図の反転回路の入出力特性を示す図、第３
図は本発明のＣ−ＭＯ８回路をマイクロプロセッサに適
用した場合の要部を示すブロック図、第４図はマイクロ
プロセッサの命令実行の１例を表わすタイミング−チャ
ートでおる。 ｌ・・・・・・Ｐチャネル型電界効果トランジスタ（以
下Ｐ−ＭＯ８）、２・・・・・・Ｎチャネル電界効果ト
ランジスタ（以下Ｎ−ＭＯ８）、３・・・・・・内部デ
ータバス、４・・・・・・命令レジスタ、５・・・・・
・デコーダ部、６・・・・・・タイミング制御部、７・
・・・・・入力バッファ回路、８・・・・・・Ｐ−ＭＯ
８，９・・・・・・Ｐ−ＭＯ８，ｌ Ｑ・・・・・・Ｎ
−ＭＯＢ、１１・・・・・・Ｎ−ＭＯ８，１２・・・・
・・絖込みストローブ信号線。 ９− （９ＮＤ 心ｌ 図 影〃Ｔ 第？図 捲３図 心４図
第２図は第１図の反転回路の入出力特性を示す図、第３
図は本発明のＣ−ＭＯ８回路をマイクロプロセッサに適
用した場合の要部を示すブロック図、第４図はマイクロ
プロセッサの命令実行の１例を表わすタイミング−チャ
ートでおる。 ｌ・・・・・・Ｐチャネル型電界効果トランジスタ（以
下Ｐ−ＭＯ８）、２・・・・・・Ｎチャネル電界効果ト
ランジスタ（以下Ｎ−ＭＯ８）、３・・・・・・内部デ
ータバス、４・・・・・・命令レジスタ、５・・・・・
・デコーダ部、６・・・・・・タイミング制御部、７・
・・・・・入力バッファ回路、８・・・・・・Ｐ−ＭＯ
８，９・・・・・・Ｐ−ＭＯ８，ｌ Ｑ・・・・・・Ｎ
−ＭＯＢ、１１・・・・・・Ｎ−ＭＯ８，１２・・・・
・・絖込みストローブ信号線。 ９− （９ＮＤ 心ｌ 図 影〃Ｔ 第？図 捲３図 心４図
Claims (1)
- 電源間に入力信号會共にうける相補型トランジスタと、
制御用トランジスタとを直列に設け、前記入力信号のな
い期間において前記制御用トランジスタをオフすること
によりて電流通路を遮断するようにしたことを％徴とす
る集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196115A JPS60167521A (ja) | 1984-09-19 | 1984-09-19 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196115A JPS60167521A (ja) | 1984-09-19 | 1984-09-19 | 集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55115183A Division JPS5739438A (en) | 1980-08-21 | 1980-08-21 | Input controlling system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167521A true JPS60167521A (ja) | 1985-08-30 |
Family
ID=16352486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59196115A Pending JPS60167521A (ja) | 1984-09-19 | 1984-09-19 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008200277A (ja) * | 2007-02-20 | 2008-09-04 | Ykk Corp | スライドファスナー用スライダー |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51130150A (en) * | 1975-05-07 | 1976-11-12 | Nec Corp | Oscillation circuit |
| JPS5437462A (en) * | 1977-08-29 | 1979-03-19 | Toshiba Corp | Complementary mos circuit device |
| JPH0224053A (ja) * | 1988-07-11 | 1990-01-26 | Souzou Kagaku:Kk | ラッピング用砥石及びその製法 |
-
1984
- 1984-09-19 JP JP59196115A patent/JPS60167521A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51130150A (en) * | 1975-05-07 | 1976-11-12 | Nec Corp | Oscillation circuit |
| JPS5437462A (en) * | 1977-08-29 | 1979-03-19 | Toshiba Corp | Complementary mos circuit device |
| JPH0224053A (ja) * | 1988-07-11 | 1990-01-26 | Souzou Kagaku:Kk | ラッピング用砥石及びその製法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008200277A (ja) * | 2007-02-20 | 2008-09-04 | Ykk Corp | スライドファスナー用スライダー |
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