KR20000011729A

KR20000011729A - 반도체집적회로

Info

Publication number: KR20000011729A
Application number: KR1019990028616A
Authority: KR
Inventors: 간다다츠야; 도미타히로요시
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-07-17
Filing date: 1999-07-15
Publication date: 2000-02-25
Also published as: JP2000036192A; TW417250B; US6144614A

Abstract

본 발명은 복수의 래치 회로를 내부 클록에 동기하여 스위칭 동작을 행하는 스위치 회로를 통해 종렬 접속하여 이루어지는 플립플롭 회로를 구비하는 반도체 집적 회로(예컨대, SDRAM)에 관한 것으로, 칩 면적의 축소화와 소비 전력의 저감화를 도모하는 것을 목적으로 한다.

래치 회로(70, 73, 76)를 각각 2개의 인버터를 교차 접속하여 구성하고, 전원 투입 직후, 파워 온 리셋 신호(POR)로 래치 회로(67)를 초기화한 후, 모드 레지스터 세트 명령(MRS)이 입력되는 동안 내부 클록(Int-CLK)을 발생시켜 래치 회로(70, 73, 76)를 순차적으로 초기화함으로써, 플립플롭 회로(65)의 내부 전위를 확정한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 내부 클록을 발생하는 내부 클록 발생 회로와, 복수의 래치 회로를 내부 클록에 동기하여 스위칭 동작을 행하는 스위치 회로를 통해 종렬 접속하여 이루어지는 플립플롭 회로를 구비하는 반도체 집적 회로에 관한 것이다.

이러한 반도체 집적 회로로서, 예컨대 동기형 DRAM(싱크로너스 다이나믹 랜덤 액세스 메모리[이하, SDRAM이라 함])이 있다.

도 8은 종래의 SDRAM의 일례의 주요부를 도시하는 회로도이다. 도 8중 1-1, 1-2는 DRAM 코어, 2는 외부 클록(CLK) 및 클록 인에이블 신호(CKE)를 입력하기 위한 클록 버퍼, 3은 제어 신호 /CS, /RAS, /CAS, /WE 등으로 이루어지는 명령을 디코드하는 명령 디코더이다.

또한, 4는 로우 어드레스 신호 및 컬럼 어드레스 신호(A0∼A10) 및 뱅크 어드레스 신호(A11)를 입력하기 위한 어드레스 버퍼, 5는 I/O 데이타(DQ0∼DQ3)의 입출력을 행하기 위한 I/O 데이타 버퍼, DQM은 I/O 데이타를 마스크하는 I/O 데이타 마스크 신호이다.

또한, 6-1, 6-2는 제어 신호 래치 회로, 7은 CAS 레이턴시나 버스트 길이 등의 설정을 행하기 위한 모드 레지스터, 8-1, 8-2는 버스트 길이에 대응한 컬럼 어드레스를 출력하는 컬럼 어드레스 카운터이다.

도 9는 도 8에 도시하는 클록 버퍼(2), 명령 디코더(3) 및 제어 신호 래치 회로(6-1)를 픽업하여 도시하는 회로도이며, 클록 버퍼(2)에 있어서, 10은 외부 클록(CLK)을 입력하기 위한 입력 버퍼, 11은 클록 인에이블 신호(CKE)를 입력하기 위한 입력 버퍼이다.

입력 버퍼(10)는 클록 인에이블 신호(CKE)가 H 레벨로 되어 있을 때에만 외부 클록(CLK)을 입력하도록 입력 버퍼(11)에 의해 제어된다.

또한, 제어 신호 래치 회로(6-1)에 있어서, 12는 내부 클록을 필요로 하는 동안 입력된 외부 클록(CLK1)에 동기한 내부 클록(Int-CLK)을 발생하는 내부 클록 발생 회로이다.

또한, 13은 내부 클록(Int-CLK)에 동기하여 내부 신호를 래치하여 DRAM 코어(1-1)로 전송하는 플립플롭 회로로서, 전원 투입시에 H 레벨로 되는 파워 온 리셋 신호(POR)에 의해 초기화되는 것이다.

도 10은 플립플롭 회로(13)의 구성을 도시하는 회로도이다. 도 10중, 15는 NOR 회로(16) 및 인버터(17)로 이루어지는 래치 회로, 18은 NAND 회로(19) 및 인버터(20)로 이루어지는 래치 회로, 21은 NOR 회로(22) 및 인버터(23)로 이루어지는 래치 회로, 24는 NAND 회로(25) 및 인버터(26)로 이루어지는 래치 회로이다.

또한, 27은 pMOS 트랜지스터(28) 및 nMOS 트랜지스터(29)로 이루어지는 스위치 회로, 30은 nMOS 트랜지스터(31) 및 pMOS 트랜지스터(32)로 이루어지는 스위치 회로, 33은 pMOS 트랜지스터(34) 및 nMOS 트랜지스터(35)로 이루어지는 스위치 회로, 36은 nMOS 트랜지스터(37) 및 pMOS 트랜지스터(38)로 이루어지는 스위치 회로이다.

또한, 39는 파워 온 리셋 신호(POR)를 반전하는 인버터, 40은 내부 클록(Int-CLK)을 반전하여 nMOS 트랜지스터(29, 35) 및 pMOS 트랜지스터(32, 38)의 온·오프를 제어하는 인버터, 41은 인버터(40)의 출력을 반전하여 pMOS 트랜지스터 (28, 34) 및 nMOS 트랜지스터(31, 37)의 온·오프를 제어하는 인버터이다.

이와 같이 구성된 SDRAM에 있어서는 전원 투입시, 전원 전압 VCC가 상승하면, 파워 온 리셋 신호(POR)가 H 레벨이 되고, 이 결과, 플립플롭 회로(13)에 있어서는 NOR 회로(16, 22)의 출력=L 레벨, 인버터(l7, 23)의 출력=H 레벨이 되며, 래치 회로(15, 21)는 초기화되고, 도 11에 도시한 바와 같이, 노드(N1, N3)는 L 레벨로 고정된다.

또한, 인버터(39)의 출력=L 레벨, NAND 회로(19, 25)의 출력=H 레벨, 인버터 (20, 26)의 출력=L 레벨이 되고, 래치 회로(18, 24)는 초기화되며, 도 11에 도시한 바와 같이, 노드(N2, N4)는 H 레벨로 고정된다.

즉, 도 8에 도시하는 종래의 SDRAM에 있어서는 전원 투입시에 전원 전압 VCC가 상승한 후, 내부 클록(Int-CLK)을 필요로 할 때까지는 소비 전력의 저감화를 도모하기 때문에, 내부 클록 신호(Int-CLK)를 L 레벨 또는 H 레벨로 고정하는 것으로 하고 있지만, 이 경우, 플립플롭 회로(13)의 노드(N1∼N4)의 레벨이 고정되지 않으면, 플립플롭 회로(13)의 동작이 불안정하게 되어, 에러 데이타를 출력하게 되기 때문에, 파워 온 리셋 신호(POR)에 의해 노드(N1∼N4)의 레벨을 확정하는 것으로 하고 있다.

이와 같이, 도 8에 도시하는 종래의 SDRAM에 있어서는 플립플롭 회로(13)의 노드(N1∼N4)의 레벨을 확정하기 위해서 파워 온 리셋 신호(POR)를 사용하고 있기 때문에, 래치 회로(15, 21)를 구성하기 위해서 NOR 회로(16, 22)를 필요로 함과 동시에 래치 회로(18, 24)를 구성하기 위해서 NAND 회로(19, 25)를 필요로 하며, 이 때문에, 칩 면적의 증대화와 소비 전력의 증대화를 초래하게 된다고 하는 문제점이 있었다.

본 발명은 이러한 점에 감안하여 내부 클록을 발생하는 내부 클록 발생 회로와, 복수의 래치 회로를 내부 클록에 동기하여 스위칭하는 스위치 회로를 통해 종렬 접속하여 이루어지는 플립플롭 회로를 구비하는 반도체 집적 회로로서, 칩 면적의 축소화와 소비 전력의 저감화를 도모할 수 있도록 한 반도체 집적 회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 제1 실시예의 주요부를 도시하는 회로도.

도 2는 본 발명의 제1 실시예가 구비하는 초기화용 클록 제어 회로의 구성을 도시하는 회로도.

도 3은 도 1에 도시하는 클록 버퍼, 초기화용 클록 제어 회로, 명령 디코더 및 제어 신호 래치 회로를 픽업하여 도시하는 회로도.

도 4는 본 발명의 제1 실시예가 구비하는 제어 신호 래치 회로가 갖는 플립플롭 회로의 구성을 도시하는 회로도.

도 5는 본 발명의 제1 실시예의 동작을 도시하는 파형도.

도 6은 본 발명의 제2 실시예의 주요부를 도시하는 회로도.

도 7은 본 발명의 제2 실시예가 구비하는 초기화용 클록 제어 회로의 구성을 도시하는 회로도.

도 8은 종래의 SDRAM의 일례의 주요부를 도시하는 회로도.

도 9는 도 8에 도시하는 클록 버퍼, 명령 디코더 및 제어 신호 래치 회로를 픽업하여 도시하는 회로도.

도 10은 도 8에 도시하는 종래의 SDRAM이 구비하는 제어 신호 래치 회로가 갖는 플립플롭 회로의 구성을 도시하는 회로도.

도 11은 도 8에 도시하는 종래의 SDRAM의 동작을 도시하는 파형도.

〈도면의 주요 부분에 대한 부호의 설명〉

CLK : 외부 클록

CKE : 클록 인에이블 신호

MRS : 모드 레지스터 세트 명령 신호

POR ; 파워 온 리셋 신호

DQM : I/O 데이타 마스크 신호

본 발명은 내부 클록을 발생하는 내부 클록 발생 회로와, 제1, 제2, ···제n(단, n은 2 이상의 정수) 래치 회로를 내부 클록에 동기하여 스위칭 동작을 행하는 스위치 회로를 통해 종렬 접속하여 이루어지는 플립플롭 회로를 구비하는 반도체 집적 회로로서, 전원 투입 직후, 초기화 신호를 제공하여 제1 래치 회로를 초기화하고, 연속해서 일정 기간 내부 클록 발생 회로에 내부 클록을 발생시켜 제2, ···제n 래치 회로를 순차적으로 초기화시키는 초기화 제어 회로를 구비하는 것이다.

본 발명에 따르면, 초기화 신호를 제공하여 제1 래치 회로를 초기화한 후, 내부 클록을 발생시켜 제2, ···제n 래치 회로를 순차적으로 초기화함으로써, 전원 투입 직후에 있어서의 플립플롭 회로의 내부 전위를 확정할 수 있기 때문에, 제2, ···제n 래치 회로를 각각 인버터를 교차 접속하여 이루어지는 래치 회로로 할 수 있으며, 플립플롭 회로를 구성하는 트랜지스터의 수를 줄일 수 있다.

또한, 제1 래치 회로의 초기화는 예컨대, 전원 투입시에 내부 회로에서 발생시키는 리셋용 신호를 초기화 신호로서 제공함으로써 행할 수 있고, 초기화를 위해 내부 클록을 발생시키는 일정 기간은 예컨대, 외부로부터 소정의 신호가 입력될 때까지의 동안 또는 소정수의 내부 클록이 발생될 때까지의 동안으로 할 수 있다.

도 1 내지 도 7을 참조하여 본 발명의 제1 실시예 및 제2 실시예에 대해서, 본 발명을 SDARM에 적용한 경우를 예로 들어서 설명한다.

제1 실시예··도 1 내지 도 5

도 1은 본 발명의 제1 실시예의 주요부를 도시하는 회로도로서, 도 1중에서, 43-1, 43-2는 DRAM 코어, 44는 외부 클록(CLK) 및 클록 인에이블 신호(CKE)를 입력하기 위한 클록 버퍼이다.

또한, 45는 모드 레지스터 세트·명령 신호(MRS) 및 파워 온 리셋 신호(POR)를 입력하여 내부 클록 제어 신호(S1)를 출력하는 초기화용 클록 제어 회로이다.

또한, 46은 제어 신호 /CS, /RAS, /CAS, /WE 등으로 이루어지는 명령을 디코드하는 명령 디코더, 47은 로우 어드레스 신호 및 컬럼 어드레스 신호(A0∼A10) 및 뱅크 어드레스 신호(A11)를 입력하기 위한 어드레스 버퍼, 48은 I/O 데이타(DQ0∼ DQ3)의 입출력을 행하기 위한 I/O 데이타 버퍼이다.

또한, 49-1, 49-2는 제어 신호 래치 회로, 50은 CAS 레이턴시나 버스트 길이 등의 설정을 행하기 위한 모드 레지스터, 51-1, 51-2는 버스트 길이에 대응한 컬럼 어드레스를 출력하는 컬럼 어드레스 카운터이다.

도 2는 초기화용 클록 제어 회로(45)의 구성을 도시하는 회로도이다. 도 2중, 53은 파워 온 리셋 신호(POR)를 반전하는 인버터, 54는 모드 레지스터 세트 명령 신호(MRS)를 반전하는 인버터, 55, 56은 플립플롭 회로를 구성하는 NAND 회로, 57, 58은 NAND 회로(55)의 출력을 입력하여 내부 클록 제어 신호(S1)를 출력하는 버퍼 회로를 이루는 인버터이다.

이와 같이 구성된 초기화용 클록 제어 회로(45)에 있어서는 전원 투입시에 파워 온 리셋 신호(POR)=H 레벨이 되면, 인버터(53)의 출력=L 레벨, NAND 회로(55)의 출력=H 레벨, 내부 클록 제어 신호(S1)=H 레벨이 된다.

그리고, 그 후, 모드 레지스터 세트·명령 신호(MRS)=H 레벨이 되면, 인버터(54)의 출력=L 레벨, NAND 회로(56)의 출력=H 레벨, NAND 회로(55)의 출력=L 레벨, 내부 클록 제어 신호(S1)=L 레벨이 된다.

도 3은 도 1에 도시하는 클록 버퍼(44), 초기화용 클록 제어 회로(45), 명령 디코더(46) 및 제어 신호 래치 회로(49-1)를 픽업하여 도시하는 회로도이다.

도 3중, 클록 버퍼(44)에 있어서, 60은 외부 클록(CLK)을 입력하기 위한 입력 버퍼, 61은 클록 인에이블 신호(CKE)를 입력하기 위한 입력 버퍼이다.

입력 버퍼(61)는 클록 인에이블 신호(CKE)=L 레벨인 경우에는 출력을 L 레벨로 하고, 클록 인에이블 신호(CKE)=H 레벨인 경우에는 출력을 H 레벨로 하도록 구성되어 있다.

또한, 입력 버퍼(60)는 클록 인에이블 신호(CKE)=L 레벨인 경우, 즉, 입력 버퍼(61)의 출력=L 레벨인 경우에는 외부 클록(CLK)을 입력하지 않고, 클록 인에이블 신호(CKE)=H 레벨인 경우, 즉, 입력 버퍼(61)의 출력=H 레벨인 경우에는 외부 클록(CLK)을 입력하도록 구성되어 있다.

또한, 제어 신호 래치 회로(49-1)에 있어서, 63은 내부 클록 제어 신호(S1)와 명령 디코더(46)로부터 출력되는 명령 신호를 OR 처리하는 OR 회로로서, 명령 신호는 명령 실행을 위해 내부 클록(Int-CLK)을 필요로 하는 기간, 예컨대, 액티브 명령이 입력된 후, 프리차지·명령이 입력될 때까지의 동안은 H 레벨로 되고, 그 이외의 기간은 L 레벨로 되는 신호이다.

또한, 64는 OR 회로(63)의 출력이 H 레벨인 동안, 즉, 내부 클록 제어 신호(S1)=H 레벨 또는 명령 디코더(46)로부터 출력되는 명령 신호=H 레벨인 경우만, 입력된 외부 클록(CLK1)에 동기한 내부 클록(Int-CLK)을 발생하는 내부 클록 발생 회로이다.

또한, 65는 내부 클록(Int-CLK)에 동기하여 내부 신호를 래치하여 DRAM 코어(43-1)로 전송하는 플립플롭 회로로서, 파워 온 리셋 신호(POR) 및 내부 클록(Int-CLK)에 의해 초기화되는 것이다.

도 4는 플립플롭 회로(65)의 구성을 도시하는 회로도이다. 도 4중, 67은 NOR 회로(68) 및 인버터(69)로 이루어지는 래치 회로, 70은 인버터(71, 72)로 이루어지는 래치 회로, 73은 인버터(74, 75)로 이루어지는 래치 회로, 76은 인버터(77, 78)로 이루어지는 래치 회로이다.

또한, 79는 pMOS 트랜지스터(80) 및 nMOS 트랜지스터(81)로 이루어지는 스위치 회로, 82는 nMOS 트랜지스터(83) 및 pMOS 트랜지스터(84)로 이루어지는 스위치 회로, 85는 pMOS 트랜지스터(86) 및 nMOS 트랜지스터(87)로 이루어지는 스위치 회로, 88은 nMOS 트랜지스터(89) 및 pMOS 트랜지스터(90)로 이루어지는 스위치 회로이다.

또한, 91은 내부 클록(Int-CLK)을 반전하여 nMOS 트랜지스터(81, 87) 및 pMOS 트랜지스터(84, 90)의 온·오프를 제어하는 인버터, 92는 인버터(91)의 출력을 반전하여 pMOS 트랜지스터(80, 86) 및 nMOS 트랜지스터(83, 89)의 온·오프를 제어하는 인버터이다.

도 5는 본 발명의 제1 실시예의 동작을 도시하는 파형도로서, 본 발명의 제1 실시예에 있어서는, 전원 투입시, 파워 온 리셋 신호(POR)=H 레벨이 되면, 플립플롭 회로(65)에 있어서는, NOR 회로(68)의 출력=L 레벨, 인버터(69)의 출력=H 레벨이 되고, 래치 회로(67)는 초기화되며, 노드(N5)는 L 레벨로 고정되게 된다.

또한, 파워 온 리셋 신호(POR)=H 레벨로 되면, 내부 클록 제어 신호(S1)=H 레벨이 되고, 제어 신호 래치 회로(49-1)에 있어서는, OR 회로(63)의 출력=H 레벨이 되며, 내부 클록 발생 회로(64)는 내부 클록(Int-CLK)을 발생하는 상태가 된다.

그래서, 전원 투입후, 클록 인에이블 신호(CKE)=H 레벨이 되면, 입력 버퍼(60)는 외부 클록(CLK)을 입력하고, 내부 클록 발생 회로(64)는 입력된 외부 클록 (CLK1)에 동기하여 내부 클록(Int-CLK)을 발생하게 된다.

여기에, 내부 클록(Int-CLK)=H 레벨로 되면, 플립플롭 회로(65)에 있어서는 nMOS 트랜지스터(83)=온, pMOS 트랜지스터(84)=온, 인버터(71)의 출력=H 레벨, 인버터(72)의 출력=L 레벨이 되고, 래치 회로(70)는 초기화되며, 노드(N6)는 H 레벨로 고정되게 된다.

그 후, 내부 클록(Int-CLK)=L 레벨로 되면, 플립플롭 회로(65)에 있어서는 pMOS 트랜지스터(86)=온, nMOS 트랜지스터(87)=온, 인버터(74)의 출력=L 레벨, 인버터(75)의 출력=H 레벨이 되고, 래치 회로(73)는 초기화되며, 노드(N7)는 L 레벨로 고정되게 된다.

또한, 그 후, 내부 클록(Int-CLK)=H 레벨로 되면, 플립플롭 회로(65)에 있어서는 nMOS 트랜지스터(89)=온, pMOS 트랜지스터(90)=온, 인버터(77)의 출력=H 레벨, 인버터(78)의 출력=L 레벨이 되고, 래치 회로(76)는 초기화되며, 노드(N8)는 H 레벨로 고정되게 된다.

그리고, 그 후, 모드 레지스터 세트·명령이 입력되어, 모드 레지스터 세트 명령 신호(MRS)=H 레벨로 되면, 내부 클록 제어 신호(S1)=L 레벨이 되고, 제어 신호 래치 회로(49-1)에 있어서는, OR 회로(63)의 출력=L 레벨이 되며, 가령 클록 인에이블 신호(CKE)=H 레벨로 되어 있는 경우에도, 내부 클록 발생 회로(64)는 내부 클록(Int-CLK)의 발생을 정지시키게 되며, 여분의 전력을 소비하지 않는 상태로 된다.

이와 같이, 본 발명의 제1 실시예에 있어서는, 전원 투입 직후, 파워 온 리셋 신호(POR)로 래치 회로(67)를 초기화한 후, 내부 클록 발생 회로(64)에 내부 클록(Int-CLK)을 발생시킴으로써, 래치 회로(70, 73, 76)를 순차적으로 초기화하여, 전원 투입 직후에 있어서의 플립플롭 회로(65)의 내부 전위를 확정할 수 있도록 하고 있다.

즉, 래치 회로(70, 73, 76)를 각각 2개의 인버터를 교차 접속해서 구성하더라도 전원 투입 직후에 있어서의 플립플롭 회로(65)의 내부 전위를 확정할 수 있 도록 하고 있기 때문에, 플립플롭 회로(65)를 구성하는 트랜지스터의 수를 종래예에 비하여 줄일 수 있는 동시에 래치 회로(70, 73, 76)에 파워 온 리셋 신호(POR)를 전송하기 위한 신호선을 설치할 필요도 없다.

따라서, 본 발명의 제1 실시예에 따르면, SDRAM에 관한 것으로, 플립플롭 회로(65) 및 다른 동일한 플립플롭 회로의 면적의 축소화와 소비 전력의 저감화를 도모함으로써, 칩 면적의 축소화와 소비 전력의 저감화를 도모할 수 있다.

제2 실시예··도 6, 도 7

도 6은 본 발명의 제2 실시예의 주요부를 도시하는 회로도로서, 본 발명의 제2 실시예는 도 1에 도시하는 본 발명의 제1 실시예가 구비하는 초기화용 클록 제어 회로(45)와 회로 구성이 다른 초기화용 클록 제어 회로(94)를 설치하고, 그 밖에 대해서는 본 발명의 제1 실시예와 동일하게 구성한 것이다.

도 7은 초기화용 클록 제어 회로(94)의 구성을 도시하는 회로도이다. 도 7중, 96은 입력된 외부 클록(CLK1)의 수를 카운트하는 펄스 카운터로서, 파워 온 리셋 신호(POR)=H 레벨이 되면, 리셋되어, 그 출력을 L 레벨로 하고, 입력된 외부 클록(CLK1)의 카운트치가 4가 되면, 그 출력을 H 레벨로 하는 것이다.

또한, 97은 펄스 카운터(96)의 출력을 반전하는 인버터, 98은 전원 전압 VCC를 공급하는 VCC 전원선, 99는 소스를 VCC 전원선(98)에 접속하여 인버터(97)의 출력에 의해 온·오프가 제어되는 pMOS 트랜지스터이다.

또한, 100은 드레인을 pMOS 트랜지스터(99)의 드레인에 접속하고, 소스를 접지선에 접속하여 파워 온 리셋 신호(POR)에 의해 온·오프가 제어되는 nMOS 트랜지스터이다.

또한, 101은 인버터(102, 103)로 이루어지는 래치 회로로서, pMOS 트랜지스터(99)의 드레인과 nMOS 트랜지스터(100)의 드레인과의 접속점인 노드(N9)의 레벨을 반전하여 래치하고, 내부 클록 제어 신호(S1)를 출력하는 것이다.

이와 같이 구성된 초기화용 클록 제어 회로(94)에 있어서는 전원 기동시에 파워 온 리셋 신호(POR)=H 레벨로 되면, 펄스 카운터(96)의 출력=L 레벨, 인버터(97)의 출력=H 레벨, pMOS 트랜지스터(99)=오프로 되는 동시에 nMOS 트랜지스터(100)=온, 노드(N9)의 레벨=L 레벨이 되고, 내부 클록 제어 신호(S1)=H 레벨이 된다.

그 후, 파워 온 리셋 신호(POR)=L 레벨이 되고, nMOS 트랜지스터(100)=오프가 되지만, 입력된 외부 클록(CLK1)의 카운트치가 4가 되면, 펄스 카운터(96)의 출력=H 레벨, 인버터(97)의 출력=L 레벨, pMOS 트랜지스터(99)=온, 노드(N9)의 레벨=H 레벨이 되고, 내부 클록 제어 신호(S1)=L 레벨이 된다.

따라서, 본 발명의 제2 실시예에 있어서도, 본 발명의 제1 실시예와 동일하게, 전원 투입 직후, 파워 온 리셋 신호(POR)로 래치 회로(67)를 초기화한 후, 내부 클록 발생 회로(64)에 내부 클록(Int-CLK)을 발생시킴으로써, 래치 회로(70, 73, 76)를 순차적으로 초기화하여 전원 투입 직후에 있어서의 플립플롭 회로(65)의 내부 전위를 확정할 수 있다.

즉, 본 발명의 제1 실시예와 동일하게, 래치 회로(70, 73, 76)를 각각 2개의 인버터를 교차 접속해서 구성하더라도 전원 투입 직후에 있어서의 플립플롭 회로(65)의 내부 전위를 확정할 수 있도록 하고 있기 때문에, 플립플롭 회로(65)를 구성하는 트랜지스터의 수를 종래예에 비하여 줄일 수 있는 동시에 래치 회로(70, 73, 76)에 파워 온 리셋 신호(POR)를 전송하기 위한 신호선을 설치할 필요도 없다.

따라서, 본 발명의 제2 실시예에 의해서도, 본 발명의 제1 실시예와 동일하게, SDRAM에 관한 것으로, 플립플롭 회로(65) 및 다른 동일한 플립플롭 회로의 면적의 축소화와 소비 전력의 저감화를 도모함으로써, 칩 면적의 축소화와 소비 전력의 저감화를 도모할 수 있다.

또한, 본 발명의 제1 실시예 및 제2 실시예에 있어서는 본 발명을 SDARM에 적용한 경우에 대해서 설명했지만, 본 발명은 내부 클록 발생 회로와 복수의 래치 회로를 내부 클록에 동기하여 스위칭 동작을 행하는 스위치 회로를 통해 종렬 접속하여 이루어지는 플립플롭 회로를 구비하는 반도체 집적 회로에 널리 적용할 수 있는 것이다.

이상과 같이, 본 발명에 따르면, 내부 클록 발생 회로와, 제1, 제2, ···제n 래치 회로를 내부 클록에 동기하여 스위칭 동작을 행하는 스위치 회로를 통해 종렬 접속하여 이루어지는 플립플롭 회로를 구비하는 반도체 집적 회로에 관한 것으로, 초기화 신호를 제공하여 제1 래치 회로를 초기화한 후, 일정 기간 동안 내부 클록을 발생시켜 제2, ···제n 래치 회로를 순차적으로 초기화함으로써, 전원 투입 직후에 있어서의 플립플롭 회로의 내부 전위를 확정할 수 있는 구성으로 함으로써, 제2, ···제n 래치 회로를 각각 인버터를 교차 접속하여 이루어지는 래치 회로로 할 수 있기 때문에, 플립플롭 회로를 구성하는 트랜지스터의 수를 줄여 플립플롭 회로의 면적의 축소화와 소비 전력의 저감화를 도모할 수 있으며, 이 결과, 칩 면적의 축소화와 소비 전력의 저감화를 도모할 수 있다.

Claims

내부 클록을 발생하는 내부 클록 발생 회로와, 제1, 제2, ···제n(단, n은 2 이상의 정수) 래치 회로를 내부 클록에 동기하여 스위칭 동작을 행하는 스위치 회로를 통해 종렬 접속하여 이루어지는 플립플롭 회로를 구비하는 반도체 집적 회로에 있어서,

전원 투입 직후, 초기화 신호를 제공하여 상기 제1 래치 회로를 초기화하고, 연속해서 일정 기간 동안 상기 내부 클록 발생 회로에 내부 클록을 발생시켜 상기 제2,···제n 래치 회로를 순차적으로 초기화시키는 제1 초기화 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 제1 래치 회로는 상기 초기화 신호로서 전원 투입시에 내부 회로에서 발생되는 리셋용 신호를 제공하는 것을 특징으로 하는 반도체 집적 회로.
제1항 또는 제2항에 있어서, 상기 일정 기간은 외부로부터 소정의 신호가 입력될 때까지의 동안 또는 소정수의 내부 클록이 발생될 때까지의 동안인 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 반도체 집적 회로는 동기형 DRAM인 것을 특징으로 하는 반도체 집적 회로.
제4항에 있어서, 상기 제1 초기화 제어 회로는, 상기 초기화 신호로서 파워 온 리셋 신호를 상기 제1 래치 회로에 제공하는 제2 초기화 제어 회로와, 상기 파워 온 리셋 신호가 발생했을 때에는 일정 기간 내부 클록을 발생하도록 상기 내부 클록 발생 회로를 제어하는 제3 초기화 제어 회로를 구비하여 구성되는 것을 특징으로 하는 반도체 집적 회로.
제5항에 있어서, 상기 제3 초기화 제어 회로는, 내부 클록 제어 신호를 출력하고 상기 파워 온 리셋 신호가 발생되었을 때에는 상기 내부 클록 제어 신호를 활성 레벨로 하며 그 후 모드 레지스터 세트 명령 신호가 활성 레벨로 되었을 때에는 상기 내부 클록 제어 신호를 비활성 레벨로 하는 초기화용 클록 제어 회로와, 상기 내부 클록 제어 신호가 활성 레벨에 있는 동안 상기 내부 클록 발생 회로에 내부 클록을 발생시키는 내부 클록 발생 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제6항에 있어서, 상기 초기화용 클록 제어 회로는 상기 파워 온 리셋 신호 및 상기 모드 레지스터 세트 명령 신호를 입력하고, 상기 파워 온 리셋 신호가 활성 레벨이 되었을 때에는 상기 내부 클록 제어 신호를 활성 레벨로 하며, 그 후 상기 모드 레지스터 세트 명령 신호가 활성 레벨이 되었을 때에는 상기 내부 클록 제어 신호를 비활성 레벨로 하도록 구성되는 것을 특징으로 하는 반도체 집적 회로.
제7항에 있어서, 상기 초기화용 클록 제어 회로는, 상기 파워 온 리셋 신호를 반전하는 제1 인버터와, 상기 모드 레지스터 세트·명령 신호를 반전하는 제2 인버터와, 상기 제1 인버터의 출력이 제1 입력 단자에 입력되는 제1의 2 입력 NAND 회로와, 상기 제2 인버터의 출력이 제1 입력 단자에 입력되고 상기 제1의 2 입력 NAND 회로의 출력이 제2 입력 단자에 입력되며 출력을 상기 제1의 2 입력 NAND 회로의 제2 입력 단자에 입력하는 제2의 2 입력 NAND 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제5항에 있어서, 상기 제3 초기화 제어 회로는, 내부 클록 제어 신호를 출력하고 상기 파워 온 리셋 신호가 발생되었을 때에는 상기 내부 클록 제어 신호를 활성 레벨로 하며 그 후 소정수의 내부 클록이 발생되었을 때에는 상기 내부 클록 제어 신호를 비활성 레벨로 하는 초기화용 클록 제어 회로와, 상기 내부 클록 제어 신호가 활성 레벨에 있는 동안 상기 내부 클록 발생 회로에 내부 클록을 발생시키는 내부 클록 발생 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제9항에 있어서, 상기 초기화용 클록 제어 회로는, 상기 파워 온 리셋 신호가 발생되었을 때에는 상기 내부 클록 제어 신호를 활성화 레벨로 함과 동시에, 입력된 외부 클록을 카운트하고, 카운트치가 소정치가 되었을 때에는 상기 내부 클록 제어 신호를 비활성 레벨로 하도록 구성되는 것을 특징으로 하는 반도체 집적 회로.
제10항에 있어서, 상기 초기화용 클록 제어 회로는, 상기 파워 온 리셋 신호에 의해 출력이 제1 논리 레벨이 되도록 초기화되고 입력된 외부 클록을 카운트하며 카운트치가 소정치가 되었을 때에는 출력을 제2 논리 레벨로 하는 카운터와, 상기 내부 클록을 출력하고 상기 파워 온 리셋 신호가 발생했을 때에는 상기 내부 클록 제어 신호를 활성 레벨로 하며 상기 카운터의 출력이 제2 논리 레벨이 되었을 때에는 상기 내부 클록 제어 신호를 비활성 레벨로 하는 내부 클록 제어 신호 발생 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제11항에 있어서, 상기 내부 클록 제어 신호 발생 회로는, 소스를 전원선에 접속하고 상기 카운터의 출력이 제1 논리치일 때에는 오프가 되며 상기 카운터의 출력이 제2 논리치일 때에는 온이 되는 P 채널 절연 게이트형 전계 효과 트랜지스터와, 트레인을 상기 P 채널 절연 게이트형 전계 효과 트랜지스터의 드레인에 접속하고 소스를 접지하며 상기 파워 온 리셋 신호에 의해 온·오프가 제어되는 N 채널 절연 게이트형 전계 효과 트랜지스터와, 상기 P 채널 절연 게이트형 전계 효과 트랜지스터의 드레인과 상기 N 채널 절연 게이트형 전계 효과 트랜지스터의 트레인과의 접속점의 레벨을 반전하여 래치하는 래치 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제6항 내지 제12항 중 어느 한 항에 있어서, 상기 내부 클록 발생 제어 회로는 상기 초기화용 클록 제어 신호가 활성 레벨에 있는 동안 이외에 명령 실행을 위해 내부 클록을 필요로 하는 기간 동안 상기 내부 클록 발생 회로에 내부 클록을 발생시키는 것을 특징으로 하는 반도체 집적 회로.
제1항 내지 제13항 중 어느 한 항에 있어서, 상기 내부 클록 발생 회로는 활성 상태에 있는 경우 입력된 외부 클록에 동기하여 내부 클록을 생성하도록 구성되는 것을 특징으로 하는 반도체 집적 회로.