KR100228562B1

KR100228562B1 - 원격 제어기

Info

Publication number: KR100228562B1
Application number: KR1019960037035A
Authority: KR
Inventors: 미노루 사이또
Original assignee: 가네꼬 히사시; 닛본덴끼 가부시키가이샤
Priority date: 1995-08-30
Filing date: 1996-08-30
Publication date: 1999-11-01
Also published as: US5861833A; JP2742249B2; KR970014449A; JPH0962403A

Abstract

본 발명은 기준 클럭 신호를 발생시키기 위한 발진 회로와, 프로그램 데이터를 저장하기 위한 ROM과, ROM으로부터 출력 데이터를 패치하고 원격 제어신호를 발생시키기 위해 ROM과 발진 회로에 전기적으로 연결된 CPU와, 키 매트릭스와, 키 매트릭스에 연결된 키 소스 회로와, 키 매트릭스에 연결된 키 복귀 회로 및 전력 인가후에 적어도 CPU를 리셋 상태로 하고, 어떤 키 입력이 키 매트릭스상에 나타나면, CPU가 리셋 상태로 복귀하기 전에 CPU의 리셋 상태를 해제시키기 위해 키 복귀 회로와, 발진 회로 및 CPU에 전기적으로 연결된 리셋 회로를 구비하는 원격 제어기를 제공한다.

Description

원격 제어기

본 발명은 원격 제어기에 관한 것이며, 특히 폭주를 방지하는 보조 특성을 가진 원격 제어기에 관한 것이다.

종래 기술에서, 원격 제어기는 TV 및 VTR 등을 제어하는 데에 사용되었다. 원격 제어기에는 CPU와 입력 수단으로서 키 매트릭스가 제공된다. 이러한 원격 제어기는 배터리에 의해 동작된다.

제1도는 종래의 원격 제어기의 회로 구성을 도시한 회로도이다. 발진 회로(1)가 기준 클럭 신호(CLK)를 발생시키기 위해 제공된다. 제어 프로그램을 저장하기 위해 ROM이 제공된다. 키 매트릭스 (10)가 제공된다. 키 복귀 회로(9)는 키 매트릭스 (10)에 연결되어 제공된다. CPU는 ROM에 연결되어, 어드레스 신호(PC)를 ROM에 입력하고 ROM으로부터 출력 신호 (DAT)를 패치한다. 또한, CPU는 발진 회로(1)에 연결되어, 정지 신호 (STOP)를 발진 회로(1)에 입력하고 발진 회로(1)로부터 클럭 신호(CLK)를 패치한다. 또한, CPU는 출력 포트(2)에 연결되어, 원격 제어 신호(REM)를 출력 포트(2)에 공급한다. 또한, CPU는 키 소스 회로(3)에 연결되어, 세트 신호 (SET)를 키 소스 회로 (3)에 공급한다. CPU는 키 복귀 회로 (9) 로부터 데이터를 패치하기 위해 데이터 버스(8)를 경유하여 키 복귀 회로(9)에 연결된다. 풀업 저항(6)과 캐패시터 (7)는 고전압 전력선과 접지선사이에 직렬로 접속된다.

풀업 저항(6)과 캐패시터(7) 사이의 중간 지점이 발진 회로(1)과 CPU에 연결되어, 전력이 인가되면, 리셋 신호 (RESN)를 발생시켜서 발진 회로 (1) 및 CPU의 두곳에 공급한다.

전력이 인가되면, 캐패시터(7)가 풀업 저항(6)에 의해 충전될 때까지, 리셋 신호 (RESN) 는 로우 레벨을 출력하고, 발진 회로 (1)와 CPU를 리셋시킨다. 그후에, CPU는 발진 회로(1)로부터 클럭 신호를 수신하여, 어드레스 신호 (PC)를 ROM에 입력시킨다. ROM는 데이터를 데이터 신호 (DAT)로서 CPU에 연속적으로 공급하기 위해 수신된 어드레스 신호(PC)에 의해 지정된 어드레스에 저장된 데이터를 판독한다. CPU는 ROM으로부터 데이터 신호(DAT)를 수신한 후 키 소스 회로(3) 의 동작을 세트시키기 위해 키 소스 회로(3)에 세트 신호(SET)를 공급하고 동시에 발진 회로(1)의 동작을 정지시키기 위해 발진 회로(1)에 정지 신호(STOP)를 공급한다. 그후에, CPU는 대기 상태가 된다.

제2도는 키 매트릭스 (10)와, 키 소스 회로(3)와, 키 복귀 회로 (9)를 도시한 회로도이다. 키 소스 회로(3)는 세트 신호(SET)를 수신하기 위해 중앙 처리 장치 (CPU 5)에 연결된 게이트를 각각 가진 복수개의 n-채널 트랜지스터 단자, (32) 및 (33) 와, 접지선에 연결된 드레인 및 , 키 매트릭스(10)의 행에 연결된 소스를 구비한다. 키 복귀 회로(9)는 각각의 한쪽이 전력선에 연결되고 다른 한쪽이 키 매트릭스(10)의 열에 연결된 복수개의 풀업 저항(91),(92) 및 (93)과, CPU를 구비한다. 키 매트릭스 (10) 내의 키들중 하나가 눌러지면, 선택된 키에 연결된 트랜지스터 단자, (32) 및 (33) 중의 하나는 상기 선택된 키를 경유하여 풀업 저항(91),(92) 및 (93) 중의 하나에 연결된다. 이때, 키 데이터 중의 하나가 하이 레벨에서 로우 레벨로 바뀌고 키 데이터가 CPU에 공급되면, 중앙 처리장치 (CPU 5)는 대기 상태가 해제도어 ROM 으로부터의 데이터(DAT)와 발진 회로(1)로부터의 클럭 신호 (CLK)를 기준으로 원격 제어신호(REN)를 발생시킨다. 발생된 원격 제어 신호 (REN)는 CPU로부터 출력 포트(2)로 공급된다.

상기 설명된 배터리에 의해 동작되는 원격 제어기에 있어서, 전력이 인가되어 캐패시터(7)가 풀업 저항(6)을 거쳐서 완전히 충전될 때까지 리셋신호(RESN) 가 CPU(5)와 발진 회로(1)에 입력되며, 커패시터(7)가 충전된 채로 있게 된다. 이런 이유로, 배터리를 교환되지 않는 한, 리셋 동작이 발생하지 않으므로, 외부 노이즈 또는 적외선 레이저 발광 다이오드(LED)의 발광으로 인한 전력전압의 변동에 의해 ROM (4) 의 출력이 변화하여, CPU (5) 의 폭주(runaway)를 초래할 수도 있다.

또한, 전력전압이 동작 제한 임계값 부근까지 낮아지는 경우에 있어서, 전력전압이 변동하게 되면, 전력전압이 동작 제한 임계값 보다 작아지는 경우도 발생하게 되어, CPU (5)의 폭주를 유발하게 된다. 또한, CPU(5)의 폭주가 발생하게 되면, 전력전압이 동작 제한 임계값 이상으로 다시 상승하더라도, CPU (5)의 폭주가 계속 유지되는 문제점이 있다.

더구나, 배터리를 교환하는 경우에, 데이터를 유지하기 위해서 캐패시터가 전력선과 접지선사이에서 제공되기 때문에, 전력전압이 접지 전압까지 낮아지기 전에 전력전압을 회복시키는 것을 가능하다. 그러나, 이런 경우에도, 리셋 신호(RESN) 에 의해 중앙 처리 장치(CPU (5))와 발진 회로(1)를 리셋시키기가 어렵기 때문에, 폭주 상태가 그대로 유지되는 문제점이 있다.

상기의 상황에 의해, CPU가 전력전압과 외부 노이즈의 변화에 의해 야기된 폭주에서 일정 시간이 경과한 후에 회복되는 것이 가능한 원격 제어기를 개발할 필요가 있다.

따라서, 본 발명의 목적은 CPU가 전력 전압의 변동 및 외부 노이즈에 의해 유발된 폭주로부터 일정시간이 경과한 후에 회복되는 것이 가능한 원격 제어기를 제공하는 것이다.

본 발명의 상기의 목적과 다른 목적들, 특징 및, 이점이 하기 설명으로부터 명백해질 것이다.

본원 발명에 따른 원격 제어기는; 기본 클럭 신호를 생성하는 발진 회로; 프로그램 데이터를 저장하는 ROM; 상기 발진 회로와 ROM에 전기적으로 접속되고, ROM으로부터 출력 데이터를 패치하여 원격 제어 신호를 생성하는 중앙 처리 장치(CPU); 키 매트릭스; 상기 키 매트릭스에 접속된 키 소스 회로; 상기 키 매트릭스에 접속된 키 복귀 회로; 및 상기 CPU에 전기적으로 접속된 리셋 회로를 포함하며, 상기 발진 회로 및 상기 키 복귀 회로는, 전력전압이 인가된 이후에, 적어도 CPU를 리셋 상태에 두고, 키 매트릭스에 임의의 키 입력이 나타나게 되면, 그러한 리셋 상태로부터 CPU를 해제시키는 것을 특징으로 하는 원격 제어기이다.

리셋 회로는 전원 입력시의 리셋 신호를 카운트하기 위한 복수의 이진 플립플롭; 상기 키 복귀 회로와 상기 이진 플립 플롭 사이에 접속되고, 상기 키 복귀 회로로부터의 키 데이터에 기초하여 상기 복수의 이진 플립플롭의 리셋 타이밍을 결정하는 논리 게이트; 및 전원 라인과 접지 라인 사이에 연결되고, 리셋 회로의 출력단에 제공되어 리셋 신호를 생성하는 트랜지스터와 저항의 직렬 연결을 구비하고 있다.

상기 리셋 회로는, 입력 포트 및 게이트 수단의 출력은 두 입력으로 하고, 그 출력을 상기 복수의 이진 플립플롭중 어느 하나에 리셋 타이밍 신호로 공급하기 위한 OR 게이트를 구비할 수도 있다.

제1도는 종래의 원격 제어기의 회로 구성을 도시한 회로도.

제2도는 키 매트릭스와, 키 소스 회로 및, 키 복귀 회로를 도시한 회로도.

제3도는 본 발명에 의한 제1실시예에서 개선된 원격 제어기의 회로 구성을 도시한 회로도.

제4도는 본 발명에 의한 제1실시예에서 개선된 원격 제어기가 제공된 리셋회로와, 키 복귀회로와, 키 소스회로 및, 키 매트릭스를 도시한 회로도.

제5도는 본 발명에 의한 제1실시예에서, 개선된 원격 제어기로 전달되는 여러 가지 신호의 파형을 도시한 타이밍 차트.

제6도는 본 발명에 의한 제2실시예에서, 개선된 원격 제어기에 제공된 리셋 회로와, 키 복귀 회로 및, 키 소스 회로 및. 키 매트릭스를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 발진회로 2 : 출력 포트

3 : 키 소스 회로 4 : ROM

5 : CPU 6 : 저항

7 : 캐패시터 8 : 데이터 버스

9 : 키 복귀 회로 10 : 키 매트릭스

11, 13 : 리셋 회로 15 : 입력 포트

31, 32, 33 : 트랜지스터 91, 92, 93 : 풀업 저항

본 발명에 따른 제1실시예를 상세하게 설명한다. 제3도는 본 발명에 따른 제1실시예에 있는 개선된 원격 제어기의 회로배치를 도시하는 회로도이다. 발진회로(1)가 기준 클록신호(CLK)를 발생시키기 위해 설치된다. ROM(판독전용 메모리 : 4) 가 제어 프로그램을 저장하기 위해 설치된다. 키 매트릭스 (10)가 설치된다. 키 공급회로(9)가 설치되어 키 매트릭스 (10)에 연결된다. CPU(중앙처리장치 : 5)가 설치되어 ROM (4)에 어드레스신호 (PC)를 공급하고 ROM (4)으로부터 출력신호 (DAT)를 패치하기 위해 ROM (4)에 연결된다. CPU (5)는 발진회로(1)로부터 클록신호 (CLK)를 패치하기 위해 발진회로 (1)에 또한 연결된다. CPU (5)는 또한 출력포트(2)에 원격 제어신호 (REM)를 공급하기 위해 출력포트 (2)에 연결된다. CPU (5)는 또한 키 공급회로(3)에 세트신호(SET)를 제공하기 위해 키 공급회로(3)에 연결된다. CPU (5)는 또한 키 복귀회로(9)로부터 데이터를 패치하기 위해 데이터버스(8)를 지나 키 복귀회로(9)에 연결된다. 풀업 저항 (6)과 캐패시터(7)는 전력이 인가될 때 풀업 저항 (6)과 캐패시터(7)사이의 중간지점에서 리셋신호(RESN)를 발생시키기 위해 고전압 전력선과 접지선 사이에 직렬로 접속된다.

리셋회로(11)가 또한 설치되어 리셋신호 (RESN)를 수신하기 위해 풀업 저항 (6)와 캐패시터(7) 사이의 중간지점에 전기적으로 연결된다. 리셋회로 (11)는 또한 키 복귀회로(9)로부터 키 데이터를 수신하기 위해 데이터 버스를 지나 키 복귀회로(9)에 연결된다. 리셋회로(11)는 또한 발진회로 (1)에 리셋신호를 공급하기 위해 발진회로(1)에 전기적으로 연결된다. 리셋회로 (11)는 또한 CPU (5) 에 리셋신호를 공급하기 위해 CPU (5)에 전기적으로 연결된다. 전력인가시에, 리셋회로(11)는 풀업 저항(6)과 캐패시터(7)사이의 중간지점으로부터 리셋신호(RESN)를 수신하며 리셋신호 (MRESN)를 발생시켜 발진회로 (1)와 CPU (5)를 리셋 상태로 한다. 이 동안에, 리셋회로(11)가 키 복귀회로(9)로부터 키 데이터를 수신하는 경우, 리셋회로(11)는 소정의 단시간내에 발진회로(1)와 CPU (5)를 리셋상태에서 해제한다.

특히, 키 복귀회로(9)로부터의 모든 키 데이터가 하이 레벨에 있는 경우, 리셋회로(11)는 리셋신호(MRESN)를 공급하여 발진회로(1)와 CPU (5)를 리셋상태로 한다. 하지만, 키 복귀회로 (9) 로부터의 키 데이터중 임의의 것이 로우 레벨이 될 경우, 리셋회로(11)는 리셋신호(MRESN)의 공급을 중단시켜 발진회로(1)와 CPU(5)를 리셋상태로부터 해제시킨다. 리셋신호 (MRESN)가 로우 레벨일 경우, 이것은 활성 레벨을 의미한다. 전력인가시에, 리셋신호(MRESN)는 활성 또는 로우 레벨이 되어 발진회로(1)와 CPU(5)는 초기화된다.

제4도는 본 발명에 따른 제1실시예에 있는 개선된 원격 제어기에 설치된 키 매트릭스, 키 공급회로, 키 복귀회로 및 리셋신호를 도시하는 회로도이다. 키 공급회로(3)는 복수개의 n 채널 트랜지스터 (31, 32, 33)를 구비하며, 각 트랜지스터는 세트신호(SET)를 수신하기 위해 CPU (5)에 접속된 게이트, 접지선에 접속된 드레인 및, 키 매트릭스(10)의 열에 접속된 소스를 갖는다. 키 복귀회로(9)는 복수개의 풀업 저항(91, 92, 93)을 구비하며, 각 풀업 저항의 한쪽은 전력선에 연결되며 다른 한쪽은 키 매트릭스 (10)의 행 및 CPU (5)에 연결된다. 키 매트릭스(10)에 있는 임의의 키가 눌러지는 경우, 선택된 키에 연결된 트랜지스터(31, 32, 33)는 선택된 키를 지나 풀업 저항(91,92, 93)중 한 개에 연결된다.

리셋회로(11)는 2진 플립플롭회-로(111~113)를 구비하며, 각 2진 플립플롭회로는 전력인가시 리셋신호(RESN)를 수신하는 세트입력을 가지며, 카운터로써 제공된다. 인버터(114)가 설치되어 기준 클록신호(CLK)를 반전시키기 위해 2진 플립플롭회로 (113)의 C3 입력과 CN3입력사이에 연결된다. NAND 게이트 (115)가 데이터버스 (8)를 지나 키 복귀회로(9)로부터 키 데이터를 수신하기 위해 설치된다. 지연회로(120)가 NAND 게이트(115)로부터의 출력을 수신하기 위해 설치된다. 인버터(119)가 지연회로 (120)로부터의 출력을 수신하기 위해 설치된다. NAND 게이트(118)가 인버터 (119)로부터의 출력과 NAND 게이트 (115)로부터의 출력을 수신하기 위해 설치된다. NAND 게이트(118)의 출력은 2진 플립플롭회로(111, 112, 113)의 RN1, RN2, RN3에 연결된다. p 채널 트랜지스터 (116)와 풀업 저항(117)이 전력선과 접지선 사이에 직렬로 연결된다. p 채널 트랜지스터 (116)와 풀업 저항(117)는 2진 플립플롭 (11, 112, 113)의 출력 단자 상에 설치된다. 트랜지스터 (116)의 게이트 전극은 2 진 플립플롭회로(111)의 출력단자 (Q1)에 연결된다. 리셋신호(MRESN)는 p 채널 트랜지스터(116)와 풀업저항(117)의 중간지점에서 발생된다.

키 데이터 복귀회로 (9)로부터의 키 데이터 중 임의의 한 개가 하이 레벨로부터 로우 레벨로 변화될 경우, NAND게이트 (115) 의 출력도 또한 로우 레벨로부터 하이 레벨로 변화된다. NAND 게이트(115)의 이러한 하이 레벨 출력은 지연회로 (120)와 NAND 게이트 (118)의 한 출력단자에 입력된다. NAND 게이트 (118)의 또다른 입력단자는 인버터 (119)로부터 출력을 수신한다. 다음에, NAND 게이트 (118)는 임의의 입력이 로우 레벨이 될 때까지 로우 레벨 신호를 출력으로 남겨둔다.

NAND 게이트(118)의 출력은 2 진 플립플롭회로(111, 112, 113)의 리셋입력(RN1, RN2, RN3)에 공급되어 2진 플립플롭회로(111, 112, 113)를 리셋상태로 한다. 2진 플립플롭회로(111)의 출력단자 (Q1)가 하이 레벨로부터 로우 레벨로 변화되어, 트랜지스터(116)를 턴온시킴으로써, 2진 플립플롭회로(111, 112, 113)는 전력인가시 세트 입력단자(SN1, SN2, SN3)로 인가된 리셋신호 (RESN)에 의해 세트된다. 결국, 발진회로 (1)와 CPU (5)에 공급되는 리셋신호 (MRESN)가 로우 레벨로부터 하이 레벨로 변화되어 리셋상태로부터 ROM(4) 과 CPU (5)를 해제시킨다.

ROM (4) 과 CPU (5)가 리셋상태로부터 해제된 후, CPU (5)와 리셋회로(11)은 발진회로(1)로부터 기준 클록신호(CLK)를 수신한다. 기준 클록신호(CLK)는 2진 플립플롭회로(113)와 인버터(114)의 입력 (C3)에 공급된다.

반면에, CPU (5)는 기준 클록신호 (CLK)를 수신하며 리셋회로 (11)에서 2 진 플립플롭회로 (111, 112, 113)를 카운트하는 동작을 시작한다. 소정의 시간후에, CPU (5)는 p 채널 트랜지스터 (116)를 턴오프함으로써 2진 플립플롭회로(111)의 출력단자 (Q1)를 다시 하이레벨로 바꾼다. 이것은 풀다운 저항(117)을 리셋신호(MRESN) 로우 레벨로 변화시켜, 발진회로(1)와, CPU (5)를 리셋상태로 만든다.

키 입력이 키 매트릭스 (10)상에 나타날 경우, ROM (4)과 CPU (5)는 리셋상태로부터 해제되며, 소정의 시간동안 ROM(4)과 CPU(5)는 동작상태가 되며 그후 ROM (4) 과 CPU (5)는 다시 리셋상태가 된다. 이것은 CPU (5)가 폭주하는 것을 방지한다.

제5도는 본 발명에 따른 제1실시예에 있는 개선된 원격 제어기에 전송된 다양한 신호의 파형을 도시하는 타이밍도이다. 전원인가후에, ROM (4)과 CPU (5)가 리셋상태가 됨으로써 리셋신호 (RESN)가 발생된다. 이 동안에, 2진 플립플롭회로(111, 112, 113)가 리셋상태가 됨으로써 임의의 키 입력이 키 매트릭스(10)상에 나타나는 경우, NAND 게이트 (115)의 출력은 로우 레벨로부터 하이 레벨로 변화된다. 결국, 기준 클록신호(CLK) 가 ROM (4) 과 CPU(5)가 다시 리셋상태로 들어가기 전에 2진 플립플롭회로(111)의 출력 (Q1)이 하이 레벨로 될 때까지의 동작을 카운트하기 위해 리셋신호(MRESN)가 리셋회로 (11)로 인가된다.

또한, 전력선과 접지선 사이에 외부 캐패시터가 설치되어 ROM (4) 과 CPU (5)가 원격 제어신호 (REN)의 발생에 의해 전원전압이 변화하여 폭주상태로 들어가는 경우, 로우 레벨로 들어가는 전원입력시의 리셋신호 (RESN)를 갖지 안고 리셋신호(MRESN) 에 의해 ROM (4) 과 CPU (5)를 초기화시키는 것이 가능하다.

전력선과 접지선 사이에 외부 캐패시터를 설치하는 것이 불가능하더라도, 전원입력에 있는 리셋신호 (RESN)에 의해 ROM (4) 과 CPU (5)를 초기화시키는 것은 가능하다.

본 발명에 따른 제2실시예를 설명한다. 본 발명에 따른 제2실시예의 개선된 원격 제어기는 리셋회로에 대한 것을 제외하고 제1실시예에서와 동일한 회로배치를 갖는다. 다음의 기재는 회로배치와 리셋회로의 동작에 초점을 맞춘다.

제6도는 본 발명의 제2실시예에 따른 개선된 원격 제어기에 설치된 키 매트릭스, 키 공급회로, 키 복귀회로, 및 리셋회로를 도시하는 회로도이다. 본 발명에 따른 제2실시예의 리셋회로 (13)는 OR 게이트(121)에 있어서, 본 발명에 따른 제1실시예에서의 리셋회로(11)와는 상이하다. OR 게이트는 (121)는 그의 한쪽은 입력포트(15)에 접속되며 다른 한쪽은 NAND 게이트(118)의 출력단자에 접속된 두 개의 입력단자를 갖는다. OR 게이트(121)의 출력은 2 진 플립플롭 회로(112)의 리셋입력단자 (RN2)에 연결된다. OR 게이트(121)는 2진 플립플롭회로(111, 112, 113)의 리셋 타이밍을 제어한다. NAND 게이트(115)의 출력이 로우 레벨로부터 하이 레벨로 변화될 경우, NAND 게이트(118)는 NAND 게이트 (115)로부터의 출력과 인버터 (119)로부터의 출력을 수신한다. NAND 게이트 (118)는 NAND 게이트 (115)로부터의 출력과 인버터 (119)로부터의 출력중 한 개가 로우 레벨로 될 때까지 출력을 로우 레벨 신호로 남겨둔다.

NAND 게이트 (118)의 출력은 2진 플립플롭회로(111 및 113)가 리셋상태로 놓여짐으로써 2진 플립플롭회로 (111 및 113)의 리셋입력 (RN1 및 RN3)으로 입력된다. 결국, 리셋신호 (MRESN)가 로우 레벨로부터 하이 레벨로 변화되어 ROM (4)과 CPU (5)를 리셋상태로부터 해제시키고 동작상태로 들어가게하여 트랜지스터가 턴온된다. 2진 플립플롭회로(112)의 리셋입력 (RN2)은 한쪽은 입력포트(15)에 접속되며 다른 한쪽은 NAND 게이트 (118)의 출력단자에 접속된 두개의 입력을 갖는 OR 게이트 (121)로부터 출력을 수신한다. 입력포트 (15)가 하이 레벨에 있을 때, 2진 플립플롭회로(112)는 리셋상태가 되지 않으므로, 2진 플립플롭회로(11, 112, 113)의 초기값이 가변되는데, 왜냐하면 2진 플립플롭회로(111)의 출력단자 (Q1)를 하이 레벨로 하기 위해 필요한 시간이 단축되기 때문이다. 즉, 리셋신호 (MRESN)의 하이 레벨의 시간주기가 단축된다. 이것은 ROM (4)과 CPU (5)를 동작상태로부터 다시 리셋상태로 복귀시키기위해 요구되는 시간을 단축시킨다.

상기 설명된 바와 같이, CPU (5)는 동작상태 후에 리셋상태로 항상 복귀하여 그의 폭주상태를 해제한다. 또한, 입력단자에 의한 동작시간을 전력소비를 감소시키기 위해 필요한 제한된 시간으로 제어하는 것이 가능하다.

Claims

데이터를 저장하기 위한 메모리; 상기 메모리로부터 데이터를 패치하고 상기 메모리에 어드레스 신호를 공급하기 위해 상기 메모리에 전기적으로 연결된 CPU; 상기 CPU로부터 원격 제어 신호를 수신하기 위해 상기 중앙 처리 장치에 전기적으로 연결된 출력 포트; 세트 신호를 수신하기 위해 상기 CPU에 전기적으로 연결된 키 소스 회로, 상기 키 소스 회로에 전기적으로 연결된 키 매트릭스, 상기 키 매트릭스에 전기적으로 연결되고, 상기 CPU에 또한 전기적으로 연결된 키 복귀 회로; 클럭 신호를 발생시키고 상기 CPU에 상기 클럭 신호를 공급하기 위해 상기 CPU에 전기적으로 연결된 발진 회로; 및 전력이 인가된후 적어도 상기 CPU를 리셋 상태로 하고 어떤 키 입력이 상기 키 매트릭스상에 나타나면, 상기 키 복귀 회로, 상기 발진 회로, 및 상기 CPU에 전기적으로 연결되는 리셋 회로에 의해 상기 CPU를 상기 리셋 상태로부터 해제시키는 것을 특징으로 하는 원격 제어기.
제1항에 있어서, 상기 리셋 회로는, 전력 인가시 리셋 신호를 카운트하기 위한 복수개의 2진 플립플롭; 상기 2진 플립플롭과 상기 키 복귀 회로사이에 연결되고, 상기 키 복귀 회로로부터의 키 데이터를 기준으로 상기 복수개의 2진 플립플롭의 리셋 타이밍을 결정하는 논리 게이트; 및 전력선과 접지선사이에 있으며, 상기 리셋 회로의 출력단에 제공되어 리셋신호를 생성하는 트랜지스터와 저항의 직렬 접속을 포함하는 것을 특징으로 하는 원격 제어기.
제2항에 있어서, 상기 리셋 회로는 상기 2진 플립플롭중의 어느 하나에 리셋 타이밍 신호를 공급하는 OR 게이트를 더 포함하는 것을 특징으로 하는 원격 제어기.