JPH11274905A - クロック用ゲート回路及びクロックゲーティング回路 - Google Patents

Abstract

(57)【要約】 【課題】 任意のタイミングでクロック供給を停止し、
かつ、クロック供給を再開する。 【解決手段】 クロック用ゲート回路ＣＧは、出力クロ
ック信号ＣＬＫ０の供給を停止している期間中は、この
出力クロック信号ＣＬＫ０の供給を停止した際における
出力クロック信号ＣＬＫ０の状態を保持してフリップフ
ロップ回路ＦＦへ出力する。また、出力クロック信号Ｃ
ＬＫ０の供給を再開する際には、この出力クロック信号
の供給を停止した時の出力クロック信号ＣＬＫ０の状態
と、出力クロック信号ＣＬＫ０の供給を再開する時の入
力クロック信号ＣＬＫ１の状態とが、一致するように、
出力クロック信号ＣＬＫ０を入力クロック信号ＣＬＫ０
と同相のまま又は逆相にしてフリップフロップ回路ＦＦ
へ出力する。これにより、出力クロック信号ＣＬＫ０に
余分なエッジが発生するのを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック用ゲート回
路及びクロックゲーティング回路に関し、特に、任意の
タイミングでクロック信号の供給を停止しかつ再開する
ことのできる、クロック用ゲート回路及びクロックゲー
ティング回路に関する。

【０００２】

【従来の技術】クロック信号が動作する時の消費電力
は、チップ全体の消費電力に占める割合が大きい。この
ため、クロック信号の立ち上がりと立ち下がりの両方の
エッジを利用することで、見かけ上のクロック信号の周
波数を半分にすることにより、消費電力を低減する技術
が使用されている。さらに、一時的に未使用の回路ブロ
ックが存在する場合、任意のサイクルだけその回路ブロ
ックへのクロック信号の供給を停止することにより、チ
ップ全体の消費電力を低減する技術も使用されている。
このように、一時的にクロックの供給を停止するための
回路を、クロック用ゲート回路という。

【０００３】従来における、クロック用ゲート回路ＣＧ
とフリップフロップ回路ＦＦと有するクロックゲーティ
ング回路を図２８に示す。この図２８からわかるよう
に、従来のクロック用ゲート回路ＣＧは、ＡＮＤ回路Ａ
Ｎを備えて構成されていた。このＡＮＤ回路ＡＮには、
入力クロック信号ＣＬＫ１と、この入力クロック信号Ｃ
ＬＫ１の供給を制御するイネーブル信号Ｅとが入力され
ていた。そして、このＡＮＤ回路ＡＮの出力クロック信
号ＣＬＫ０が、フリップフロップ回路ＦＦへ入力されて
いた。すなわち、入力データ信号Ｄｎを入力して、出力
データ信号Ｑｎを出力するようなフリップフロップ回路
ＦＦに入力されていた。したがって、この図２８のフリ
ップフロップ回路ＦＦには、このフリップフロップ回路
ＦＦが使用されている間は出力クロック信号ＣＬＫ０が
供給され、使用されない間は出力クロック信号ＣＬＫ０
が供給されないしくみとなっていた。

【０００４】次に、図２９に基づいて、クロック信号の
立ち上がりエッジにのみ同期するフリップフロップ回路
（以下、シングルエッジフリップフロップ回路という）
と、クロック信号の立ち上がりと立ち下がりの両方のエ
ッジに同期するフリップフロップ回路（以下、ダブルエ
ッジフリップフロップ回路という）との動作を、対比し
て説明する。この図２９は、これら両タイプのフリップ
フロップ回路のタイミングチャートを示す図である。

【０００５】この図２９からわかるように、シングルエ
ッジフリップフロップ回路の場合、このフリップフロッ
プ回路に入力するクロック信号をＣＰ１、入力データ信
号をＤ１とすると、出力データ信号はＱ１のようにな
る。これに対して、ダブルエッジフリップフロップ回路
の場合、このフリップフロップ回路に入力するクロック
信号をＣＰ２、入力データ信号をＤ１とすると、出力デ
ータ信号はＱ２のようになる。これらのことからわかる
ように、ダブルエッジフリップフロップ回路は、クロッ
ク信号ＣＰ２の周波数をシングルエッジフリップフロッ
プ回路のクロック周波数ＣＰ１の半分にしても、シング
ルエッジフリップフロップ回路と同様の動作をする。こ
のように、クロック信号立ち上がりと立ち下がりの両方
のエッジを利用することで、同様の動作をしながら、ク
ロック信号の周波数を見かけ上半分にすることが出来る
ため、チップの消費電力が低減される。

【０００６】次に図３０に基づいて、図２８に示したク
ロック用ゲート回路ＣＧを用いた場合のフリップフロッ
プ回路ＦＦの動作を説明する。この図３０は、クロック
用ゲート回路ＣＧとフリップフロップＦＦのタイミング
チャートを示す図である。

【０００７】この図３０からわかるように、シングルエ
ッジフリップフロップ回路の場合、入力クロック信号を
ＣＬＫ１１、イネーブル信号をＥ１とした時のクロック
用ゲート回路ＣＧの出力クロック信号はＣＬＫ０１にな
る。この出力クロック信号ＣＬＫ０１を、シングルエッ
ジフリップフロップ回路に入力する。さらに、フリップ
フロップ回路に入力される入力データ信号をＤ１とする
と、出力データ信号はＱ１１のようになる。

【０００８】これに対して、ダブルエッジフリップフロ
ップ回路の場合、入力クロック信号をＣＬＫ１２、イネ
ーブル信号をＥ１とした時のクロック用ゲート回路ＣＧ
の出力クロック信号はＣＬＫ０２になる。この出力クロ
ック信号ＣＬＫ０２を、ダブルエッジフリップフロップ
回路に入力する。さらに、フリップフロップ回路に入力
される入力データ信号をＤ１とすると、出力データ信号
はＱ２１のようになる。この図３０の場合においては、
ダブルエッジフリップフロップ回路の出力データ信号Ｑ
２２は、シングルエッジフリップフロップ回路の出力デ
ータ信号Ｑ１１と、同じ動作になる。

【０００９】このように、クロック用ゲート回路ＣＧ
は、一時的にクロック信号の供給を停止し、かつ、この
停止したクロック信号の供給を再開するものであり、そ
の停止期間の設定は任意のサイクルで可能でなければな
らない。すなわち、任意のタイミングでクロック信号の
停止と再開ができなければならない。

【００１０】

【発明が解決しようとする課題】図３１に示すタイミン
グチャートで、従来のクロック用ゲート回路ＣＧで起こ
る問題点を説明する。この図３１からわかるように、シ
ングルエッジフリップフロップ回路の場合、入力クロッ
ク信号をＣＬＫ１１、イネーブル信号をＥ２とした時の
クロック用ゲート回路ＣＧの出力クロック信号はＣＬＫ
０１のようになる。この出力クロック信号ＣＬＫ０１
を、シングルエッジフリップフロップ回路に入力する。
さらに、入力データ信号をＤ１とすると、出力データ信
号はＱ１２のようになる。

【００１１】これに対してダブルエッジフリップフロッ
プ回路の場合、入力クロック信号をＣＬＫ１２、イネー
ブル信号をＥ２とした時のクロック用ゲート回路ＣＧの
出力クロック信号はＣＬＫ０２のようになる。この出力
クロック信号ＣＬＫ０２を、ダブルエッジフリップフロ
ップ回路に入力する。さらに、入力データ信号をＤ１と
すると、出力データ信号はＱ２２のようになる。

【００１２】これら出力データ信号Ｑ１２、Ｑ２２を比
較するとわかるように、ダブルエッジフリップフロップ
回路の出力データ信号Ｑ２２は、シングルエッジフリッ
プフロップ回路の出力データ信号Ｑ１２とは、異なる動
作になる。これは、クロック用ゲート回路ＣＧの出力ク
ロック信号ＣＬＫ０２に、イネーブル信号Ｅ２と同期し
た余計なエッジＥＧ、ＥＧが発生するためである。この
ような場合、クロック信号の立ち上がりと立ち下がりの
両方のエッジを利用したダブルエッジフリップフロップ
回路では、誤動作が起きてしまうという問題がある。

【００１３】次に、図３２に基づいて、このような余計
なエッジＥＧが発生する過程を詳細に検討する。図３２
（ａ）は、クロック用ゲート回路ＣＧに入力される入力
クロック信号ＣＬＫ１２を示している。このような入力
クロック信号ＣＬＫ１２が入力されている状態におい
て、図３２（ｂ）に示すようにイネーブル信号Ｅが入力
されたとする。すなわち、入力クロック信号ＣＬＫ１２
がハイの時にイネーブル信号Ｅがロウになってクロック
供給を停止し、入力クロック信号ＣＬＫ１２がハイの時
にイネーブル信号Ｅがハイになってクロック供給を再開
したとする。この場合、出力クロック信号ＣＬＫ０２に
は、ふたつの余分なエッジＥＧ、ＥＧが現れてしまう。
このため、この出力クロック信号ＣＬＫ０２を、ダブル
エッジフリップフロップ回路に入力すると、誤動作を引
き起こす可能性がある。

【００１４】図３２（ａ）に示すように入力クロック信
号ＣＬＫ１２がクロック用ゲート回路ＣＧに入力されて
いる場合において、図３２（ｃ）に示すようなイネーブ
ル信号Ｅが入力されたとする。すなわち、入力クロック
信号ＣＬＫ１２がハイの時にイネーブル信号Ｅがロウに
なってクロック供給を停止し、入力クロック信号ＣＬＫ
１２がロウの時にイネーブル信号Ｅがハイになってクロ
ック供給を再開したとする。この場合、出力クロック信
号ＣＬＫ０２には、余分なエッジＥＧがひとつ現れてし
まう。このため、この出力クロック信号ＣＬＫ０２を、
ダブルエッジフリップフロップ回路に入力すると、誤動
作を引き起こす可能性がある。

【００１５】図３２（ａ）に示すように入力クロック信
号ＣＬＫ１２がクロック用ゲート回路ＣＧに入力されて
いる場合において、図３２（ｄ）に示すようなイネーブ
ル信号Ｅが入力されたとする。すなわち、入力クロック
信号ＣＬＫ１２がロウの時にイネーブル信号Ｅがロウに
なってクロック供給を停止し、入力クロック信号ＣＬＫ
１２がロウの時にイネーブル信号Ｅがハイになってクロ
ック供給を再開したとする。この場合、出力クロック信
号ＣＬＫ０２には、余分なエッジＥＧは現れない。この
ため、この出力クロック信号ＣＬＫ０２を、ダブルエッ
ジフリップフロップ回路に入力しても、誤動作は起きな
い。

【００１６】図３２（ａ）に示すように入力クロック信
号ＣＬＫ１２がクロック用ゲート回路ＣＧに入力されて
いる場合において、図３２（ｅ）に示すようなイネーブ
ル信号Ｅが入力されたとする。すなわち、入力クロック
信号ＣＬＫ１２がロウの時にイネーブル信号Ｅがロウに
なってクロック供給を停止し、入力クロック信号ＣＬＫ
１２がハイの時にイネーブル信号Ｅがハイになってクロ
ック供給を再開したとする。この場合、出力クロック信
号ＣＬＫ０２には、余分なエッジＥＧがひとつ現れてし
まう。このため、この出力クロック信号ＣＬＫ０２を、
ダブルエッジフリップフロップ回路に入力すると、誤動
作を引き起こす可能性がある。

【００１７】以上のことからわかるように、このような
誤動作が起きるのを回避するためには、図３２（ｄ）の
ようにネーブル信号Ｅのタイミングを一定の場合に限定
するしかなかった。すなわち、図２８に示すようなＡＮ
Ｄ回路ＡＮからなるクロック用ゲート回路ＣＧを用いる
場合には、図３２（ｄ）に示すように、入力クロック信
号ＣＬＫ１２がロウのときにのみイネーブル信号Ｅを切
り替えるよう、制限をしなければならなかった。つま
り、任意のタイミングでクロック信号のゲーティングが
できないという問題があった。

【００１８】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係るクロック用ゲート回路は、入力された
入力クロック信号を出力クロック信号として外部へ供給
するとともに、前記出力クロック信号の供給を任意のタ
イミングで停止し、かつ、この停止した出力クロック信
号の供給を任意のタイミングで再開することのできる、
クロック用ゲート回路であって、前記出力クロック信号
の供給を停止している期間中は、前記出力クロック信号
の供給を停止した際における前記出力クロック信号の状
態を保持して外部へ出力し、前記出力クロック信号の供
給を再開する際は、前記入力クロック信号を同相のま
ま、又は、逆相にして前記出力クロック信号として外部
へ出力する、ことを特徴とする。

【００１９】また、本発明に係るクロックゲーティング
回路は、入力された入力クロック信号を出力クロック信
号として外部へ供給するとともに、前記出力クロック信
号の供給を任意のタイミングで停止し、かつ、この停止
した出力クロック信号の供給を任意のタイミングで再開
することのできる、クロック用ゲート回路と、前記クロ
ック用ゲート回路からの前記出力クロック信号が入力さ
れるとともに、前記出力クロック信号の立ち下がりと立
ち上がりの両方のエッジに同期するダブルエッジフリッ
プフロップ回路と、を備えたクロックゲーティング回路
であって、前記クロック用ゲート回路は、前記出力クロ
ック信号の供給を停止している期間中は、前記出力クロ
ック信号の供給を停止した際における前記出力クロック
信号の状態を保持して外部へ出力し、前記出力クロック
信号の供給を再開する際は、前記入力クロック信号を同
相のまま、又は、逆相にして前記出力クロック信号とし
て外部へ出力する、ことを特徴とする。

【００２０】

【発明の実施の形態】（第１実施形態）本発明の第１実
施形態に係るクロック用ゲート回路は、出力クロック信
号の供給を停止する際や、出力クロック信号の供給を再
開する際に、出力クロック信号に余分なエッジが発生し
ないようにすることにより、出力クロック信号の供給の
停止又は再開を任意のタイミングで行い得るようにした
ものである。より詳しくを、以下に説明する。

【００２１】図１は本発明の一実施形態に係るクロック
ゲーティング回路を示す図である。この図１からわかる
ように、このクロックゲーティング回路はクロック用ゲ
ート回路ＣＧとフリップフロップ回路ＦＦとを備えて構
成されている。

【００２２】クロック用ゲート回路ＣＧには、入力クロ
ック信号ＣＬＫ１とイネーブル信号Ｅとが入力されてい
る。そして、このクロック用ゲート回路ＣＧは、出力ク
ロック信号ＣＬＫ０を出力する。但し、この出力クロッ
ク信号ＣＬＫ０は、任意のタイミングで供給を停止し、
また、供給を再開することができるようになっている。
これら供給停止のタイミングや供給再開のタイミング
は、イネーブル信号Ｅに基づいて決定される。

【００２３】このような機能を有するクロック用ゲート
回路ＣＧは、ホールド回路ＨＬとバッファ回路ＢＦとを
備えて構成されている。ホールド回路ＨＬは、出力クロ
ック信号ＣＬＫ０の供給を停止した時の出力クロック信
号ＣＬＫ０の値を保持する回路である。すなわち、出力
クロック信号ＣＬＫ０の供給を停止したときに、出力ク
ロック信号ＣＬＫ０がハイの場合には、このハイの状態
を保持する。出力クロック信号ＣＬＫ０の供給を停止し
たときに、出力クロック信号ＣＬＫ０がロウの場合に
は、このロウの状態を保持する。つまり、このホールド
回路ＨＬは、一種の記憶回路として機能している。

【００２４】バッファ回路ＢＦでは、イネーブル信号Ｅ
の状態に応じて、出力クロック信号ＣＬＫ０を出力す
る。すなわち、イネーブル信号Ｅがクロック供給状態で
ある場合は、入力クロック信号ＣＬＫ１を同相のまま、
又は逆相にして、出力クロック信号ＣＬＫ０として出力
する。イネーブル信号Ｅがクロック停止状態である場合
は、ホールド回路ＨＬの値を出力する。

【００２５】イネーブル信号Ｅがクロック供給状態であ
る場合に、入力クロック信号ＣＬＫ１を同相のまま出力
クロック信号ＣＬＫ０として出力するか、又は、入力ク
ロック信号ＣＬＫ１を反転させて出力クロック信号ＣＬ
Ｋ０として出力するかは、次のようにして決められる。
すなわち、出力クロック信号ＣＬＫ０の供給を停止した
ときの出力クロック信号ＣＬＫ０の状態と、出力クロッ
ク信号ＣＬＫ０の供給を開始するときの入力クロック信
号ＣＬＫ１の状態とが、一致するか異なるかによって、
出力の態様を切り替える。具体的には、両者が一致する
場合は、同相で出力し、両者が異なる場合は逆相で出力
する。

【００２６】図２は、この入力クロック信号ＣＬＫ１と
イネーブル信号Ｅと出力クロック信号ＣＬＫ０との関係
を示すタイミングチャートである。

【００２７】図２（ａ）は、クロック用ゲート回路ＣＧ
に入力される入力クロック信号ＣＬＫ１を示している。
このような入力クロック信号ＣＬＫ１が入力されている
状態において、図２（ｂ）に示すようにイネーブル信号
Ｅが入力されたとする。すなわち、入力クロック信号Ｃ
ＬＫ１がハイ状態である時刻ｔ１の時にイネーブル信号
Ｅがロウになってクロック供給を停止し、入力クロック
信号ＣＬＫ１がハイ状態である時刻ｔ４の時にイネーブ
ル信号Ｅがハイになってクロック供給を再開したとす
る。この場合、出力クロック信号ＣＬＫ０は、時刻ｔ１
から時刻ｔ４の間、ハイ状態がそのまま維持される。そ
して、時刻ｔ４において、入力クロック信号ＣＬＫ１も
ハイ状態であるので、この時刻ｔ４以降も、出力クロッ
ク信号ＣＬＫ０を入力クロック信号ＣＬＫ１と同相で出
力する。

【００２８】図２（ａ）に示すような入力クロック信号
ＣＬＫ１がクロック用ゲート回路ＣＧに入力されている
状態において、図２（ｃ）に示すようにイネーブル信号
Ｅが入力されたとする。すなわち、入力クロック信号Ｃ
ＬＫ１がハイ状態である時刻ｔ１の時にイネーブル信号
Ｅがロウになってクロック供給を停止し、入力クロック
信号ＣＬＫ１がロウ状態である時刻ｔ３の時にイネーブ
ル信号Ｅがハイになってクロック供給を再開したとす
る。この場合、出力クロック信号ＣＬＫ０は、時刻ｔ１
から時刻ｔ３の間、ハイ状態がそのまま維持される。そ
して、時刻ｔ３において、入力クロック信号ＣＬＫ１は
ロウ状態であるので、この時刻ｔ３以降は、出力クロッ
ク信号ＣＬＫ０を入力クロック信号ＣＬＫ１と逆相で出
力する。

【００２９】図２（ａ）に示すような入力クロック信号
ＣＬＫ１がクロック用ゲート回路ＣＧに入力されている
状態において、図２（ｄ）に示すようにイネーブル信号
Ｅが入力されたとする。すなわち、入力クロック信号Ｃ
ＬＫ１がロウ状態である時刻ｔ２の時にイネーブル信号
Ｅがロウになってクロック供給を停止し、入力クロック
信号ＣＬＫ１がロウ状態である時刻ｔ５の時にイネーブ
ル信号Ｅがハイになってクロック供給を再開したとす
る。この場合、出力クロック信号ＣＬＫ０は、時刻ｔ２
から時刻ｔ５の間、ロウ状態がそのまま維持される。そ
して、時刻ｔ５において、入力クロック信号ＣＬＫ１も
ロウ状態であるので、この時刻ｔ５以降は、出力クロッ
ク信号ＣＬＫ０を入力クロック信号ＣＬＫ１と同相で出
力する。

【００３０】図２（ａ）に示すような入力クロック信号
ＣＬＫ１がクロック用ゲート回路ＣＧに入力されている
状態において、図２（ｅ）に示すようにイネーブル信号
Ｅが入力されたとする。すなわち、入力クロック信号Ｃ
ＬＫ１がロウ状態である時刻ｔ２の時にイネーブル信号
Ｅがロウになってクロック供給を停止し、入力クロック
信号ＣＬＫ１がハイ状態である時刻ｔ４の時にイネーブ
ル信号Ｅがハイになってクロック供給を再開したとす
る。この場合、出力クロック信号ＣＬＫ０は、時刻ｔ２
から時刻ｔ４の間、ロウ状態がそのまま維持される。そ
して、時刻ｔ４において、入力クロック信号ＣＬＫ１は
ハイ状態であるので、この時刻ｔ４以降は、出力クロッ
ク信号ＣＬＫ０を入力クロック信号ＣＬＫ１と逆相で出
力する。

【００３１】以上の動作を表にまとめると図３に示すよ
うになる。この図３からわかるように、クロック用ゲー
ト回路ＣＧがクロック供給を停止した時の出力クロック
信号ＣＬＫ０の状態と、クロック供給を再開する時の入
力クロック信号ＣＬＫ１の状態とが、一致する場合は、
入力クロック信号ＣＬＫ１と同相の出力クロック信号Ｃ
ＬＫ０を出力する。これに対して、クロック用ゲート回
路ＣＧがクロック供給を停止した時の出力クロック信号
ＣＬＫ０の状態と、クロック供給を開始する時の入力ク
ロック信号ＣＬＫ１の状態とが、異なる場合は、入力ク
ロック信号ＣＬＫ１を反転させた出力クロック信号ＣＬ
Ｋ０を出力する。

【００３２】以上のように本実施形態に係るクロック用
ゲート回路ＣＧによれば、任意のタイミングでクロック
信号の供給を停止又は再開したとしても、出力クロック
信号ＣＬＫ０に余分なエッジが発生しないようにしたの
で、ダブルエッチングフリップフロップ回路の誤動作が
生じないようにすることができる。すなわち、クロック
供給を停止する際には、その時点の出力クロック信号Ｃ
ＬＫ０の状態を再度クロック供給を開始するまで保持す
ることとした。このため、クロック供給停止時に出力ク
ロック信号ＣＬＫ０に余分なエッジが発生してしまうの
を回避することができる。さらに、クロック供給を開始
する際には、クロック供給停止時における出力クロック
信号ＣＬＫ０の状態と、クロック供給開始時の入力クロ
ック信号ＣＬＫ１の状態とが、一致するか否かで出力態
様を変えることとした。すなわち、両者が一致する場合
は入力クロック信号ＣＬＫ１を同相のまま出力クロック
信号ＣＬＫ０として出力し、両者が一致しない場合は入
力クロック信号ＣＬＫ１を反転して出力クロック信号Ｃ
ＬＫ０として出力することとした。このため、クロック
供給再開時においても出力クロック信号ＣＬＫ０に余分
なエッジが発生するのを回避することができる。

【００３３】このように任意のタイミングでクロックの
供給を停止又は再開しても、出力クロック信号ＣＬＫ０
に余分なエッジが発生しないので、図１からわかるよう
に、ダブルエッジフリップフロップ回路にクロック供給
をした場合、このフリップフロップ回路ＦＦの誤動作を
回避することができる。しかも、このように任意のタイ
ミングでクロック供給を停止又は再開することができる
ことから、このクロックゲーティング回路を用いた場合
の設計の自由度が増すとともに、消費電力を抑制するこ
とができる。

【００３４】（第２実施形態）第２実施形態は、第１実
施形態を変形したものであり、クロック供給を偶数回停
止したか、又は、奇数回停止したかにより、クロック供
給開始時に入力クロック信号を反転して出力クロック信
号とするか、又は、入力クロック信号を同相のまま出力
クロック信号とするかを、判別しようとするものであ
る。

【００３５】図４は、第２実施形態に係るクロック用ゲ
ート回路ＣＧのブロック図である。この図４からわかる
ように、クロック用ゲート回路ＣＧは、バッファ回路Ｂ
Ｆと制御信号生成回路ＣＬとを備えて構成されている。

【００３６】バッファ回路ＢＦには、外部からの入力ク
ロック信号ＣＬＫ１と、制御信号生成回路ＣＬからの制
御信号ＣＴＲとが、入力されている。そして、出力クロ
ック信号ＣＬＫ０を外部へ出力する。このバッファ回路
ＢＦは、クロック信号を供給する際に、制御信号ＣＴＲ
の状態を受けて、入力クロック信号ＣＬＫ１と同相又は
逆相で、出力クロック信号ＣＬＫ０を出力する回路であ
る。

【００３７】制御信号生成回路ＣＬには、入力クロック
信号ＣＬＫ１と出力クロック信号ＣＬＫ０とイネーブル
信号Ｅとが、入力されている。そして、制御信号ＣＴＲ
をバッファ回路ＢＦへ出力する。この制御信号生成回路
ＣＬは、クロック供給を停止した時の出力クロック信号
ＣＬＫ０を保持する。また、この制御信号生成回路ＣＬ
は、このクロック供給を停止したときの出力クロック信
号ＣＬＫ０の状態と、クロック供給を停止している間の
入力クロック信号ＣＬＫ１のエッジの回数とにより、バ
ッファ回路ＢＦの出力態様を制御するための制御信号Ｃ
ＴＲを生成する。すなわち、クロック供給停止期間中の
入力クロック信号ＣＬＫ１のエッジ数が偶数個である場
合には、クロック供給再開以降も、クロック供給停止前
と同一の態様で出力クロック信号ＣＬＫ０を出力するた
めの制御信号ＣＴＲを生成する。すなわち、クロック供
給停止前に同相であった場合は同相で、クロック供給停
止前に逆相であった場合は逆相で、出力クロック信号Ｃ
ＬＫ０を出力するように、制御信号ＣＴＲを生成する。
これに対して、クロック供給停止期間中の入力クロック
信号ＣＬＫ１のエッジ数が奇数個である場合には、クロ
ック供給再開以降は、クロック供給停止前と反対の態様
で出力クロック信号ＣＬＫ０を出力するための制御信号
ＣＴＲを生成する。すなわち、クロック供給停止前に同
相であった場合は逆相で、クロック供給停止前に逆相で
あった場合は同相で、出力クロック信号ＣＬＫ０を出力
するように、制御信号ＣＴＲを生成する。

【００３８】図５は、図４に示すクロック用ゲート回路
ＣＧの回路構成の一例を示す図である。図５（ａ）から
わかるように、バッファ回路ＢＦは、スイッチＳ１、Ｓ
２と、非反転出力回路１０と、反転出力回路１２とを、
備えて構成されている。これらのうち、スイッチＳ１、
Ｓ２は、互いに並列に接続されており、制御信号ＣＴＲ
により制御される。より詳しくは、スイッチＳ１は、ク
ロック供給状態で、かつ、制御信号ＣＴＲがロウの場合
に、オンするスイッチである。これ以外の場合は、この
スイッチＳ１はオフになっている。つまり、クロック停
止状態である場合や、クロック供給状態でも制御信号Ｃ
ＴＲがハイの場合は、オフになっている。スイッチＳ２
は、クロック供給状態で、かつ、制御信号ＣＴＲがハイ
の場合に、オンするスイッチである。これ以外の場合
は、このスイッチＳ１はオフになっている。つまり、ク
ロック停止状態である場合や、クロック供給状態でも制
御信号ＣＴＲがロウの場合は、オフになっている。

【００３９】非反転出力回路１０は、スイッチＳ１に直
列的に接続されている。また、反転出力回路１２は、ス
イッチＳ２に直列的に接続されている。非反転出力回路
１０は、入力された入力クロック信号ＣＬＫ１をそのま
ま出力する回路である。反転出力回路１２は、入力され
た入力クロック信号ＣＬＫ１を反転して出力する回路で
ある。

【００４０】制御信号生成回路ＣＬは、ラッチ回路ＬＡ
Ｔ１、ＬＡＴ２と、スイッチＳ３、Ｓ４と、非反転出力
回路１４と、反転出力回路１６とを、備えて構成されて
いる。ラッチ回路ＬＡＴ１は、クロック供給を停止して
いる間は、クロック供給停止時における出力クロック信
号ＣＬＫ０の状態を記憶保持して、信号Ｄ１として出力
する。一方、クロック供給をしている間は、出力クロッ
ク信号ＣＬＫ０を信号Ｄ１として出力する。

【００４１】スイッチＳ３は、信号Ｄ１がロウの時にオ
ンし、信号Ｄ１がハイの時にオフするスイッチである。
スイッチＳ４は、信号Ｄ１がハイの時にオンし、信号Ｄ
１がロウの時にオフするスイッチである。

【００４２】非反転出力回路１４は、スイッチＳ３に直
列的に接続されている。また、反転出力回路１６は、ス
イッチＳ４に直列的に接続されている。非反転出力回路
１４は、入力された入力クロック信号ＣＬＫ１をそのま
ま信号Ｄ２として出力する回路である。反転出力回路１
６は、入力された入力クロック信号ＣＬＫ１を反転して
信号Ｄ２として出力する回路である。これら非反転出力
回路１４や反転出力回路１６から出力された信号Ｄ２
は、ラッチ回路ＬＡＴ２に入力される。

【００４３】このラッチ回路ＬＡＴ２は、クロック供給
状態にある場合は、クロック供給再開時におけるこの信
号Ｄ２の状態を保持して、制御信号ＣＴＲとして出力す
る。一方、クロック供給停止状態にある場合は、信号Ｄ
２をそのまま制御信号ＣＴＲとして出力する。

【００４４】上述したラッチ回路ＬＡＴ１、ＬＡＴ２
は、例えば、図５（ｂ）に示すような構成である。この
図５（ｂ）に示すラッチ回路では、クロック供給停止期
間中、つまりイネーブル信号Ｅがロウの期間中は、ラッ
チ回路内のクロックドインバータがオンとなるため、Ｄ
端子から入力される信号は、その期間中保持されるよう
になっている。

【００４５】次に、図６乃至図１３に示すタイミングチ
ャートに基づいて、図５に示すクロック用ゲート回路Ｃ
Ｇの動作を詳しく説明する。

【００４６】図６は、入力クロック信号ＣＬＫ１がハイ
の時にクロック供給を停止し、入力クロック信号ＣＬＫ
１がハイのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がロウの場合のタイミン
グチャートを示す図である。この図６からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、制御信号ＣＴＲがロウである。このため、スイッチ
Ｓ１がオン状態となっている。したがって、入力クロッ
ク信号ＣＬＫ１と同相で出力クロック信号ＣＬＫ０が出
力されている。

【００４７】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はハイであるので、出力クロック信号ＣＬＫ０はハイ
状態に保持されるとともに、ラッチ回路ＬＡＴ１の出力
信号Ｄ１もハイ状態に保持される。信号Ｄ１がハイであ
るので、スイッチＳ４がオン状態となる。したがって、
入力クロック信号ＣＬＫ１を反転させた信号Ｄ２が、ラ
ッチ回路ＬＡＴ２に供給される。そして、時刻ｔ１以降
は、この入力クロック信号ＣＬＫ１を反転させた制御信
号ＣＴＲが、ラッチ回路ＬＡＴ２から出力される。

【００４８】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はハイである。したがって、制御信号ＣＴＲはロウで
ある。この制御信号ＣＴＲがロウであるということは、
スイッチＳ１がオン状態となる。このため、出力クロッ
ク信号ＣＬＫ０は、入力クロック信号ＣＬＫ１と同相の
まま出力される。また、時刻ｔ２以降、イネーブル信号
Ｅがハイとなっているので、制御信号ＣＴＲは、この時
刻ｔ２におけるロウ状態を保持する。したがって、時刻
ｔ２以降は、出力クロック信号ＣＬＫ０は入力クロック
信号ＣＬＫ１と同相で出力される。

【００４９】図７は、入力クロック信号ＣＬＫ１がハイ
の時にクロック供給を停止し、入力クロック信号ＣＬＫ
１がハイのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がハイの場合のタイミン
グチャートを示す図である。この図７からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、制御信号ＣＴＲがハイである。このため、スイッチ
Ｓ２がオン状態となっている。したがって、入力クロッ
ク信号ＣＬＫ１と逆相で出力クロック信号ＣＬＫ０が出
力されている。

【００５０】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はロウであるので、出力クロック信号ＣＬＫ０はロウ
状態に保持されるとともに、ラッチ回路ＬＡＴ１の出力
信号Ｄ１もロウ状態に保持される。信号Ｄ１がロウであ
るので、スイッチＳ３がオン状態となる。したがって、
入力クロック信号ＣＬＫ１と同相のままの信号Ｄ２が、
ラッチ回路ＬＡＴ２に供給される。そして、時刻ｔ１以
降は、この入力クロック信号ＣＬＫ１と同相の制御信号
ＣＴＲが、ラッチ回路ＬＡＴ２から出力される。

【００５１】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はハイである。したがって、制御信号ＣＴＲもハイで
ある。この制御信号ＣＴＲがハイであるということは、
スイッチＳ２がオン状態となる。このため、出力クロッ
ク信号ＣＬＫ０は、入力クロック信号ＣＬＫ１の逆相と
して出力される。また、時刻ｔ２以降、イネーブル信号
Ｅがハイとなっているので、制御信号ＣＴＲは、この時
刻ｔ２におけるハイ状態を保持する。したがって、時刻
ｔ２以降は、出力クロック信号ＣＬＫ０は入力クロック
信号ＣＬＫ１と逆相で出力される。

【００５２】図８は、入力クロック信号ＣＬＫ１がハイ
の時にクロック供給を停止し、入力クロック信号ＣＬＫ
１がロウのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がロウの場合のタイミン
グチャートを示す図である。この図８からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、制御信号ＣＴＲがロウである。このため、スイッチ
Ｓ１がオン状態となっている。したがって、入力クロッ
ク信号ＣＬＫ１と同相で出力クロック信号ＣＬＫ０が出
力されている。

【００５３】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はハイであるので、出力クロック信号ＣＬＫ０はハイ
状態に保持されるとともに、ラッチ回路ＬＡＴ１の出力
信号Ｄ１もハイ状態に保持される。信号Ｄ１がハイであ
るので、スイッチＳ４がオン状態となる。したがって、
入力クロック信号ＣＬＫ１を反転させた信号Ｄ２が、ラ
ッチ回路ＬＡＴ２に供給される。そして、時刻ｔ１以降
は、この入力クロック信号ＣＬＫ１を反転させた制御信
号ＣＴＲが、ラッチ回路ＬＡＴ２から出力される。

【００５４】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はロウである。したがって、制御信号ＣＴＲはハイで
ある。この制御信号ＣＴＲがハイであるということは、
スイッチＳ２がオン状態となる。このため、出力クロッ
ク信号ＣＬＫ０は、入力クロック信号ＣＬＫ１を反転し
て出力される。また、時刻ｔ２以降、イネーブル信号Ｅ
がハイとなっているので、制御信号ＣＴＲは、この時刻
ｔ２におけるハイ状態を保持する。したがって、時刻ｔ
２以降は、出力クロック信号ＣＬＫ０は入力クロック信
号ＣＬＫ１と逆相で出力される。

【００５５】図９は、入力クロック信号ＣＬＫ１がハイ
の時にクロック供給を停止し、入力クロック信号ＣＬＫ
１がロウのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がハイの場合のタイミン
グチャートを示す図である。この図９からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、制御信号ＣＴＲがハイである。このため、スイッチ
Ｓ２がオン状態となっている。したがって、入力クロッ
ク信号ＣＬＫ１と逆相で出力クロック信号ＣＬＫ０が出
力されている。

【００５６】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はロウであるので、出力クロック信号ＣＬＫ０はロウ
状態に保持されるとともに、ラッチ回路ＬＡＴ１の出力
信号Ｄ１もロウ状態に保持される。信号Ｄ１がロウであ
るので、スイッチＳ３がオン状態となる。したがって、
入力クロック信号ＣＬＫ１と同相のままの信号Ｄ２が、
ラッチ回路ＬＡＴ２に供給される。そして、時刻ｔ１以
降は、この入力クロック信号ＣＬＫ１と同相の制御信号
ＣＴＲが、ラッチ回路ＬＡＴ２から出力される。

【００５７】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はロウである。したがって、制御信号ＣＴＲもロウで
ある。この制御信号ＣＴＲがロウであるということは、
スイッチＳ１がオン状態となる。このため、出力クロッ
ク信号ＣＬＫ０は、入力クロック信号ＣＬＫ１と同相と
して出力される。また、時刻ｔ２以降、イネーブル信号
Ｅがハイとなっているので、制御信号ＣＴＲは、この時
刻ｔ２におけるロウ状態を保持する。したがって、時刻
ｔ２以降は、出力クロック信号ＣＬＫ０は入力クロック
信号ＣＬＫ１と同相で出力される。

【００５８】図１０は、入力クロック信号ＣＬＫ１がロ
ウの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がロウのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がロウの場合のタイミン
グチャートを示す図である。この図１０からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、制御信号ＣＴＲがロウである。このため、スイッチ
Ｓ１がオン状態となっている。したがって、入力クロッ
ク信号ＣＬＫ１と同相で出力クロック信号ＣＬＫ０が出
力されている。

【００５９】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はロウであるので、出力クロック信号ＣＬＫ０はロウ
状態に保持されるとともに、ラッチ回路ＬＡＴ１の出力
信号Ｄ１もロウ状態に保持される。信号Ｄ１がロウであ
るので、スイッチＳ３がオン状態となる。したがって、
入力クロック信号ＣＬＫ１と同相の信号Ｄ２が、ラッチ
回路ＬＡＴ２に供給される。そして、時刻ｔ１以降は、
この入力クロック信号ＣＬＫ１と同相の制御信号ＣＴＲ
が、ラッチ回路ＬＡＴ２から出力される。

【００６０】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はロウである。したがって、制御信号ＣＴＲはロウで
ある。この制御信号ＣＴＲがロウであるということは、
スイッチＳ１がオン状態となる。このため、出力クロッ
ク信号ＣＬＫ０は、入力クロック信号ＣＬＫ１と同相で
出力される。また、時刻ｔ２以降、イネーブル信号Ｅが
ハイとなっているので、制御信号ＣＴＲは、この時刻ｔ
２におけるロウ状態を保持する。したがって、時刻ｔ２
以降は、出力クロック信号ＣＬＫ０は入力クロック信号
ＣＬＫ１と同相で出力される。

【００６１】図１１は、入力クロック信号ＣＬＫ１がロ
ウの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がロウのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がハイの場合のタイミン
グチャートを示す図である。この図１１からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、制御信号ＣＴＲがハイである。このため、スイッチ
Ｓ２がオン状態となっている。したがって、入力クロッ
ク信号ＣＬＫ１と逆相で出力クロック信号ＣＬＫ０が出
力されている。

【００６２】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はハイであるので、出力クロック信号ＣＬＫ０はハイ
状態に保持されるとともに、ラッチ回路ＬＡＴ１の出力
信号Ｄ１もハイ状態に保持される。信号Ｄ１がハイであ
るので、スイッチＳ４がオン状態となる。したがって、
入力クロック信号ＣＬＫ１と逆相の信号Ｄ２が、ラッチ
回路ＬＡＴ２に供給される。そして、時刻ｔ１以降は、
この入力クロック信号ＣＬＫ１と逆相の制御信号ＣＴＲ
が、ラッチ回路ＬＡＴ２から出力される。

【００６３】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はロウである。したがって、制御信号ＣＴＲはハイで
ある。この制御信号ＣＴＲがハイであるということは、
スイッチＳ２がオン状態となる。このため、出力クロッ
ク信号ＣＬＫ０は、入力クロック信号ＣＬＫ１の逆相と
して出力される。また、時刻ｔ２以降、イネーブル信号
Ｅがハイとなっているので、制御信号ＣＴＲは、この時
刻ｔ２におけるハイ状態を保持する。したがって、時刻
ｔ２以降は、出力クロック信号ＣＬＫ０は入力クロック
信号ＣＬＫ１と逆相で出力される。

【００６４】図１２は、入力クロック信号ＣＬＫ１がロ
ウの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がハイのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がロウの場合のタイミン
グチャートを示す図である。この図１２からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、制御信号ＣＴＲがロウである。このため、スイッチ
Ｓ１がオン状態となっている。したがって、入力クロッ
ク信号ＣＬＫ１と同相で出力クロック信号ＣＬＫ０が出
力されている。

【００６５】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はロウであるので、出力クロック信号ＣＬＫ０はロウ
状態に保持されるとともに、ラッチ回路ＬＡＴ１の出力
信号Ｄ１もロウ状態に保持される。信号Ｄ１がロウであ
るので、スイッチＳ３がオン状態となる。したがって、
入力クロック信号ＣＬＫ１と同相の信号Ｄ２が、ラッチ
回路ＬＡＴ２に供給される。そして、時刻ｔ１以降は、
この入力クロック信号ＣＬＫ１と同相の制御信号ＣＴＲ
が、ラッチ回路ＬＡＴ２から出力される。

【００６６】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はハイである。したがって、制御信号ＣＴＲもハイで
ある。この制御信号ＣＴＲがハイであるということは、
スイッチＳ２がオン状態となる。このため、出力クロッ
ク信号ＣＬＫ０は、入力クロック信号ＣＬＫ１と逆相で
出力される。また、時刻ｔ２以降、イネーブル信号Ｅが
ハイとなっているので、制御信号ＣＴＲは、この時刻ｔ
２におけるハイ状態を保持する。したがって、時刻ｔ２
以降は、出力クロック信号ＣＬＫ０は入力クロック信号
ＣＬＫ１と逆相で出力される。

【００６７】図１３は、入力クロック信号ＣＬＫ１がロ
ウの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がハイのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がハイの場合のタイミン
グチャートを示す図である。この図１３からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、制御信号ＣＴＲがハイである。このため、スイッチ
Ｓ２がオン状態となっている。したがって、入力クロッ
ク信号ＣＬＫ１と逆相で出力クロック信号ＣＬＫ０が出
力されている。

【００６８】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はハイであるので、出力クロック信号ＣＬＫ０はハイ
状態に保持されるとともに、ラッチ回路ＬＡＴ１の出力
信号Ｄ１もハイ状態に保持される。信号Ｄ１がハイであ
るので、スイッチＳ４がオン状態となる。したがって、
入力クロック信号ＣＬＫ１と逆相の信号Ｄ２が、ラッチ
回路ＬＡＴ２に供給される。そして、時刻ｔ１以降は、
この入力クロック信号ＣＬＫ１と逆相の制御信号ＣＴＲ
が、ラッチ回路ＬＡＴ２から出力される。

【００６９】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はハイである。したがって、制御信号ＣＴＲはロウで
ある。この制御信号ＣＴＲがロウであるということは、
スイッチＳ１がオン状態となる。このため、出力クロッ
ク信号ＣＬＫ０は、入力クロック信号ＣＬＫ１と同相と
して出力される。また、時刻ｔ２以降、イネーブル信号
Ｅがハイとなっているので、制御信号ＣＴＲは、この時
刻ｔ２におけるロウ状態を保持する。したがって、時刻
ｔ２以降は、出力クロック信号ＣＬＫ０は入力クロック
信号ＣＬＫ１と同相で出力される。

【００７０】これら図６乃至図１３からわかるように、
クロック用ゲート回路ＣＧは、イネーブル信号Ｅが立ち
下がった場合、このイネーブル信号Ｅが立ち下がった時
の出力クロック信号ＣＬＫ０の状態を保持する。そし
て、イネーブル信号Ｅが立ち下がった時の同相／逆相の
関係と、イネーブル信号Ｅが立ち上がった時の同相／逆
相との関係をまとめると、図１４に示すようになる。

【００７１】この図１４からわかるように、イネーブル
信号Ｅが立ち下がった時の入力クロック信号ＣＬＫ１と
出力クロック信号ＣＬＫ０が同相である場合において、
イネーブル信号Ｅがロウとなっている間の入力クロック
信号ＣＬＫ１のエッジ数が偶数の場合は、イネーブル信
号Ｅが立ち上がったときの入力クロック信号ＣＬＫ１と
出力クロック信号ＣＬＫ０との関係も同相になる（図
６、図１０参照）。すなわち、クロック供給停止期間中
における入力クロック信号ＣＬＫ１のロウとハイとの切
り替わりが偶数回であった場合には、同相のまま出力ク
ロック信号ＣＬＫ１を出力する。このことは、初期状態
が逆相である場合にも同様に当てはまる。すなわち、イ
ネーブル信号Ｅが立ち下がった時の入力クロック信号Ｃ
ＬＫ１と出力クロック信号ＣＬＫ０が逆相である場合に
おいて、イネーブル信号Ｅがロウとなっている間の入力
クロック信号ＣＬＫ１のエッジ数が偶数の場合は、イネ
ーブル信号Ｅが立ち上がったときの入力クロック信号Ｃ
ＬＫ１と出力クロック信号ＣＬＫ０は逆相になる（図
７、図１１参照）。つまり、クロック供給停止期間中に
おける入力クロック信号ＣＬＫ１のエッジ数が偶数個で
あった場合には、入力クロック信号ＣＬＫ１と出力クロ
ック信号ＣＬＫ０との関係は、クロック供給停止前とク
ロック供給再開後とで不変であることがわかる。

【００７２】さらにこの図１４からわかるように、イネ
ーブル信号Ｅが立ち下がった時の入力クロック信号ＣＬ
Ｋ１と出力クロック信号ＣＬＫ０が同相である場合にお
いて、イネーブル信号Ｅがロウとなっている間の入力ク
ロック信号ＣＬＫ１のエッジ数が奇数の場合は、イネー
ブル信号Ｅが立ち上がったときの入力クロック信号ＣＬ
Ｋ１と出力クロック信号ＣＬＫ０との関係は逆相になる
（図８、図１２参照）。すなわち、クロック供給停止期
間中における入力クロック信号ＣＬＫ１のロウとハイと
の切り替わりが奇数回であった場合には、同相であった
のを逆相に変えて出力クロック信号ＣＬＫ１を出力す
る。これとは反対に、初期状態が逆相である場合には同
相に切り替える。すなわち、イネーブル信号Ｅが立ち下
がった時の入力クロック信号ＣＬＫ１と出力クロック信
号ＣＬＫ０が逆相である場合において、イネーブル信号
Ｅがロウとなっている間の入力クロック信号ＣＬＫ１の
エッジが奇数の場合は、イネーブル信号Ｅが立ち上がっ
たときの入力クロック信号ＣＬＫ１と出力クロック信号
ＣＬＫ０は同相になる（図９、図１３参照）。つまり、
クロック供給停止期間中における入力クロック信号ＣＬ
Ｋ１のエッジ数が奇数個であった場合には、入力クロッ
ク信号ＣＬＫ１と出力クロック信号ＣＬＫ０との関係
は、クロック供給停止前とクロック供給再開後とで異な
ることがわかる。

【００７３】以上のように第２実施形態に係るクロック
用ゲート回路ＣＧによっても、第１実施形態と同様に、
任意のタイミングでクロック信号の供給を停止又は再開
したとしても、出力クロック信号ＣＬＫ０に余分なエッ
ジが発生しないようにすることができ、このため、ダブ
ルエッジフリップフロップ回路の誤動作が生じないよう
にすることができる。

【００７４】（第３実施形態）第３実施形態は、第２実
施形態と同様に、本発明に係るクロック用ゲート回路の
変形例を具体的に示したものである。

【００７５】図１５は、この第３実施形態に係るクロッ
ク用ゲート回路ＣＧを示す図である。この図１５からわ
かるように、クロック用ゲート回路ＣＧは、バッファ回
路ＢＦと制御信号生成回路ＣＬとを備えて構成されてい
る。

【００７６】バッファ回路ＢＦは、排他的論理和回路Ｅ
ＸＯ１とラッチ回路ＬＡＴ３とを、備えて構成されてい
る。排他的論理和回路ＥＸＯ１には、外部からの入力ク
ロック信号ＣＬＫ１と、制御信号生成回路ＣＬからの制
御信号ＣＴＲとが、入力されている。そして、これら入
力クロック信号ＣＬＫ１と制御信号ＣＴＲとの排他的論
理和の演算をした信号Ｄ３を出力する。つまり、この排
他的論理和回路ＥＸＯ１は、制御信号ＣＴＲによって、
入力クロック信号ＣＬＫ１を同相又は逆相で、信号Ｄ３
として出力する回路である。ラッチ回路ＬＡＴ３には、
この信号Ｄ３と、イネーブル信号Ｅとが、入力されてい
る。そして、出力クロック信号ＣＬＫ０を出力する。つ
まり、ラッチ回路ＬＡＴ３は、イネーブル信号Ｅの状態
によって、信号Ｄ３をそのまま出力するか、又は、出力
クロック信号ＣＬＫ０を保持して出力する回路である。

【００７７】制御信号生成回路ＣＬは、排他的論理和回
路ＥＸＯ２とラッチ回路ＬＡＴ４とを備えて構成されて
いる。排他的論理和回路ＥＸＯ２には、出力クロック信
号ＣＬＫ０と入力クロック信号ＣＬＫ１とが入力されて
いる。そして、これら出力クロック信号ＣＬＫ０と入力
クロック信号ＣＬＫ１との排他的論理和の演算をした信
号Ｄ４を出力する。つまり、排他的論理和回路ＥＸＯ２
は、入力クロック信号ＣＬＫ１の状態と出力クロック信
号ＣＬＫ０の状態とが、一致しているか否かによって、
異なる信号Ｄ４を出力する回路である。ラッチ回路ＬＡ
Ｔ４には、この信号Ｄ４とイネーブル信号Ｅとが入力さ
れている。そして、上述のように、制御信号ＣＴＲをバ
ッファ回路ＢＦの排他的論理和回路ＥＸＯ１へ出力す
る。つまり、ラッチ回路４は、イネーブル信号Ｅの状態
によって、信号Ｄ４をそのまま制御信号ＣＴＲとして出
力するか、又は、信号Ｄ４の状態を保持して制御信号Ｃ
ＴＲとして出力する回路である。

【００７８】次に、図１６乃至図２３に示すタイミング
チャートに基づいて、図１５に示すクロック用ゲート回
路ＣＧの動作を詳しく説明する。

【００７９】図１６は、入力クロック信号ＣＬＫ１がハ
イの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がハイのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がロウの場合のタイミン
グチャートを示す図である。この図１６からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、入力クロック信号ＣＬＫ１と出力クロック信号ＣＬ
Ｋ０は同相である。このため、信号Ｄ４はロウになって
おり、制御信号ＣＴＲもロウになっている。

【００８０】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はハイであるので、ラッチ回路ＬＡＴ３により、出力
クロック信号ＣＬＫ０はハイ状態が保持される。このハ
イ状態の出力クロック信号ＣＬＫ０は排他的論理和回路
ＥＸＯ２にも入力される。このため、信号Ｄ４は、入力
クロック信号ＣＬＫ１と逆相の信号として、この排他的
論理和回路ＥＸＯ２から出力される。この信号Ｄ４がラ
ッチ回路ＬＡＴ４に入力されるが、イネーブル信号Ｅが
ロウであるので、そのまま、制御信号ＣＴＲとして出力
される。この制御信号ＣＴＲは、排他的論理和回路ＥＸ
Ｏ１に入力される。つまり、イネーブル信号Ｅが立ち上
がったときに、この制御信号ＣＴＲがロウの場合は同相
出力となり、ハイの場合は逆相出力となるようになって
いる。

【００８１】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はハイである。制御信号ＣＴＲは、入力クロック信号
ＣＬＫ１と逆相であるので、ロウである。この制御信号
ＣＴＲがロウであるということは、排他的論理和回路Ｅ
ＸＯ１の出力は同相である。つまり、排他的論理和回路
ＥＸＯ１から、入力クロック信号ＣＬＫ１と同相の信号
Ｄ３が出力される。また、時刻ｔ２におけるラッチ回路
ＬＡＴ４の制御信号ＣＴＲのロウ状態は、この時刻ｔ２
以降も保持される。つまり、イネーブル信号Ｅが立ち上
がった時の制御信号ＣＴＲの状態が保持される。このた
め、時刻ｔ２以降も、入力クロック信号ＣＬＫ１と同相
の信号Ｄ３が排他的論理和回路ＥＸＯ１から出力され
る。このため、ラッチ回路ＬＡＴ３から、入力クロック
信号ＣＬＫ１と同相の出力クロック信号ＣＬＫ０が出力
される。

【００８２】図１７は、入力クロック信号ＣＬＫ１がハ
イの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がハイのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がハイの場合のタイミン
グチャートを示す図である。この図１７からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、入力クロック信号ＣＬＫ１と出力クロック信号ＣＬ
Ｋ０は逆相である。このため、信号Ｄ４はハイになって
おり、制御信号ＣＴＲもハイになっている。

【００８３】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はロウであるので、ラッチ回路ＬＡＴ３により、出力
クロック信号ＣＬＫ０はロウ状態が保持される。このロ
ウ状態の出力クロック信号ＣＬＫ０は排他的論理和回路
ＥＸＯ２にも入力される。このため、信号Ｄ４は、入力
クロック信号ＣＬＫ１と同相の信号として、この排他的
論理和回路ＥＸＯ２から出力される。この信号Ｄ４がラ
ッチ回路ＬＡＴ４に入力されるが、イネーブル信号Ｅが
ロウであるので、そのまま、制御信号ＣＴＲとして出力
される。この制御信号ＣＴＲは、排他的論理和回路ＥＸ
Ｏ１に入力される。

【００８４】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はハイである。制御信号ＣＴＲは、入力クロック信号
ＣＬＫ１と同相であるので、ハイである。この制御信号
ＣＴＲがハイであるということは、排他的論理和回路Ｅ
ＸＯ１の出力は逆相である。つまり、排他的論理和回路
ＥＸＯ１から、入力クロック信号ＣＬＫ１と逆相の信号
Ｄ３が出力される。また、時刻ｔ２におけるラッチ回路
ＬＡＴ４の制御信号ＣＴＲのハイ状態は、この時刻ｔ２
以降も保持される。つまり、イネーブル信号Ｅが立ち上
がった時の制御信号ＣＴＲの状態が保持される。このた
め、時刻ｔ２以降も、入力クロック信号ＣＬＫ１と逆相
の信号Ｄ３が排他的論理和回路ＥＸＯ１から出力され
る。このため、ラッチ回路ＬＡＴ３から、入力クロック
信号ＣＬＫ１と逆相の出力クロック信号ＣＬＫ０が出力
される。

【００８５】図１８は、入力クロック信号ＣＬＫ１がハ
イの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がロウのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がロウの場合のタイミン
グチャートを示す図である。この図１８からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、入力クロック信号ＣＬＫ１と出力クロック信号ＣＬ
Ｋ０は同相である。このため、信号Ｄ４はロウになって
おり、制御信号ＣＴＲもロウになっている。

【００８６】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はハイであるので、ラッチ回路ＬＡＴ３により、出力
クロック信号ＣＬＫ０はハイ状態が保持される。このハ
イ状態の出力クロック信号ＣＬＫ０は排他的論理和回路
ＥＸＯ２にも入力される。このため、信号Ｄ４は、入力
クロック信号ＣＬＫ１と逆相の信号として、この排他的
論理和回路ＥＸＯ２から出力される。この信号Ｄ４がラ
ッチ回路ＬＡＴ４に入力されるが、イネーブル信号Ｅが
ロウであるので、そのまま、制御信号ＣＴＲとして出力
される。この制御信号ＣＴＲは、排他的論理和回路ＥＸ
Ｏ１に入力される。

【００８７】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はロウである。制御信号ＣＴＲは、入力クロック信号
ＣＬＫ１と逆相であるので、ハイである。この制御信号
ＣＴＲがハイであるということは、排他的論理和回路Ｅ
ＸＯ１の出力は逆相である。つまり、排他的論理和回路
ＥＸＯ１から、入力クロック信号ＣＬＫ１と逆相の信号
Ｄ３が出力される。また、時刻ｔ２におけるラッチ回路
ＬＡＴ４の制御信号ＣＴＲのハイ状態は、この時刻ｔ２
以降も保持される。つまり、イネーブル信号Ｅが立ち上
がった時の制御信号ＣＴＲの状態が保持される。このた
め、時刻ｔ２以降も、入力クロック信号ＣＬＫ１と逆相
の信号Ｄ３が排他的論理和回路ＥＸＯ１から出力され
る。このため、ラッチ回路ＬＡＴ３から、入力クロック
信号ＣＬＫ１と逆相の出力クロック信号ＣＬＫ０が出力
される。

【００８８】図１９は、入力クロック信号ＣＬＫ１がハ
イの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がロウのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がハイの場合のタイミン
グチャートを示す図である。この図１９からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、入力クロック信号ＣＬＫ１と出力クロック信号ＣＬ
Ｋ０は逆相である。このため、信号Ｄ４はハイになって
おり、制御信号ＣＴＲもハイになっている。

【００８９】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はロウであるので、ラッチ回路ＬＡＴ３により、出力
クロック信号ＣＬＫ０はロウ状態が保持される。このロ
ウ状態の出力クロック信号ＣＬＫ０は排他的論理和回路
ＥＸＯ２にも入力される。このため、信号Ｄ４は、入力
クロック信号ＣＬＫ１と同相の信号として、この排他的
論理和回路ＥＸＯ２から出力される。この信号Ｄ４がラ
ッチ回路ＬＡＴ４に入力されるが、イネーブル信号Ｅが
ロウであるので、そのまま、制御信号ＣＴＲとして出力
される。この制御信号ＣＴＲは、排他的論理和回路ＥＸ
Ｏ１に入力される。

【００９０】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はロウである。制御信号ＣＴＲは、入力クロック信号
ＣＬＫ１と同相であるので、ロウである。この制御信号
ＣＴＲがロウであるということは、排他的論理和回路Ｅ
ＸＯ１の出力は同相である。つまり、排他的論理和回路
ＥＸＯ１から、入力クロック信号ＣＬＫ１と同相の信号
Ｄ３が出力される。また、時刻ｔ２におけるラッチ回路
ＬＡＴ４の制御信号ＣＴＲのロウ状態は、この時刻ｔ２
以降も保持される。つまり、イネーブル信号Ｅが立ち上
がった時の制御信号ＣＴＲの状態が保持される。このた
め、時刻ｔ２以降も、入力クロック信号ＣＬＫ１と同相
の信号Ｄ３が排他的論理和回路ＥＸＯ１から出力され
る。このため、ラッチ回路ＬＡＴ３から、入力クロック
信号ＣＬＫ１と同相の出力クロック信号ＣＬＫ０が出力
される。

【００９１】図２０は、入力クロック信号ＣＬＫ１がロ
ウの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がロウのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がロウの場合のタイミン
グチャートを示す図である。この図２０からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、入力クロック信号ＣＬＫ１と出力クロック信号ＣＬ
Ｋ０は同相である。このため、信号Ｄ４はロウになって
おり、制御信号ＣＴＲもロウになっている。

【００９２】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はロウであるので、ラッチ回路ＬＡＴ３により、出力
クロック信号ＣＬＫ０はロウ状態が保持される。このロ
ウ状態の出力クロック信号ＣＬＫ０は排他的論理和回路
ＥＸＯ２にも入力される。このため、信号Ｄ４は、入力
クロック信号ＣＬＫ１と同相の信号として、この排他的
論理和回路ＥＸＯ２から出力される。この信号Ｄ４がラ
ッチ回路ＬＡＴ４に入力されるが、イネーブル信号Ｅが
ロウであるので、そのまま、制御信号ＣＴＲとして出力
される。この制御信号ＣＴＲは、排他的論理和回路ＥＸ
Ｏ１に入力される。

【００９３】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はロウである。制御信号ＣＴＲは、入力クロック信号
ＣＬＫ１と同相であるので、ロウである。この制御信号
ＣＴＲがロウであるということは、排他的論理和回路Ｅ
ＸＯ１の出力は同相である。つまり、排他的論理和回路
ＥＸＯ１から、入力クロック信号ＣＬＫ１と同相の信号
Ｄ３が出力される。また、時刻ｔ２におけるラッチ回路
ＬＡＴ４の制御信号ＣＴＲのロウ状態は、この時刻ｔ２
以降も保持される。つまり、イネーブル信号Ｅが立ち上
がった時の制御信号ＣＴＲの状態が保持される。このた
め、時刻ｔ２以降も、入力クロック信号ＣＬＫ１と同相
の信号Ｄ３が排他的論理和回路ＥＸＯ１から出力され
る。このため、ラッチ回路ＬＡＴ３から、入力クロック
信号ＣＬＫ１とが同相の出力クロック信号ＣＬＫ０が出
力される。

【００９４】図２１は、入力クロック信号ＣＬＫ１がロ
ウの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がロウのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がハイの場合のタイミン
グチャートを示す図である。この図２１からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、入力クロック信号ＣＬＫ１と出力クロック信号ＣＬ
Ｋ０は逆相である。このため、信号Ｄ４はハイになって
おり、制御信号ＣＴＲもハイになっている。

【００９５】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はハイであるので、ラッチ回路ＬＡＴ３により、出力
クロック信号ＣＬＫ０はハイ状態が保持される。このハ
イ状態の出力クロック信号ＣＬＫ０は排他的論理和回路
ＥＸＯ２にも入力される。このため、信号Ｄ４は、入力
クロック信号ＣＬＫ１と逆相の信号として、この排他的
論理和回路ＥＸＯ２から出力される。この信号Ｄ４がラ
ッチ回路ＬＡＴ４に入力されるが、イネーブル信号Ｅが
ロウであるので、そのまま、制御信号ＣＴＲとして出力
される。この制御信号ＣＴＲは、排他的論理和回路ＥＸ
Ｏ１に入力される。

【００９６】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はロウである。制御信号ＣＴＲは、入力クロック信号
ＣＬＫ１と逆相であるので、ハイである。この制御信号
ＣＴＲがハイであるということは、排他的論理和回路Ｅ
ＸＯ１の出力は逆相である。つまり、排他的論理和回路
ＥＸＯ１から、入力クロック信号ＣＬＫ１と逆相の信号
Ｄ３が出力される。また、時刻ｔ２におけるラッチ回路
ＬＡＴ４の制御信号ＣＴＲのハイ状態は、この時刻ｔ２
以降も保持される。つまり、イネーブル信号Ｅが立ち上
がった時の制御信号ＣＴＲの状態が保持される。このた
め、時刻ｔ２以降も、入力クロック信号ＣＬＫ１と逆相
の信号Ｄ３が排他的論理和回路ＥＸＯ１から出力され
る。このため、ラッチ回路ＬＡＴ３から、入力クロック
信号ＣＬＫ１と逆相の出力クロック信号ＣＬＫ０が出力
される。

【００９７】図２２は、入力クロック信号ＣＬＫ１がロ
ウの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がハイのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がロウの場合のタイミン
グチャートを示す図である。この図２２からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、入力クロック信号ＣＬＫ１と出力クロック信号ＣＬ
Ｋ０は同相である。このため、信号Ｄ４はロウになって
おり、制御信号ＣＴＲもロウになっている。

【００９８】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はロウであるので、ラッチ回路ＬＡＴ３により、出力
クロック信号ＣＬＫ０はロウ状態が保持される。このロ
ウ状態の出力クロック信号ＣＬＫ０は排他的論理和回路
ＥＸＯ２にも入力される。このため、信号Ｄ４は、入力
クロック信号ＣＬＫ１と同相の信号として、この排他的
論理和回路ＥＸＯ２から出力される。この信号Ｄ４がラ
ッチ回路ＬＡＴ４に入力されるが、イネーブル信号Ｅが
ロウであるので、そのまま、制御信号ＣＴＲとして出力
される。この制御信号ＣＴＲは、排他的論理和回路ＥＸ
Ｏ１に入力される。

【００９９】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はハイである。制御信号ＣＴＲは、入力クロック信号
ＣＬＫ１と同相であるので、ハイである。この制御信号
ＣＴＲがハイであるということは、排他的論理和回路Ｅ
ＸＯ１の出力は逆相である。つまり、排他的論理和回路
ＥＸＯ１から、入力クロック信号ＣＬＫ１と逆相の信号
Ｄ３が出力される。また、時刻ｔ２におけるラッチ回路
ＬＡＴ４の制御信号ＣＴＲのハイ状態は、この時刻ｔ２
以降も保持される。つまり、イネーブル信号Ｅが立ち上
がった時の制御信号ＣＴＲの状態が保持される。このた
め、時刻ｔ２以降も、入力クロック信号ＣＬＫ１と逆相
の信号Ｄ３が排他的論理和回路ＥＸＯ１から出力され
る。このため、ラッチ回路ＬＡＴ３から、入力クロック
信号ＣＬＫ１とが逆相の出力クロック信号ＣＬＫ０が出
力される。

【０１００】図２３は、入力クロック信号ＣＬＫ１がロ
ウの時にクロック供給を停止し、入力クロック信号ＣＬ
Ｋ１がハイのときにクロック供給を再開する場合におい
て、制御信号ＣＴＲの初期状態がハイの場合のタイミン
グチャートを示す図である。この図２３からわかるよう
に、クロック供給を停止する前、つまり、時刻ｔ１前
は、入力クロック信号ＣＬＫ１と出力クロック信号ＣＬ
Ｋ０は逆相である。このため、信号Ｄ４はハイになって
おり、制御信号ＣＴＲもハイになっている。

【０１０１】時刻ｔ１でイネーブル信号Ｅがロウに切り
替わる。この時刻ｔ１における出力クロック信号ＣＬＫ
０はハイであるので、ラッチ回路ＬＡＴ３により、出力
クロック信号ＣＬＫ０はハイ状態が保持される。このハ
イ状態の出力クロック信号ＣＬＫ０は排他的論理和回路
ＥＸＯ２にも入力される。このため、信号Ｄ４は、入力
クロック信号ＣＬＫ１と逆相の信号として、この排他的
論理和回路ＥＸＯ２から出力される。この信号Ｄ４がラ
ッチ回路ＬＡＴ４に入力されるが、イネーブル信号Ｅが
ロウであるので、そのまま、制御信号ＣＴＲとして出力
される。この制御信号ＣＴＲは、排他的論理和回路ＥＸ
Ｏ１に入力される。

【０１０２】時刻ｔ２でイネーブル信号Ｅがハイに切り
替わる。この時刻ｔ２における入力クロック信号ＣＬＫ
１はハイである。制御信号ＣＴＲは、入力クロック信号
ＣＬＫ１と逆相であるので、ロウである。この制御信号
ＣＴＲがロウであるということは、排他的論理和回路Ｅ
ＸＯ１の出力は同相である。つまり、排他的論理和回路
ＥＸＯ１から、入力クロック信号ＣＬＫ１と同相の信号
Ｄ３が出力される。また、時刻ｔ２におけるラッチ回路
ＬＡＴ４の制御信号ＣＴＲのロウ状態は、この時刻ｔ２
以降も保持される。つまり、イネーブル信号Ｅが立ち上
がった時の制御信号ＣＴＲの状態が保持される。このた
め、時刻ｔ２以降も、入力クロック信号ＣＬＫ１と同相
の信号Ｄ３が排他的論理和回路ＥＸＯ１から出力され
る。このため、ラッチ回路ＬＡＴ３から、入力クロック
信号ＣＬＫ１と同相の出力クロック信号ＣＬＫ０が出力
される。

【０１０３】これら図１６乃至図２３からわかるよう
に、クロック用ゲート回路ＣＧは、イネーブル信号Ｅが
立ち下がった場合、このイネーブル信号Ｅが立ち下がっ
た時の出力クロック信号ＣＬＫ０の状態を保持する。そ
して、イネーブル信号Ｅが立ち下がった時の同相／逆相
の関係と、イネーブル信号Ｅが立ち上がった時の同相／
逆相との関係をまとめると、図２４に示すようになる。

【０１０４】この図２４からわかるように、イネーブル
信号Ｅが立ち下がった時の入力クロック信号ＣＬＫ１と
出力クロック信号ＣＬＫ０が同相である場合において、
イネーブル信号Ｅがロウとなっている間の入力クロック
信号ＣＬＫ１のエッジ数が偶数の場合は、イネーブル信
号Ｅが立ち上がったときの入力クロック信号ＣＬＫ１と
出力クロック信号ＣＬＫ０との関係は同相になる（図１
６、図２０参照）。すなわち、クロック供給停止期間中
における入力クロック信号ＣＬＫ１のロウとハイとの切
り替わりが偶数回であった場合には、同相のまま出力ク
ロック信号ＣＬＫ１を出力する。このことは、初期状態
が逆相である場合にも同様にあてはまる。すなわち、イ
ネーブル信号Ｅが立ち下がった時の入力クロック信号Ｃ
ＬＫ１と出力クロック信号ＣＬＫ０が逆相である場合に
おいて、イネーブル信号Ｅがロウとなっている間の入力
クロック信号ＣＬＫ１のエッジ数が偶数の場合は、イネ
ーブル信号Ｅが立ち上がったときの入力クロック信号Ｃ
ＬＫ１と出力クロック信号ＣＬＫ０は逆相になる（図１
７、図２１参照）。

【０１０５】さらにこの図２４からわかるように、イネ
ーブル信号Ｅが立ち下がった時の入力クロック信号ＣＬ
Ｋ１と出力クロック信号ＣＬＫ０との関係が同相である
場合において、イネーブル信号Ｅがロウとなっている間
の入力クロック信号ＣＬＫ１のエッジ数が奇数の場合
は、イネーブル信号Ｅが立ち上がったときの入力クロッ
ク信号ＣＬＫ１と出力クロック信号ＣＬＫ０との関係は
逆相になる（図１８、図２２参照）。すなわち、クロッ
ク供給停止期間中における入力クロック信号ＣＬＫ１の
ロウとハイとの切り替わりが奇数回であった場合には、
同相であったのを逆相に変えて出力クロック信号ＣＬＫ
１を出力する。これとは反対に、初期状態が逆相である
場合には同相に切り替える。すなわち、イネーブル信号
Ｅが立ち下がった時の入力クロック信号ＣＬＫ１と出力
クロック信号ＣＬＫ０との関係が逆相である場合におい
て、イネーブル信号Ｅがロウとなっている間の入力クロ
ック信号ＣＬＫ１のエッジ数が奇数の場合は、イネーブ
ル信号Ｅが立ち上がったときの入力クロック信号ＣＬＫ
１と出力クロック信号ＣＬＫ０との関係は同相になる
（図１９、図２３参照）。

【０１０６】以上のように第３実施形態に係るクロック
用ゲート回路ＣＧによっても、上述した第１及び第２実
施形態と同様に、任意のタイミングでクロック信号の供
給を停止又は再開したとしても、出力クロック信号ＣＬ
Ｋ０に余分なエッジが発生しないようにすることがで
き、ダブルエッジフリップフロップ回路の誤動作が生じ
ないようにすることができる。

【０１０７】（第４実施形態）第４実施形態は、第３実
施形態に係るクロック用ゲート回路を実現するための、
より具体的なゲート素子構成の一例を示すものである。

【０１０８】図２５は、この第４実施形態に係るクロッ
ク用ゲート回路ＣＧをゲート素子を用いて示す図であ
る。この図２５からわかるように、排他的論理和回路Ｅ
ＸＯ１、ＥＸＯ２は、ＡＮＤ素子とＮＯＲ素子を図示の
ごとく接続することにより構成し得る。ラッチ回路ＬＡ
Ｔ３、ＬＡＴ４は、インバータ素子とクロックドインバ
ータ素子を図示のごとく接続することにより構成し得
る。

【０１０９】図２６は、図２５に示すクロック用ゲート
回路ＣＧを変形して、素子数の削減を図ったものであ
る。すなわち、この図２６からわかるように、排他的論
理和回路ＥＸＯ１、ＥＸＯ２を、クロックド排他的論理
和回路で構成することにより、バッファ回路ＢＦにおい
て２個のトランジスタを削減し、制御信号生成回路ＣＬ
においても２個のトランジスタを削減した。

【０１１０】（第５実施形態）第５実施形態は、上記実
施形態とは異なる具体的構成によって、クロック用ゲー
ト回路を実現したものである。

【０１１１】図２７は、この第５実施形態に係るクロッ
ク用ゲート回路ＣＧを示す図である。この図２７からわ
かるように、第５実施形態に係るクロック用ゲート回路
ＣＧは、カウント回路ＣＮＴ１と、排他的論理和回路Ｅ
Ｘ０３と、ラッチ回路ＬＡＴ５とを、備えて構成されて
いる。

【０１１２】カウント回路ＣＮＴ１は、クロック供給停
止期間における入力クロック信号ＣＬＫ１のエッジ数を
カウントする回路である。そして、クロック供給期間中
は、クロック供給を再開した時のハイ又はロウの出力を
保持する回路である。より詳しくは、このカウント回路
ＣＮＴ１には、入力クロック信号ＣＬＫ１とイネーブル
信号Ｅとが入力されている。そして、イネーブル信号Ｅ
が立ち下がった時から立ち上がるまでの間の入力クロッ
ク信号ＣＬＫ１のエッジ数をカウントする。このカウン
トしたエッジ数が偶数個ならば、イネーブル信号Ｅの立
ち下がり時と同一状態の信号Ｎ１を出力する。つまり、
イネーブル信号Ｅの立ち下がり時にＮ１がロウだった場
合は、イネーブル信号Ｅの立ち上がり時にもロウを出力
する。一方、イネーブル信号Ｅの立ち下がり時にＮ１が
ハイだった場合は、イネーブル信号Ｅの立ち上がり時に
もハイを出力する。これに対して、このカウントしたエ
ッジ数が奇数個ならば、イネーブル信号Ｅの立ち下がり
時とは異なる状態の信号Ｎ１を出力する。つまり、イネ
ーブル信号Ｅの立ち下がり時にＮ１がロウだった場合
は、イネーブル信号Ｅの立ち上がり時にはハイを出力す
る。一方、イネーブル信号Ｅの立ち下がり時にＮ１がハ
イだった場合は、イネーブル信号Ｅの立ち上がり時には
ロウを出力する。

【０１１３】排他的論理和回路ＥＸ０３には、この信号
Ｎ１と、入力クロック信号ＣＬＫ１とが、入力される。
この排他的論理和回路ＥＸ０３は、信号Ｎ１の状態に応
じて、入力クロック信号ＣＬＫ１を同相で又は逆相で出
力する回路である。すなわち、信号Ｎ１がロウである場
合には、入力クロック信号ＣＬＫ１と同相の信号Ｄ５を
出力する。信号Ｎ１がハイである場合には、入力クロッ
ク信号ＣＬＫ１と逆相の信号Ｄ５を出力する。

【０１１４】ラッチ回路ＬＡＴ５は、クロック供給状態
である場合には、信号Ｄ５をそのまま出力クロック信号
ＣＬＫ０として出力し、クロック供給停止状態である場
合には、このクロック供給を停止した時の出力クロック
信号ＣＬＫ０の状態を保持して出力する回路である。

【０１１５】以上のように、第５実施形態に係るクロッ
ク用ゲート回路は、クロック供給停止期間中の入力クロ
ック信号ＣＬＫ１のエッジ数をカウント回路ＣＮＴ１で
カウントすることにより、クロック供給再開時に、入力
クロック信号ＣＬＫ１と同相で出力クロック信号ＣＬＫ
０を出力するか、又は、入力クロック信号ＣＬＫ１と逆
相で出力クロック信号ＣＬＫ０を出力するかを、決定す
ることとした。このため、第５実施形態に係るクロック
用ゲート回路ＣＧによっても、上述の他の実施形態と同
様に、任意のタイミングで出力クロック信号ＣＬＫ０の
供給を停止又は再開したとしても、出力クロック信号Ｃ
ＬＫ０に余分なエッジが発生しないようにすることがで
き、ダブルエッジフリップフロップ回路の誤動作が生じ
ないようにすることができる。

【０１１６】なお、本発明は上記実施形態に限定され
ず、種々に変形可能である。また、各実施形態を構成す
る各回路、各素子も、同等の機能を有する他のものを用
いて実現することも可能である。また、クロック用ゲー
ト回路ＣＧがクロック信号を供給するものとしては、フ
リップフロップ回路に限らず、メモリ等の他の装置であ
ってもよい。

【０１１７】

【発明の効果】本発明によれば、出力クロック信号の供
給停止期間中は、この出力クロック信号の供給停止時に
おける出力クロック信号の状態を保持して出力し、か
つ、出力クロック信号の供給再開時には、この出力クロ
ック信号の供給を停止したときの出力クロック信号の状
態と、出力クロック信号の供給再開時の入力クロック信
号の状態とが一致するようにしたので、出力クロック信
号の供給を停止及び再開する時に、出力クロック信号に
余分なエッジが発生しないようにすることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るクロック用ゲート
回路を備えたクロックゲーティング回路を示す図。

【図２】図１に示すクロック用ゲート回路の動作を説明
するタイミングチャートを示す図。

【図３】クロック供給停止時の出力クロック信号の状態
と、クロック供給再開時の入力クロック信号の状態と、
クロック供給再開後の入力クロック信号と出力クロック
信号の関係とを、まとめて示す図。

【図４】本発明の第２に係るクロック用ゲート回路を示
す図。

【図５】図４に示すクロック用ゲート回路の具体的な構
成の一例を示す図。

【図６】クロック供給停止前に同相で出力クロック信号
を供給していた場合において、出力クロック信号の供給
停止時には入力クロック信号がハイであり、出力クロッ
ク信号の供給再開時にも入力クロック信号がハイである
場合の、タイミングチャートを示す図。

【図７】クロック供給停止前に逆相で出力クロック信号
を供給していた場合において、出力クロック信号の供給
停止時には入力クロック信号がハイであり、出力クロッ
ク信号の供給再開時にも入力クロック信号がハイである
場合の、タイミングチャートを示す図。

【図８】クロック供給停止前に同相で出力クロック信号
を供給していた場合において、出力クロック信号の供給
停止時には入力クロック信号がハイであり、出力クロッ
ク信号の供給再開時には入力クロック信号がロウである
場合の、タイミングチャートを示す図。

【図９】クロック供給停止前に逆相で出力クロック信号
を供給していた場合において、出力クロック信号の供給
停止時には入力クロック信号がハイであり、出力クロッ
ク信号の供給再開時には入力クロック信号がロウである
場合の、タイミングチャートを示す図。

【図１０】クロック供給停止前に同相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がロウであり、出力クロ
ック信号の供給再開時にも入力クロック信号がロウであ
る場合の、タイミングチャートを示す図。

【図１１】クロック供給停止前に逆相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がロウであり、出力クロ
ック信号の供給再開時にも入力クロック信号がロウであ
る場合の、タイミングチャートを示す図。

【図１２】クロック供給停止前に同相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がロウであり、出力クロ
ック信号の供給再開時には入力クロック信号がハイであ
る場合の、タイミングチャートを示す図。

【図１３】クロック供給停止前に逆相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がロウであり、出力クロ
ック信号の供給再開時には入力クロック信号がハイであ
る場合の、タイミングチャートを示す図。

【図１４】図６乃至図１３におけるタイミングチャート
の動作を、クロック供給停止時の入力クロック信号と出
力クロック信号の関係と、クロック供給停止期間中の入
力クロック信号のエッジ数と、クロック供給再開後の入
力クロック信号と出力クロック信号との関係を、表にま
とめて示す図。

【図１５】第３実施形態に係るクロック用ゲート回路を
示す図。

【図１６】クロック供給停止前に同相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がハイであり、出力クロ
ック信号の供給再開時にも入力クロック信号がハイであ
る場合の、タイミングチャートを示す図。

【図１７】クロック供給停止前に逆相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がハイであり、出力クロ
ック信号の供給再開時にも入力クロック信号がハイであ
る場合の、タイミングチャートを示す図。

【図１８】クロック供給停止前に同相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がハイであり、出力クロ
ック信号の供給再開時には入力クロック信号がロウであ
る場合の、タイミングチャートを示す図。

【図１９】クロック供給停止前に逆相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がハイであり、出力クロ
ック信号の供給再開時には入力クロック信号がロウであ
る場合の、タイミングチャートを示す図。

【図２０】クロック供給停止前に同相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がロウであり、出力クロ
ック信号の供給再開時にも入力クロック信号がロウであ
る場合の、タイミングチャートを示す図。

【図２１】クロック供給停止前に逆相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がロウであり、出力クロ
ック信号の供給再開時にも入力クロック信号がロウであ
る場合の、タイミングチャートを示す図。

【図２２】クロック供給停止前に同相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がロウであり、出力クロ
ック信号の供給再開時には入力クロック信号がハイであ
る場合の、タイミングチャートを示す図。

【図２３】クロック供給停止前に逆相で出力クロック信
号を供給していた場合において、出力クロック信号の供
給停止時には入力クロック信号がロウであり、出力クロ
ック信号の供給再開時には入力クロック信号がハイであ
る場合の、タイミングチャートを示す図。

【図２４】図１６乃至図２３におけるタイミングチャー
トの動作を、クロック供給停止時の入力クロック信号と
出力クロック信号の関係と、クロック供給停止期間中の
入力クロック信号のエッジ数と、クロック供給再開後の
入力クロック信号と出力クロック信号との関係を、表に
まとめて示す図。

【図２５】本発明の第４実施形態に係るクロック用ゲー
ト回路を示す図。

【図２６】本発明の別の第４実施形態に係るクロック用
ゲート回路を示す図。

【図２７】本発明の第５実施形態に係るクロック用ゲー
ト回路を示す図。

【図２８】従来のクロック用ゲート回路を備えるクロッ
クゲーティング回路を示す図。

【図２９】シングルエッジフリップフロップ回路とダブ
ルエッジフリップフロップ回路の動作のタイミングチャ
ートを示す図。

【図３０】従来のクロック用ゲート回路を用いてシング
ルエッジフリップフロップ回路とダブルエッジフリップ
フロップ回路とを動作させた場合のタイミングチャート
を示す図（シングルエッジフリップフロップ回路とダブ
ルエッジフリップフロップ回路との動作が一致する場
合）。

【図３１】従来のクロック用ゲート回路を用いてシング
ルエッジフリップフロップ回路とダブルエッジフリップ
フロップ回路とを動作させた場合のタイミングチャート
を示す図（シングルエッジフリップフロップ回路とダブ
ルエッジフリップフロップ回路との動作が一致しない場
合）。

【図３２】従来のクロック用ゲート回路の詳細なタイミ
ングチャートを示す図。

【符号の説明】

ＣＬＫ１ 入力クロック信号 ＣＬＫ０ 出力クロック信号 Ｅ イネーブル信号 Ｄｎ 入力データ信号 Ｑｎ 出力データ信号 ＣＧ クロック用ゲート回路 ＦＦ フリップフロップ回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】入力された入力クロック信号を出力クロッ
   ク信号として外部へ供給するとともに、前記出力クロッ
   ク信号の供給を任意のタイミングで停止し、かつ、この
   停止した出力クロック信号の供給を任意のタイミングで
   再開することのできる、クロック用ゲート回路であっ
   て、 前記出力クロック信号の供給を停止している期間中は、
   前記出力クロック信号の供給を停止した際における前記
   出力クロック信号の状態を保持して外部へ出力し、 前記出力クロック信号の供給を再開する際は、前記入力
   クロック信号を同相のまま、又は、逆相にして前記出力
   クロック信号として外部へ出力する、 ことを特徴とするクロック用ゲート回路。
2. 【請求項２】前記出力クロック信号の供給を停止してい
   る期間中は、さらに、この出力クロック信号の供給を停
   止している期間中における入力クロック信号のエッジ数
   をカウントし、 前記出力クロック信号の供給を再開する際には、 カウントした前記エッジ数が偶数個であった場合、前記
   出力クロック信号の供給停止時における前記入力クロッ
   ク信号と前記出力クロック信号との関係が同相であった
   ときは同相で前記入力クロック信号を前記出力クロック
   信号として出力し、前記出力クロック信号の供給停止時
   における前記入力クロック信号と前記出力クロック信号
   との関係が逆相であったときは逆相で前記入力クロック
   信号を前記出力クロック信号として出力し、 カウントした前記エッジ数が奇数個であった場合、前記
   出力クロック信号の供給停止時における前記入力クロッ
   ク信号と前記出力クロック信号との関係が同相であった
   ときは逆相で前記入力クロック信号を前記出力クロック
   信号として出力し、前記出力クロック信号の供給停止時
   における前記入力クロック信号と前記出力クロック信号
   との関係が逆相であったときは同相で前記入力クロック
   信号を前記出力クロック信号として出力する、 ことを特徴とする請求項１に記載のクロック用ゲート回
   路。
3. 【請求項３】前記出力クロック信号の供給を再開する際
   には、前記出力クロック信号の供給を停止した時の出力
   クロック信号の状態と、前記出力クロック信号の供給を
   再開する時の入力クロック信号の状態とが、一致する場
   合は、前記出力クロック信号を前記入力クロック信号と
   同相のまま外部へ出力し、一致しない場合は、前記出力
   クロック信号を前記入力クロック信号と逆相にして外部
   へ出力する、 ことを特徴とする請求項１に記載のクロック用ゲート回
   路。
4. 【請求項４】入力クロック信号と制御信号とが入力さ
   れ、出力クロック信号を出力するバッファ回路と、 前記入力クロック信号と前記出力クロック信号とイネー
   ブル信号とが入力され、前記制御信号を前記バッファ回
   路へ出力する制御信号生成回路と、を備え、 前記イネーブル信号を切り換えることにより前記出力ク
   ロック信号の供給を任意のタイミングで停止し、かつ、
   この停止した出力クロック信号の供給を任意のタイミン
   グで再開することのできる、 ことを特徴とするクロック用ゲート回路。
5. 【請求項５】前記バッファ回路は、第１排他的論理和回
   路と、第１ラッチ回路とを備え、 前記制御信号生成回路は、第２排他的論理和回路と、第
   ２ラッチ回路とを備え、 前記第１排他的論理和回路には前記入力クロック信号と
   前記第２ラッチ回路からの前記制御信号とが入力され、
   これら両信号の排他的論理和の演算をした第１中間信号
   を出力し、 前記第１ラッチ回路には、前記第１中間信号と前記イネ
   ーブル信号とが入力され、前記イネーブル信号の状態に
   基づいて、前記第１中間信号をそのまま又は保持して前
   記出力クロック信号として出力し、 前記第２排他的論理和回路には、前記出力クロック信号
   と前記入力クロック信号とが入力され、これら両信号の
   排他的論理和の演算をした第２中間信号を出力し、 前記第２ラッチ回路には、前記第２中間信号と前記イネ
   ーブル信号とが入力され、前記イネーブル信号の状態に
   基づいて、前記第２中間信号をそのまま又は保持して前
   記制御信号として出力する、 ことを特徴とする請求項４に記載のクロック用ゲート回
   路。
6. 【請求項６】入力された入力クロック信号を出力クロッ
   ク信号として外部へ供給するとともに、イネーブル信号
   を切り換えることにより前記出力クロック信号の供給を
   任意のタイミングで停止し、かつ、この停止した出力ク
   ロック信号の供給を任意のタイミングで再開することの
   できる、クロック用ゲート回路であって、 前記入力クロック信号と前記イネーブル信号とが入力さ
   れ、クロック供給停止期間中は、前記入力クロック信号
   のエッジ数をカウントして、前記エッジ数が偶数か又は
   奇数かによってハイ又はロウの第１中間信号を出力し、
   クロック供給期間中は、クロック供給を再開したときの
   ハイ又はロウの状態を保持して第１中間信号として出力
   する、カウント回路と、 前記第１中間信号と前記入力クロック信号とが入力さ
   れ、これら両信号の排他的論理和の演算をした第２中間
   信号を出力する、第１排他的論理和回路と、前記第２中
   間信号と前記イネーブル信号とが入力され、クロック供
   給期間中は前記第２中間信号をそのまま出力クロック信
   号として出力し、クロック供給停止期間中はクロック供
   給を停止した時の出力クロック信号の状態を保持して出
   力する、ラッチ回路と、 を備えたことを特徴とするクロック用ゲート回路。
7. 【請求項７】入力された入力クロック信号を出力クロッ
   ク信号として外部へ供給するとともに、前記出力クロッ
   ク信号の供給を任意のタイミングで停止し、かつ、この
   停止した出力クロック信号の供給を任意のタイミングで
   再開することのできる、クロック用ゲート回路と、 前記クロック用ゲート回路からの前記出力クロック信号
   が入力されるとともに、前記出力クロック信号の立ち下
   がりと立ち上がりの両方のエッジに同期するダブルエッ
   ジフリップフロップ回路と、 を備えたクロックゲーティング回路であって、 前記クロック用ゲート回路は、 前記出力クロック信号の供給を停止している期間中は、
   前記出力クロック信号の供給を停止した際における前記
   出力クロック信号の状態を保持して外部へ出力し、 前記出力クロック信号の供給を再開する際は、前記入力
   クロック信号を同相のまま、又は、逆相にして前記出力
   クロック信号として外部へ出力する、 ことを特徴とするクロックゲーティング回路。
8. 【請求項８】前記クロック用ゲート回路は、 前記出力クロック信号の供給を停止している期間中は、
   前記出力クロック信号の供給を停止した際における前記
   出力クロック信号の状態を保持して前記ダブルエッジフ
   リップフロップ回路へ出力し、 前記出力クロック信号の供給を再開する際には、前記出
   力クロック信号の供給を停止した時の出力クロック信号
   の状態と、前記出力クロック信号の供給を再開する時の
   入力クロック信号の状態とが、一致する場合は、前記出
   力クロック信号を前記入力クロック信号と同相のまま前
   記ダブルエッジフリップフロップ回路へ出力し、一致し
   ない場合は、前記出力クロック信号を前記入力クロック
   信号と逆相にして前記ダブルエッジフリップフロップ回
   路へ出力する、 ことを特徴とする請求項７に記載のクロックゲーティン
   グ回路。
9. 【請求項９】前記クロック用ゲート回路は、 前記出力クロック信号の供給を停止している期間中は、
   前記出力クロック信号の供給を停止した際における前記
   出力クロック信号の状態を保持して前記ダブルエッジフ
   リップフロップ回路へ出力するとともに、この出力クロ
   ック信号の供給を停止している期間中における入力クロ
   ック信号のエッジ数をカウントし、 前記出力クロック信号の供給を再開する際には、 カウントした前記エッジ数が偶数個であった場合、前記
   出力クロック信号の供給停止時における前記入力クロッ
   ク信号と前記出力クロック信号との関係が同相であった
   ときは同相で前記入力クロック信号を前記出力クロック
   信号として出力し、前記出力クロック信号の供給停止時
   における前記入力クロック信号と前記出力クロック信号
   との関係が逆相であったときは逆相で前記入力クロック
   信号を前記出力クロック信号として出力し、 カウントした前記エッジ数が奇数個であった場合、前記
   出力クロック信号の供給停止時における前記入力クロッ
   ク信号と前記出力クロック信号との関係が同相であった
   ときは逆相で前記入力クロック信号を前記出力クロック
   信号として出力し、前記出力クロック信号の供給停止時
   における前記入力クロック信号と前記出力クロック信号
   との関係が逆相であったときは同相で前記入力クロック
   信号を前記出力クロック信号として出力する、 ことを特徴とする請求項７に記載のクロックゲーティン
   グ回路。
10. 【請求項１０】請求項４乃至請求項６のいずれかに記載
    のクロック用ゲート回路と、 前記クロック用ゲート回路からの前記出力クロック信号
    が入力されるとともに、前記出力クロック信号の立ち下
    がりと立ち上がりの両方のエッジに同期するダブルエッ
    ジフリップフロップ回路と、 を備えたことを特徴とするクロックゲーティング回路。