JPH07264056A - 集積化ディジタル回路 - Google Patents

Abstract

(57)【要約】 【目的】 動作環境の変動によらず、所望の性能を達成
し、かつ集積化ディジタル回路内の同期回路に供給する
同期信号の時間的なスキューを補償し、所望の性能を達
成する集積化ディジタル回路を提供する。 【構成】 １つ以上の制御信号線１５３によって発振周
波数を制御でき、同期回路網１０４のクリティカルパス
に存在するゲート段数に比例した段数からなる遅延時間
を制御できる基本ゲート回路で構成された発振回路１０
３と、１つ以上の制御信号線１５３によって遅延時間を
制御できる基本ゲート回路で構成され、発振信号線１５
２により同期して動作する同期回路網１０４と、外部入
力信号線１５１から入力された信号の周波数と発振信号
線１５２の信号の周波数が同じになるように制御信号線
１５３を使って発振回路１０３と同期回路網１０４を制
御する制御回路１０２とから構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積化ディジタル回路
に関し、トランジスタのしきい値やゲート長等の変動に
よるデバイス特性のばらつき、および配線等の抵抗値や
容量値等の特性値のばらつき、および温度や電源電圧等
の動作環境の変動によらず、所望の性能を達成し、かつ
集積化ディジタル回路内の同期回路に供給する同期信号
の時間的なスキューを補償し、所望の性能を達成する集
積化ディジタル回路に関する。

【０００２】

【従来の技術】従来の集積化ディジタル回路は、主にｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタを相補的に
動作させるＣＭＯＳ回路、バイポーラトランジスタを用
いたＥＣＬ回路、その両方を用いたＢｉＣＭＯＳ回路等
で構成されている。

【０００３】図１４に従来のディジタル回路の構成例を
示す。図１４を参照すると、従来の集積化ディジタル回
路は、ディジタル回路を集積化した半導体集積化回路１
４０１と、ＣＭＯＳ回路またはＥＣＬ回路またはＢｉＣ
ＭＯＳ回路で構成した発振回路１４０２と、ＣＭＯＳ回
路またはＥＣＬ回路またはＢｉＣＭＯＳ回路で構成した
プロセッサ１４０３と、外部入力信号線１４５１と、発
振信号線１４５２とを備える。

【０００４】プロセッサ１４０３は、発振信号線１４５
２で同期を取る２つ以上のレジスタ１４０４と、そのレ
ジスタ１４０４の間に接続され論理を合成する論理回路
１４０５とを備える。外部入力信号１４５１を通して入
力された信号により発振回路１４０２の発振信号の周波
数が制御される。発振信号は、発振信号線１４５２を通
してプロセッサ１４０３に入力され、レジスタ１４０４
の同期信号となり、プロセッサ１４０３の動作を同期す
る。外部入力線１４５１を通して入力される信号は、発
振回路１４０２の発振周波数を制御する制御信号の場合
と、半導体集積回路１４０１の外部の信号と発振回路１
４０２で発振する発振信号の位相差を吸収するための同
期信号の場合が存在する。後者の場合には、発振回路１
４０２は外部から入力された同期信号に同期した信号を
生成する。また、従来例には、発振回路１４０２が搭載
されていないものがある。この場合、半導体集積回路１
４０１の外部から直接発振信号をプロセッサ１４０３に
供給する。発振回路１４０２には、遅延時間を外部制御
信号により変えることができる基本ゲート回路と、変え
ることができない基本ゲート回路の両方が用いられる。
一方、論理回路１４０５には、遅延時間を外部から制御
できない基本ゲート回路が用いられる。

【０００５】

【発明が解決しようとする課題】前記の従来の集積化デ
ィジタル回路は、トランジスタのしきい値やゲート長等
の変動によるデバイス特性のばらつき、および配線等の
抵抗値や容量値等の特性値のばらつき、および温度や電
源電圧等の動作環境の変動によって、設計時に目標とし
た所望の性能を達成できないことが多かった。したがっ
て、集積化ディジタル回路を設計する場合、あらかじめ
これらのばらつきや変動等の不確定な要因を考慮して、
所望の性能の約２倍もの性能を持つようなマージンを取
る設計をしなければならなかった。また、そうしなけれ
ば良品歩留まりは極めて低くなってしまう。さらに、前
記の従来の集積化ディジタル回路内の同期回路を構成す
る２つ以上のレジスタに供給する同期信号において、レ
ジスタへの同期信号の到達時間にスキューが生じるた
め、スキューを見込んだマージンを持った設計をする必
要があった。

【０００６】本発明の目的は、このような従来の欠点を
除去し、トランジスタのしきい値やゲート長等の変動に
よるデバイス特性のばらつき、および配線等の抵抗値や
容量値等の特性値のばらつき、および温度や電源電圧等
の動作環境の変動によらず、所望の性能を達成し、かつ
集積化ディジタル回路内の同期回路に供給する同期信号
の時間的なスキューを補償し、所望の性能を達成する集
積化ディジタル回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明の集積化ディジタ
ル回路は、遅延時間を変えることができる基本ゲート回
路で構成された同期回路網と、前記の同期回路網でクリ
ティカルパスとなるゲート段数に比例した段数からなる
発振回路と、前記の発振回路の周波数を外部から入力し
た信号と同じ周波数になるように前記の同期回路網と前
記の発振回路を制御する制御回路とから構成する。

【０００８】また、遅延時間を変えることができる基本
ゲート回路で構成された同期回路網と、前記の同期回路
網でクリティカルパスとなるゲート段数に比例した段数
からなる模擬遅延回路と、前記の模擬遅延回路と外部か
ら入力した信号が同期するように前記の同期回路網と前
記の模擬遅延回路を制御する制御回路とから構成するこ
ともできる。

【０００９】また、遅延時間を変えることができる基本
ゲート回路で構成された同期回路網と、前記の同期回路
網でクリティカルパスとなるゲート段数に比例した段数
からなる発振回路と、前記の発振回路の出力信号を分周
する分周回路と、前記の分周回路の出力信号の周波数を
外部から入力した信号と同じ周波数になるように前記の
同期回路網と前記の発振回路を制御する制御回路とから
構成することもできる。

【００１０】さらに、同期回路を構成する２つ以上のレ
ジスタと、前記の２つのレジスタの間に接続され、論理
回路または記憶回路を構成し、遅延時間を変えることが
できる基本ゲート回路で構成した回路網と、前記の回路
網でクリティカルパスとなるゲート段数に比例した段数
からなり、遅延時間を変えることができる基本ゲート回
路で構成した模擬遅延回路と、前記の模擬遅延回路と前
記のレジスタに供給している同期信号から前記の模擬遅
延回路が前記のレジスタに供給している同期信号で同期
動作が行えるように前記の回路網と前記の模擬遅延回路
を制御する制御回路とから構成することもできる。

【００１１】

【作用】本発明は、集積化ディジタル回路を構成する同
期回路網を、遅延時間を制御できる基本ゲート回路で構
成し、その回路網のクリティカルパスとなるゲート段数
に比例した段数からなる発振回路の発振周波数あるいは
その分周信号の周波数を、外部から入力する信号の周波
数と同じになるように同期回路網と発振回路の基本ゲー
トの遅延時間を制御することで、集積化ディジタル回路
を構成するトランジスタのしきい値やゲート長等の変動
によるデバイス特性のばらつき、および配線等の抵抗値
や容量値等の特性値のばらつき、および温度や電源電圧
等の動作環境の変動によらず、所望の性能を達成する。

【００１２】また、本発明は、集積化ディジタル回路を
構成する同期回路網を、遅延時間を制御できる基本ゲー
ト回路で構成し、その回路網のクリティカルパスとなる
ゲート段数に比例した段数からなる模擬遅延回路が、外
部から入力する信号に同期するように同期回路網と発振
回路の基本ゲート回路の遅延時間を制御することで、集
積化ディジタル回路を構成するトランジスタのしきい値
やゲート長等の変動によるデバイス特性のばらつき、お
よび配線等の抵抗値や容量値等の特性値のばらつき、お
よび温度や電源電圧等の動作環境の変動によらず、所望
の性能を達成する。

【００１３】また、本発明は、集積化ディジタル回路を
構成する同期回路網を、遅延時間を制御できる基本ゲー
ト回路で構成し、その回路網を構成する２つ以上のレジ
スタのうち２つのレジスタの間に接続され論理回路また
は記憶回路を構成する回路網のクリティカルパスとなる
ゲート段数に比例した段数からなる模擬遅延回路の遅延
時間が、前記の２つのレジスタに供給する同期信号で所
望の同期動作をするように、同期回路網と模擬遅延回路
の基本ゲート回路の遅延時間を制御することで、集積化
ディジタル回路を構成するトランジスタのしきい値やゲ
ート長等の変動によるデバイス特性のばらつき、および
配線等の抵抗値や容量値等の特性値のばらつき、および
温度や電源電圧等の動作環境の変動によらず、所望の性
能を達成し、かつ集積化ディジタル回路内の同期回路に
供給する同期信号の時間的なスキューを補償し、所望の
性能を達成する。

【００１４】

【実施例】図１から図１３を参照して本発明の集積化デ
ィジタル回路について説明する。

【００１５】図１は、本発明の第１の実施例の集積化デ
ィジタル回路を示す回路図である。図１を参照すると、
この実施例の集積化ディジタル回路である半導体集積化
回路１０１は、１つ以上の制御信号線１５３によって発
振周波数を制御でき、同期回路網１０４のクリティカル
パスに存在するゲート段数に比例した段数からなる基本
ゲート回路で構成された発振回路１０３と、１つ以上の
制御信号線１５３によって遅延時間を制御できる基本ゲ
ート回路で構成され、発振信号線１５２により同期して
動作する同期回路網１０４と、外部入力信号線１５１か
ら入力された信号の周波数と発振信号線１５２の信号の
周波数が同じになるように制御信号線１５３を使って発
振回路１０３と同期回路網１０４を制御する制御回路１
０２を有している。

【００１６】図２は、発振回路１０３の具体例を示す回
路図である。図２を参照すると、発振回路１０３は同期
回路網１０４のクリティカルパスのゲート段数に比例す
るゲート段数からなる、遅延時間を制御信号線１５３に
より制御できる基本ゲート回路１０５をリング上に接続
した構造を有する。

【００１７】図３は、同期回路網１０４の具体例を示す
回路図である。図３を参照すると、同期回路網１０４
は、発振信号線１５２により同期して動作するレジスタ
１０７と、制御信号線１５３により遅延時間を制御でき
る基本ゲート回路１０５（図示せず）で構成された回路
網１０６とを有する。同期回路網１０４には、このよう
なレジスタ１０７と回路網１０６とが複数存在する。

【００１８】図４は、制御回路１０２の具体例を示す回
路図である。図４を参照すると、制御回路１０２は、外
部入力信号線１５１と発振信号線１５２の位相を比較す
る位相比較器１０８と、位相比較器の出力信号の高域成
分を除去するローパスフィルタ１０９とを有する。位相
比較器１０８は、例えば、排他的論理和を実現するゲー
ト回路で実現できる。すなわち、制御回路１０２は、外
部入力信号線１５１から入力される信号の位相と発振信
号線１５２から入力される信号の位相を比較し、前者の
方が時間的に進んでいる場合、制御信号線１５３を用い
て、発振回路１０３および同期回路網１０４の基本ゲー
ト回路１０５の遅延時間を減少させ、前者の方が時間的
に遅れている場合、制御信号線１５３を用いて、基本ゲ
ート回路１０５の遅延時間を増加させる。

【００１９】なお、図４に示す制御回路１０２の構成は
１つの例であり、本発明はこれに限定されるものではな
い。

【００２０】図５と図６は、発振回路１０３の基本ゲー
ト回路１０５の例である。図５はバッファまたはインバ
ータとして機能し、図６はＮＡＮＤまたはＡＮＤとして
機能する。

【００２１】図５を参照すると、基本ゲート回路は、制
御端子５０１により抵抗値を変えることができる可変抵
抗Ｒ１およびＲ２と、制御端子５０２により電流値を変
化できる定電流源Ｉ１と、論理を合成するトランジスタ
Ｍ１，Ｍ２とを有する。制御端子５０１と５０２を制御
することで、この基本ゲート回路の遅延時間を制御でき
る。すなわち、基本ゲート回路の遅延時間を増加させた
い場合、可変抵抗Ｒ１およびＲ２の抵抗値を増加させ、
定電流源Ｉ１の電流値を減少させる。一方、基本ゲート
回路の遅延時間を減少させたい場合、可変抵抗Ｒ１の抵
抗値を減少させ、定電流源Ｉ１の電流値を増加させる。
このように、抵抗値と電流値を同時に変化させること
で、この基本ゲート回路は、信号振幅を一定にしたま
ま、駆動電流を決定する定電流源の電流値を変化させる
ことができる。

【００２２】なお図５において、５０３，５０４は基本
ゲート回路の入力信号、５０５，５０６は基本ゲート回
路の出力信号である。

【００２３】図６を参照すると、基本ゲート回路は、制
御端子５０１により抵抗値を変えることができる可変抵
抗Ｒ３およびＲ４と、制御端子５０２により電流値を変
化できる定電流源Ｉ２と、論理を合成するトランジスタ
Ｍ３〜Ｍ８を有する。制御端子５０１と５０２を制御す
ることで、この基本ゲート回路の遅延時間を制御でき
る。すなわち、基本ゲート回路の遅延時間を増加させた
い場合、可変抵抗Ｒ３およびＲ４の抵抗値を増加させ、
定電流源Ｉ２の電流値を減少させる。一方、基本ゲート
回路の遅延時間を減少させたい場合、可変抵抗Ｒ３およ
びＲ４の抵抗値を減少させ、定電流源Ｉ２の電流値を増
加させる。このように、抵抗値と電流値を同時に変化さ
せることで、この基本ゲート回路は、信号振幅を一定に
したまま、駆動電流を決定する定電流源の電流値を変化
させることができる。

【００２４】図６において、５０７，５０８，５０９，
５１０は基本ゲート回路の入力信号、５１１，５１２は
基本ゲート回路の出力信号である。

【００２５】なお、本発明で使用する基本ゲート回路
は、このように遅延時間を外部から１つ以上の信号線で
制御できるものであればどのような構成のものでもよ
い。すなわち、この図５，図６に示す基本ゲート回路１
０５の構成は１つであり、本発明はこれに限定されるも
のではない。

【００２６】再び図１を参照すると、同期回路網１０４
のクリティカルパスに存在するゲート段数に比例した段
数からなる基本ゲート回路を用いて構成された発振回路
１０３の発振周波数によって同期回路網１０４は同期動
作を行うため、半導体集積回路１０１を構成するトラン
ジスタのしきい値やゲート長等の変動によるデバイス特
性のばらつき、および配線等の抵抗値や容量値等の特性
値のばらつき、および温度や電源電圧等の動作環境の変
動によって、基本ゲート回路の遅延時間が変動しても、
同期回路網１０４は常に発振信号線１５２で得られる周
波数で動作を行うことができる。

【００２７】また、制御回路１０２により外部入力線１
５１から得られた周波数で同期回路網１０４が動作する
ように、基本ゲート回路の遅延時間を制御するため、ト
ランジスタのしきい値やゲート長等の変動によるデバイ
ス特性のばらつき、および配線等の抵抗値や容量値等の
特性値のばらつき、および温度や電源電圧等の動作環境
の変動があっても、常に外部入力信号線１５１から得ら
れる周波数で半導体集積化回路１０１は動作する。

【００２８】次に、図７は、本発明の第２の実施例の集
積化ディジタル回路を示す回路図である。図７を参照す
ると、この実施例の集積化ディジタル回路である半導体
集積化回路１０１は、１つ以上の制御信号線１５３によ
って遅延時間を制御でき、同期回路網１０４のクリティ
カルパスに存在するゲート段数に比例した段数からなる
基本ゲート回路で構成された模擬遅延回路１１０と、１
つ以上の制御信号線１５３によって遅延時間を制御でき
る基本ゲート回路で構成され、発振信号線１５２に同期
して動作する同期回路網１０４と、外部入力信号線１５
１から入力された信号の周波数と発振信号線１５２の信
号の周波数が同じになるように制御信号線１５３を使っ
て模擬遅延回路１１０と同期回路網１０４を制御する制
御回路１０２を有している。

【００２９】図８は、模擬遅延回路の具体例を示す回路
図である。図８を参照すると、模擬遅延回路１１０は同
期回路網１０４のクリティカルパスのゲート段数に比例
するゲート段数からなる、遅延時間を制御信号線１５３
により制御できる基本ゲート回路１０５を直列に接続し
た構造を有する。外部入力線１５１から入力された信号
は、制御信号線１５３により制御された遅延時間後に発
振信号線１５２に出力される。

【００３０】同期回路網１０４および制御回路１０２お
よび基本ゲート回路１０５はそれぞれ前記実施例の図３
および図４および図５と同じ構成を有する。

【００３１】図７を参照すると、同期回路網１０４のク
リティカルパスに存在するゲート段数に比例した段数か
らなる基本ゲート回路で構成された模擬遅延回路１１０
の遅延時間が、外部入力信号線１５１で入力された周期
信号の周期時間と同じになるように、制御回路１０２が
模擬遅延回路１１０と同期回路網１０４の遅延時間を制
御するため、半導体集積化回路１０１を構成するトラン
ジスタのしきい値やゲート長等の変動によるデバイス特
性のばらつき、および配線等の抵抗値や容量値等の特性
値のばらつき、および温度や電源電圧等の動作環境の変
動によって、基本ゲート回路の遅延時間が変動しても、
常に外部入力信号線１５１から得られる周波数で同期回
路網１０４は動作する。

【００３２】次に、図９は、本発明の第３の実施例の集
積化ディジタル回路を示す回路図である。図９を参照す
ると、この実施例の集積化ディジタル回路である半導体
集積化回路１０１は、１つ以上の制御信号線１５３によ
って発振周波数を制御でき、同期回路網１０４のクリテ
ィカルパスに存在するゲート段数に比例した段数からな
る基本ゲート回路で構成された発振回路１０３と、１つ
以上の制御信号線１５３によって遅延時間を制御できる
基本ゲート回路で構成され、発振信号線１５４により同
期して動作する同期回路網１０４と、外部入力信号線１
５１から入力された信号の周波数と発振信号線１５５の
信号の周波数が同じになるように制御信号線１５３を使
って発振回路１０３と同期回路網１０４を制御する制御
回路１０２と、発振信号線１５４から入力される信号の
周波数を所望の分周比で分周する分周器１１１とを有し
ている。

【００３３】発振回路１０３および同期回路網１０４お
よび制御回路１０２および基本ゲート回路１０５はそれ
ぞれ前記実施例の図２および図３および図４および図５
と同じ構成を有する。

【００３４】図９を参照すると、同期回路網１０４のク
リティカルパスに存在するゲート段数に比例した段数か
らなる基本ゲート回路を用いて構成された発振回路１０
３の発振周波数によって同期回路網１０４は同期動作を
行うため、半導体集積化回路１０１を構成するトランジ
スタのしきい値やゲート長等の変動によるデバイス特性
のばらつき、および配線等の抵抗値や容量値等の特性値
のばらつき、および温度や電源電圧等の動作環境の変動
によって、基本ゲート回路の遅延時間が変動しても、同
期回路網１０４は常に発振信号線１５４で得られる周波
数で動作を行うことができる。

【００３５】また、制御回路１０２が、分周回路１１１
により発振信号線１５４の信号を分周した信号と外部入
力信号線１５１の周波数を一致させるため、トランジス
タのしきい値やゲート長等の変動によるデバイス特性の
ばらつき、および配線等の抵抗値や容量値等の特性値の
ばらつき、および温度や電源電圧等の動作環境の変動が
あっても、常に外部入力信号線１５１から得られる信号
に同期して半導体集積化回路１０１は動作する。

【００３６】本実施例では、発振回路１０３が発振する
発振信号を分周回路１１１が分周するため、外部入力線
１５１により入力される信号は、同期回路網１０４の動
作周波数より低周波となる。

【００３７】この結果、半導体集積化回路１０１に入力
する信号は内部の動作周波数より低周波となり、半導体
集積化回路１０１の内部と外部をやりとりする入出力回
路の設計が容易になり、かつ入出力回路で消費される消
費電力を低減できる。

【００３８】次に、図１０は、本発明の第４の実施例の
集積化ディジタル回路を示す回路図である。図１０を参
照すると、この実施例の集積化ディジタル回路である同
期回路網２０１は、外部入力信号線１５１に同期して動
作する２つ以上のレジスタ１０７と、そのレジスタの間
に接続され論理回路または記憶回路を構成し１つ以上の
制御信号線１５３により遅延時間を制御できる基本ゲー
ト回路で構成された回路網１０６と、１つ以上の制御信
号線１５３によって遅延時間を制御でき、回路網１０６
のクリティカルパスに存在するゲート段数に比例した段
数からなる遅延時間を制御できる基本ゲート回路で構成
され、外部入力信号線１５１の信号を入力とし、発振信
号線１５２を出力とする模擬遅延回路１１０と、外部入
力信号線１５１から入力された周期信号の周期時間に模
擬遅延回路網１１０の遅延時間が一致するように制御信
号線１５３を制御する制御回路１０２とを有している。

【００３９】模擬遅延回路１１０および制御回路１０２
はそれぞれ前記実施例の図８および図４と同じ構成を有
する。

【００４０】また、模擬遅延回路１１０および回路網１
０６で使用する遅延時間を制御できる基本ゲート回路の
例は、前記実施例と同じである。

【００４１】図１０を参照すると、回路網１０６のクリ
ティカルパスに存在するゲート段数に比例した段数から
なる基本ゲート回路を用いて構成された模擬遅延回路１
１０の遅延時間が、外部入力信号線１５１で入力される
周期信号の周期時間と同じになるように、制御回路１０
２が回路網１０６と模擬遅延回路１１０の遅延時間を制
御できる基本ゲートの遅延時間を制御するため、同期回
路網２０１を構成するトランジスタのしきい値やゲート
長等の変動によるデバイス特性のばらつき、および配線
等の抵抗値や容量値等の特性値のばらつき、および温度
や電源電圧等の動作環境の変動によって、基本ゲート回
路の遅延時間が変動しても、回路網１０６は常に外部入
力信号線１５１で得られる周波数で同期動作を行うこと
ができる。

【００４２】前記第２の実施例では、集積化ディジタル
回路を構成する同期回路網内の２つ以上のレジスタの間
に接続される回路網でもっともクリティカルなクリティ
カルパスを用いて１つの模擬遅延回路を構成し、その模
擬遅延回路と外部入力信号とから、同期回路網を構成す
る２つ以上のレジスタの同期信号を生成していたが、こ
の第４の実施例では、集積化ディジタル回路を構成する
同期回路網内の２つ以上のレジスタの間に接続される回
路網の１つあるいは複数個ごとにその回路網のクリティ
カルパスを用いて模擬遅延回路および制御回路を用意す
る。したがって、この第４の実施例では、１つの集積化
ディジタル回路に複数の模擬遅延回路と制御回路を有す
る。

【００４３】従来、同期回路を構成する場合、レジスタ
間の回路網のクリティカルパスの遅延時間をできるだけ
そろえて回路網を構成し、かつレジスタの挿入位置を決
定していたが、本発明による第４の実施例では、レジス
タ間の回路網の遅延時間をそろえなくても、個々の回路
網の遅延時間は、外部入力信号の周期信号の周期時間に
一致するように制御されるため、レジスタの挿入位置に
対して自由度が増加する。

【００４４】次に、図１１は、本発明の第５の実施例の
集積化ディジタル回路を示す回路図である。図１１を参
照すると、この実施例の集積化ディジタル回路である同
期回路網２０１は、外部入力信号線に同期して動作する
２つ以上のレジスタ、すなわち図１１中の外部入力線１
５１に接続された入力側レジスタ２０３と外部入力線１
５７に接続された出力側レジスタ２０４と、そのレジス
タの間に接続され論理回路または記憶回路を構成し１つ
以上の制御信号線１５３により遅延時間を制御できる基
本ゲート回路で構成された回路網１０６と、外部入力信
号線１５１と外部入力信号線１５７から模擬遅延回路１
１０と制御回路１０２の入力信号を生成する制御信号生
成回路２０２と、１つ以上の制御信号線１５３によって
遅延時間を制御でき、回路網１０６のクリティカルパス
に存在するゲート段数に比例した段数からなる遅延時間
を制御できる基本ゲート回路で構成され、擬似外部入力
信号線１６１の信号を入力とし発振信号線１５２を出力
とする模擬遅延回路１１０と、擬似外部入力信号線１５
６と発振信号線１５２から回路網１０６が外部入力信号
線１５１で入力側レジスタ２０３が同期し外部入力信号
線１５７で出力側レジスタ２０４が同期して動作するよ
うに回路網１０６と模擬遅延回路１１０の基本ゲート回
路の遅延時間を制御する制御回路１０２とを有してい
る。

【００４５】模擬遅延回路１１０は前記実施例の図８と
同じ構成を有する。また、模擬遅延回路１１０および回
路網１０６で使用する遅延時間を制御できる基本ゲート
回路の例は、前記実施例と同じである。

【００４６】第４の実施例が回路網１０６の入力側レジ
スタと出力側レジスタの同期信号に時間的なスキューが
あった場合を考慮した設計になっていなかったのに対
し、第５の実施例では、入力側レジスタと出力側レジス
タの同期信号に時間的なスキューが存在するとして、そ
れぞれの同期信号を外部入力信号線１５１と外部入力信
号線１５７として区別する。したがって、制御信号生成
回路２０２を省き、外部入力信号線１５１と擬似外部入
力信号線１６１を直結し、外部入力信号線１５７と擬似
外部入力信号線１５６を直結した場合、第４の実施例と
同一になる。

【００４７】図１２は制御回路１０２と制御回路信号生
成回路２０２の構成例である。図中、１５８，１５９，
１６０，１６１は擬似外部入力信号線である。なお、こ
の図１２に示す制御回路１０２と制御回路信号生成回路
２０２の構成は１つの例であり、本発明はこれに限定さ
れるものではない。

【００４８】図１３は図１２の制御回路１０２と制御回
路信号生成回路２０２を用いたときのタイミングチャー
トである。

【００４９】図１１と図１２と図１３をあわせて参照す
ると、擬似外部入力信号線１６０は外部入力信号線１５
１に同期し、擬似外部入力信号線１５８，１５９は外部
入力信号線１５７に同期する。発振信号線１５２は擬似
外部入力信号線１６０を外部入力信号線１５１で同期遅
延した信号である擬似外部入力信号線１６１を、回路網
１０６のクリティカルパスに存在するゲート段数に比例
した段数からなる遅延時間を制御できる基本ゲート回路
で構成された模擬遅延回路１１０で遅延させた信号であ
るから、発振信号線１５２のハイレベルである期間が、
擬似外部入力信号線１５８と擬似外部入力信号線１５９
が共にローレベルである期間に入るように、回路網１０
６と模擬遅延回路１１０の遅延時間を制御回路１０２が
制御する。したがって、回路網１０６は、外部入力信号
線１５１で同期した入力側レジスタ２０３と外部入力信
号線１５７で同期した出力側レジスタ２０４で同期動作
が行える。

【００５０】制御回路１０２は、擬似外部入力信号線１
５８と発振信号線１５２が共にハイレベルの期間が存在
する場合、回路網１０６のクリティカルパスの遅延時間
が最適の同期動作を行える時間より短いことを意味する
ため、制御信号線の電位を上昇させ、回路網１０６と模
擬遅延回路１１０の基本ゲート回路の遅延時間を増加さ
せる。一方、擬似外部入力信号線１５９と発振信号線１
５２が共にハイレベルの期間が存在する場合、回路網１
０６のクリティカルパスの遅延時間が最適の同期動作を
行える時間より長いことを意味するため、制御信号線の
電位を減少させ、回路網１０６と模擬遅延回路１１０の
基本ゲート回路の遅延時間を減少させる。ここで、最適
の同期動作が行えるというのは、回路網１０６のクリテ
ィカルパスの遅延時間が外部入力信号線１５１がハイレ
ベルになってから外部入力信号線１５７がハイレベルに
なるまでの間、あるいは、外部入力信号線１５７がハイ
レベルになってから外部入力信号線１５１がハイレベル
になるまでの時間、あるいは、外部入力信号線１５１が
ローレベルになってから外部入力信号線１５７がローレ
ベルになるまでの時間、あるいは、外部入力信号線１５
７がローレベルになってから外部入力信号線１５１がロ
ーレベルになるまでの時間に一致することを指す。

【００５１】したがって、外部入力信号線１５１と外部
入力信号線１５７に時間的なスキューが存在しても、回
路網１０６のクリティカルパスの遅延時間が、外部入力
信号線１５１で同期をとる入力側レジスタ２０３と外部
入力信号線１５７で同期をとる出力側レジスタ２０４で
同期動作が行える。

【００５２】また、前記の実施例と同様に、同期回路網
２０１を構成するトランジスタのしきい値やゲート長等
の変動によるデバイス特性のばらつき、および配線等の
抵抗値や容量値等の特性値のばらつき、および温度や電
源電圧等の動作環境の変動によって、基本ゲート回路の
遅延時間が変動しても、回路網１０６は常に外部入力信
号線で得られ周波数で同期動作を行うことができる。

【００５３】前記第２の実施例では、集積化ディジタル
回路を構成する同期回路網内の２つ以上のレジスタの間
に接続される回路網でもっともクリティカルなクリティ
カルパスを用いて１つの模擬遅延回路を構成し、その模
擬遅延回路と外部入力信号とから、同期回路網を構成す
る２つ以上のレジスタの同期信号を生成していたが、こ
の第５の実施例では、集積化ディジタル回路を構成する
同期回路網内の２つ以上のレジスタの間に接続される回
路網ごとにその回路網のクリティカルパスを用いて模擬
遅延回路と制御回路と制御信号生成回路を用意する。し
たがって、この第５の実施例では、１つの集積化ディジ
タル回路に複数の模擬遅延回路と制御回路と制御信号生
成回路を有する。

【００５４】従来、同期回路を構成する場合、レジスタ
間の回路網のクリティカルパスの遅延時間をできるだけ
そろえて回路網を構成し、かつレジスタの挿入位置を決
定していたが、本発明による第５の実施例では、回路網
の遅延時間をそろえなくても、個々の回路網の遅延時間
は、外部入力信号の周期信号の周期時間に一致するよう
に制御されるため、レジスタの挿入位置に対して自由度
が増加する。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
トランジスタのしきい値やゲート長等の変動によるデバ
イス特性のばらつき、および配線等の抵抗値や容量値等
の特性値のばらつき、および温度や電源電圧等の動作環
境の変動によって、基本ゲート回路の遅延時間が変動し
ても、常に所望の動作周波数で動作する集積化ディジタ
ル回路を実現できる。

【００５６】また、集積化ディジタル回路内の同期回路
を構成する２つ以上のレジスタに供給する同期信号にお
いて、レジスタへの同期信号の到達時間にスキューが生
じた場合でも、そのスキューを補償し、所望の性能を達
成する集積化ディジタル回路を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の集積化ディジタル回路
のブロック構成を示した図である。

【図２】第１の実施例での発振回路のブロック構成の具
体例を示した図である。

【図３】第１の実施例での同期回路網のブロック構成の
具体例を示した図である。

【図４】第１の実施例の制御回路のブロック構成の具体
例を示した図である。

【図５】本発明の遅延時間を制御できる基本ゲート回路
の具体例を示した図である。

【図６】本発明の遅延時間を制御できる基本ゲート回路
の具体例を示した図である。

【図７】本発明の第２の実施例の集積化ディジタル回路
のブロック構成を示した図である。

【図８】第２の実施例での模擬遅延回路のブロック構成
の具体例を示した図である。

【図９】本発明の第３の実施例の集積化ディジタル回路
のブロック構成を示した図である。

【図１０】本発明の第４の実施例の集積化ディジタル回
路のブロック構成を示した図である。

【図１１】本発明の第５の実施例の集積化ディジタル回
路のブロック構成を示した図である。

【図１２】第５の実施例での制御回路と制御信号生成回
路のブロック構成の具体例を示した図である。

【図１３】第５の実施例での制御回路と制御信号生成回
路のタイミングチャートを示した図である。

【図１４】従来例の集積化ディジタル回路のブロック構
成を示した図である。

【符号の説明】

１０１，１４０１ 半導体集積化回路 １０２ 制御回路 １０３，１４０２ 発振回路 １０４，２０１ 同期回路網 １０５ 基本ゲート回路 １０６ 回路網 １０７，１４０４ レジスタ １０８ 位相比較器 １０９ ローパスフィルタ １１０ 模擬遅延回路 １１１ 分周回路 １５１，１５７，１４５１ 外部入力信号線 １５２，１５４，１５５ 発振信号線 １５３，１４５２ 制御信号線 １５６，１５８，１５９，１６０，１６１ 擬似外部入
力信号線 ２０２ 制御信号生成回路 ２０３ 入力側レジスタ ２０４ 出力側レジスタ ５０１ 可変抵抗の制御端子 ５０２ 可変定電流源の制御端子 ５０３，５０４，５０７，５０８，５０９，５１０ 基
本ゲート回路の入力信号 ５０５，５０６，５１１，５１２ 基本ゲート回路の出
力信号 １４０３ プロセッサ １４０５ 論理回路 Ｒ１，Ｒ２，Ｒ３，Ｒ４ 可変抵抗 Ｉ１，Ｉ２ 可変定電流源 Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８ ｎ
ＭＯＳトランジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】遅延時間を変えることができる基本ゲート
   回路で構成された同期回路網と、 前記の同期回路網でクリティカルパスとなるゲート段数
   に比例した段数からなる発振回路と、 前記の発振回路の周波数を外部から入力した信号と同じ
   周波数になるように前記の同期回路網と前記の発振回路
   を制御する制御回路と、を備えることを特徴とする集積
   化ディジタル回路。
2. 【請求項２】遅延時間を変えることができる基本ゲート
   回路で構成された同期回路網と、 前記の同期回路網でクリティカルパスとなるゲート段数
   に比例した段数からなる模擬遅延回路と、 前記の模擬遅延回路と外部から入力した信号が同期する
   ように前記の同期回路網と前記の模擬遅延回路を制御す
   る制御回路と、を備えることを特徴とする集積化ディジ
   タル回路。
3. 【請求項３】遅延時間を変えることができる基本ゲート
   回路で構成された同期回路網と、 前記の同期回路網でクリティカルパスとなるゲート段数
   に比例した段数からなる発振回路と、 前記の発振回路の出力信号を分周する分周回路と、 前記の分周回路の出力信号の周波数を外部から入力した
   信号と同じ周波数になるように前記の同期回路網と前記
   の発振回路を制御する制御回路と、を備えることを特徴
   とする集積化ディジタル回路。
4. 【請求項４】同期回路を構成する２つ以上のレジスタ
   と、 前記のレジスタのうち２つのレジスタの間に接続され、
   論理回路または記憶回路を構成し、遅延時間を変えるこ
   とができる基本ゲート回路で構成した回路網と、 前記の回路網でクリティカルパスとなるゲート段数に比
   例した段数からなり遅延時間を変えることができる基本
   ゲート回路で構成した模擬遅延回路と、 前記の模擬遅延回路と前記のレジスタに供給している同
   期信号から前記の模擬遅延回路が前記のレジスタに供給
   している同期信号で同期動作が行えるように前記の回路
   網と前記の模擬遅延回路を制御する制御回路と、を備え
   ることを特徴とする集積化ディジタル回路。
5. 【請求項５】同期回路を構成する２つ以上のレジスタ
   と、 前記のレジスタのうち２つのレジスタの間に接続され、
   論理回路または記憶回路を構成し、遅延時間を変えるこ
   とができる基本ゲート回路で構成した回路網と、 前記の２つのレジスタに供給している同期信号から制御
   信号を生成する制御信号生成回路と、 前記の回路網でクリティカルパスとなるゲート段数に比
   例した段数からなり、遅延時間を変えることができる基
   本ゲート回路で構成し、前記の制御信号生成回路から入
   力信号を得る模擬遅延回路と、 前記の模擬遅延回路の出力信号と前記の制御信号生成回
   路から前記の模擬遅延回路が前記のレジスタに供給して
   いる同期信号で同期動作が行えるように前記の回路網と
   前記の模擬遅延回路を制御する制御回路と、を備えるこ
   とを特徴とする集積化ディジタル回路。