KR20070035943A - 반도체 메모리 장치 - Google Patents

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KR20070035943A KR1020060049114A KR20060049114A KR20070035943A KR 20070035943 A KR20070035943 A KR 20070035943A KR 1020060049114 A KR1020060049114 A KR 1020060049114A KR 20060049114 A KR20060049114 A KR 20060049114A KR 20070035943 A KR20070035943 A KR 20070035943A
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Abstract

본 발명의 메모리 장치의 다양한 동작모드에서 지연고정회로를 적절하게 제어할 수 있는 제어회로를 구비한 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 외부로 부터 시스템 클럭을 입력받아 내부클럭으로 출력하는 클럭버퍼; 데이터의 출력타이밍이 상기 시스템 클럭에 동기될 수 있도록, 상기 내부클럭의 지연을 제어하기 위한 지연고정회로부; 상기 지연고정된 내부클럭에 동기시켜 데이터를 출력시키기 위한 데이터 출려버퍼; 및 상기 클럭버퍼의 온/오프를 제어하기 위한 인에이블 신호를 출력하되, 동일한 논리 레벨의 입력신호들에 대응하여, 이전 동작의 상태에 따라 상기 인에이블 신호의 서로 다른 논리레벨을 얻기 위하여 래치를 포함하는 클럭버퍼 제어부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 지연고정회로, 클럭버퍼, 동작모드, 파워다운모드.

Description

반도체 메모리 장치{SEMICODUCTOR MEMORY DEVICE}
도1는 본 발명의 바람직한 실시예에 따른 반도체 장치를 나타내는 블럭도.
도2a와 도2b는 도1에 도시된 반도체 장치의 동작모드를 나타내는 테이블도.
도3는 도1에 도시된 클럭버퍼 제어부의 제1 실시예에 따른 회로도.
도4a와 도4b는 도3의 클럭버퍼 제어부의 동작을 나타내는 파형도.
도5는 도1에 도시된 클럭버퍼 제어부의 제2 실시예에 따른 회로도.
도6a와 도6b는 도3의 클럭버퍼 제어부의 동작을 나타내는 파형도.
도7은 도1의 반도체 장치의 SREM 모드를 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 클럭버퍼 제어부
110A,110B,110C : 클럭버퍼 120 : 디바이더
130 : 위상비교기 140 : 딜레이 제어부
150 : 더미 딜레이라인 160 : 레플리카 모델
170A, 170B : 딜레이 라인 180A,180B : 클럭신호 전달라인
190 : 출력버퍼
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 메모리 장치의 지연고정동작을 제어하기 위한 회로에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면 반도체 메모리 장치는 데이터 요구 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로 부터 입력되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구되어 왔다. 고속으로 데이터를 입출력시키기 위해서, 시스템 클럭을 입력받은 다음, 입력받는 시스템 클럭에 동기되어 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.
DDR 동기식 메모리 장치는 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클럭의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동시기 메모리 장치는 클럭신호의 라이징 에지 및 폴링에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클럭의 라이징 에지 또는 폴링에지에 정확하게 동기시켜 출력시켜야 한다. 따라서 DDR 메모리 장치의 출력버퍼는 입력된 시스템 클럭의 라이징 에지와 폴링에지에 동기시켜 데이터를 출력시키게 된다.
그러나, 메모리 장치에 입력된 시스템 클럭은 내부의 입력버퍼, 클럭신호 전송라인등에 의해 필연적으로 지연시간을 가지고 출력버퍼에 도달하게 된다. 따라서 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하더라도, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 폴링 에지와는 맞지 않는 타이밍에서 데이터를 전달받게 된다.
이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 회로를 구비하고 있다. 지연고정회로는 시스템 클럭이 메모리 장치에 입력되어 출력버퍼로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보상하기 위한 회로이다. 지연고정회로는 시스템 클럭이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 출력버퍼로 출력한다. 즉, 지연고정회로에 의해서 메모리 장치에 입력된 시스템 클럭은 지연값이 일정한 상태로 유지한 채로 출력버퍼로 전달되는 것이다. 이 때의 클럭을 지연고정된 클럭이라고 한다. 출력버퍼는 지연고정된 클럭에 동기시켜 데이터를 출력하고, 외부에서는 시스템 클럭에 정확하게 동 기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.
실재동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 시점에서 지연고정회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 폴링에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보상할 수 있는지 찾아내는 것이다.
한편, DDR 메모리 장치에 구비되는 지연고정회로는 시스템 클럭의 천이 타이밍과 내부회로에 의해 지연되는 값을 계속 비교해야 하기 때문에 지연고정이 될 때까지는 계속해서 동작해야 하는 회로다. 따라서 지연고정회로는 다른 회로들보다 많은 전류를 소모하게 된다.
DDR 메모리 장치는 소비전류를 줄이기 위해 지연고정회로를 계속 동작시키는 것이 아니라, 파워다운모드등 실질적으로 메모리 장치가 동작하지 않는 중에서는 지연고정회로를 동작하지 않게 제어한다.
DDR 메모리 장치의 성능이 계속 개선되면서, 다양한 동작모드가 필요하게 되었다. 예를 들면, 파워다운 모드도 프리차지 파워다운모드, 액티브 파워다운모드등의 동작모드가 생기게 된 것이다. 따라서 DDR 메모리장치에는 각각의 동작모드에 적절히 대응하는 제어회로가 필요하게 되었다. 지연고정회로에 대한 동작제어도 각 각의 제어상황에 맞도록 적절하게 지연고정회로를 동작시킬 것인지 동작시키지 않을 것인지에 대한 동작을 뒷받침할 수 있는 제어회로가 필요하게 되었다.
본 발명의 메모리 장치의 다양한 동작모드에서 지연고정회로를 적절하게 제어할 수 있는 제어회로를 구비한 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명은 외부로 부터 시스템 클럭을 입력받아 내부클럭으로 출력하는 클럭버퍼; 데이터의 출력타이밍이 상기 시스템 클럭에 동기될 수 있도록, 상기 내부클럭의 지연을 제어하기 위한 지연고정회로부; 상기 지연고정된 내부클럭에 동기시켜 데이터를 출력시키기 위한 데이터 출려버퍼; 및 상기 클럭버퍼의 온/오프를 제어하기 위한 인에이블 신호를 출력하되, 동일한 논리 레벨의 입력신호들에 대응하여, 이전 동작의 상태에 따라 상기 인에이블 신호의 서로 다른 논리레벨을 얻기 위하여 래치를 포함하는 클럭버퍼 제어부를 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 빠른 프리차지 파워다운 모드와 셀프 리프레쉬 에뮬레이션 모드를 갖는 반도체 메모리장치에 있어서, 외부로 부터 시스템 클럭을 입력받아 내부클럭으로 출력하는 클럭버퍼; 데이터의 출력타이밍이 상기 시스템 클럭에 동기될 수 있도록, 상기 내부클럭의 지연을 제어하기 위한 지연고정회로부; 및 상기 빠른 프리차지 파워다운 모드와 상기 셀프 리프레쉬 에뮬레이션 모드에 의한 파워 다운 모드에서 각각 동일한 논리 레벨을 가지는 제어신호들을 인가받되, 상기 빠른 프리차지 파워다운 모드시에는 상기 클럭버퍼를 온시키고 상기 셀프 리프레쉬 에뮬레이션 모드의 파워 다운 모드시에는 상기 클럭버퍼를 오프시키는 인에이블신호를 생성하기 위하여 래치를 포함하는 클럭버퍼 제어부를 구비하는 반도체 메모리장치를 제공한다.
또한 본 발명은 커맨드 디코더 및 모드레지스터; 클럭버퍼를 구비하는 지연고정회로; 및 상기 클럭버퍼의 온/오프를 제어하여 상기 지연고정회로에서 출력되는 지연고정된 클럭신호의 업데이트 여부를 결정하기 위한 인에이블 신호를 출력하는 클럭버퍼 제어부를 구비하고, 상기 클럭버퍼 제어부는 상기 커맨드디코더 및 상기 모드레지스터로부터 동일 논리 레벨의 입력신호들을 인가받더라도 이전의 메모리 동작에 따라 서로 다른 파워다운모드에서 서로 다른 논리 레벨의 상기 인에이블신호를 제공하기 위하여 래치를 구비하는 것을 특징으로 하는 반도체 메모리장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도1을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 클럭버 퍼(110A, 110B, 110C)와, 디바이더(120)와, 위상비교기(130)와, 딜레이제어부(140)와, 더미 딜레이라인(150)과, 레플리카 모델(160)과, 딜레이라인(170A,170B)와, 출력버퍼(190)와, 클럭버퍼(110A, 110B, 110C)를 제어하기 위한 클럭버퍼 제어부(200)를 구비한다. 지연고정회로는 다양한 회로를 구비할 수 있는데, 여기서는 디바이더(120)와, 위상비교기(130)와, 딜레이제어부(140)와, 더미 딜레이라인(150)과, 레플리카 모델(160)과, 딜레이라인(170A,170B)등의 회로가 지연고정회로의 회로를 이루게 된다. 또한, 딜레이라인(170A,170B)과 출력버퍼(190)의 사이에는 클럭신호 전송라인(180A,180B)가 배치된다.
복수의 클럭버퍼(110A, 110B, 110C)는 외부에서 입력되는 시스템 클럭(CLK)을 입력받아 복수의 내부 클럭(RCLK,RCLK,DCLK)을 각각 출력하는 장치이다. 클럭버퍼(110A,110B)는 각각 시스템 클럭(CLK)과 그 반전된 시스템 클럭(CLKB)의 입력을 위한 버퍼이다. 클럭버퍼(110C)는 시스템 클럭을 입력받기 위한 클럭버퍼이며, 지연고정회로의 지연고정동작을 위해 별도로 배치되는 버퍼이다.
디바이더(120)는 내부클럭(DCLK)을 소정값으로 분주한 기준클럭(RC)을 더미 딜레이라인(150)로 출력한다. 디바이더(120)는 내부클럭(DCLK)의 주파수를 1/N(N은 양수, 보통 8 내지 4의 값을 가진다.)로 분주하게 된다. 여기서 디바이더(120)가 내부클럭(DCLK)을 분주하여 출려하는 이유는 지연고정동작의 횟수를 최대한 줄이기 위해서이다. 지연고정회로의 지연고정동작은 디바이더(120)에서 출력된 분주된 기준클럭(RC)의 천이시점마다 이루어지게 된다. 따라서 분주된 클럭을 이용해서 지연고정동작을 수행하게 되면, 내부클럭(DCLK)을 사용하여 지연고정동작을 수행할 때 보다, 지연고정동작에 소모되는 전류가 줄어들게 되는 것이다.
위상비교기(130)는 디바이더(120)에서 출력되는 기준클럭(RC)와 피드백 클럭(FC)의 위상을 비교한다.
딜레이 제어부(140)는 위상비교기(130)에서 제공되는 기준클럭(RC)와 피드백 클럭(FC)의 위상을 비교결과에 응답하여 더미 딜레이라인(150)과 딜레이라인(170A,170B)에서 지연되는 값이 조절되도록 제어한다.
더미 딜레이라인(150)은 딜레이 제어부(140)의 제어에 대응하는 지연값만큼 디바이더의 출력인 기준클럭(RC)을 지연시켜 딜레이된 클럭(DC)을 레프리카 모델(160)로 출력한다.
레플리카 모델(160)은 시스템 클럭(CLK)이 입력되어 출력버퍼로 전달될 때까지의 지연값을 모델링하기 위한 것이다. 특히, 클럭버퍼(110A,110B)에 의한 지연시간과 전송라인(180A,180B)에 의해 시스템 클럭의 전달이 지연되는 정도를 모델링하게 된다. 레플리카 모델(160)은 모델링에 의해 정해진 지연값 만큼 더미 딜레이 라인(150)에서 출력되는 딜레이된 클럭(DC)을 지연시켜 피드백 클럭(FC)로 출력하게 된다. 레플리카 모델(160)에서 모델링하는 지연값은 그 정확성에 따라서 지연고정회로에서 지연고정된 클럭의 정확성이 결정되는 중요한 값이다. 따라서 레플리카 모델(160)은 모델링하는 회로와 똑같은 회로를 구비하거나, 모델링할 대상 회로를 일정 비율로 줄인 회로를 구비하게 된다.
딜레이 라인(170A,170B)는 각각 내부클럭(RCLK,FCLK)를 입력받아 딜레이제어부(140)의 제어에 대응하는 지연값만큼 지연시켜 출력한다. 여기서 출력된 신호는 전송라인(180A,180B)을 통해 출력버퍼(190)으로 출력된다.
위상비교기(130)는 입력되는 두 신호(RC,FC)의 위상을 비교하여 어느 신호가 위상이 앞선 신호인지를 딜레이 제어부(140)로 출력한다. 딜레이 제어부(140)는 위상비교기(130)에서 출력되는 신호에 응다하여 딜레이 라인(170A,170B)과 더미 딜레이 라인(150)의 지연값을 조정하게 된다. 구체적으로 딜레이 라인(170A,170B)과 더미 딜레이 라인(150)의 지연값을 증가시키던지 감소시키던지 하게 된다.
위상비교기(130)는 입력되는 두 신호(RC,FC)의 위상이 같게 되면, 딜레이 제어부(140)는 딜레이 라인(170A,170B)과 더미 딜레이 라인(150)의 지연값을 변화시키지 않고 고정되도록 한다.
출력버퍼(190)는 전송라인(180A,180B)에 의해 전달된 내부클럭(RCLK,FCLK)에 응답하여 메모리 코어영역으로 부터 전달된 데이터(DATA_BUS)를 외부로 출력하게 된다.
한편, 클럭버퍼 제어부(200)는 제어신호(SAPD,RASIDLE,CKEB,REFLAGB)를 입력받아 클럭버퍼(110A,110B,110C)를 활성화시키기 위한 인에이블 신호(CB_ENB)를 출력한다. 클럭버퍼(110A,110B,110C)는 인에이블 신호(CB_ENB)가 활성화되면 시스템 클럭(CLK,CLKB)을 입력받아 내부클럭(RCLK,FCLK,DCLK)을 출력하게 된다.
클럭버퍼(110A,110B,110C)에서 내부클럭(RCLK,FCLK,DCLK)을 출력하지 않으면, 지연고정동작을 진행되지 않는다. 따라서 클럭버퍼 제어부(200)은 메모리 장치가 동작하지 않을 때는 불필요한 전류소모를 막기 위해서 인에이블 신호(CB_ENB)를 비활성화시키고, 메모리 장치가 동작하는 동안만 인에이블 신호(CB_ENB)를 활성화 시켜 출력하게 된다.
보다 효과적으로 데이터를 입/출력시키기 위해, DDR 메모리 장치는 특정한 스펙으로 동작하도록 제조되는데, 그 단계별로 DDR,DDR2,DDR3으로 나누어진다.
도2a는 DDR2 스펙을 지원하는 반도체 메모리 장치의 동작모드 테이블이며, 도2b는 DDR3 스펙을 지원하는 반도체 메모리 장치의 동작모드 테이블이다.
여기서 제어신호(SAPD)는 슬로우 파워다운모드에서는 로직 하이레벨, 액티브 파워다운모드에서는 로직 로우레벨을 유지하는 신호이다. 클럭인에이블 신호(CKEB)는 메모리 장치가 동작중에는 시스템 클럭을 메모리 장치의 내부로 전달하고, 메모리 장치가 동작중이 아닐때에는 시스템 클럭을 메모리 장치의 내부로 전달을 막는 신호이다. 제어신호(REFLAGB)는 메모리 장치가 리프레쉬동작중일 때에는 로직 로우레벨로 인에이블되는 신호이다. 제어신호(RASIDLE)는 아이들(idle)모드에서 로직 하이레벨을 유지하고, 액티브모드(Active)에서 로직 로우레벨을 유지하는 신호이다.
먼저, DDR2 스펙을 지원하는 메모리 장치는 프리차지 파워다운 모드(Precharge power donw) 즉, DD2P 상황에서는 모드 레지스터 세트(MRS)에서 출력되는 신호인 제어신호(SAPD)의 로직 하이레벨 또는 로직 로우레벨에 상관없이 지연고정 동작의 업데이트가 되지 않는다. 즉, 인에이블 신호(CB_ENB)는 로직 하이레벨이 되어야 하는 것이다.
여기서 프리차지 파워다운 모드인 IDD2P는
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또한 IDD2P 동작모드는 2가지가 있는 데, 슬로우 프리차지 파워다운 모드(slow precharge power down)인 IDD2PS는 -------------------------------이고, 패스트 프리차지 파워다운 모드(fast precharge power down)인 IDD2PF는 ---------------------------------------이다.
한편, DDR3 스펙을 지원하는 메모리 장치는 IDD2P 상황에서는 제어신호(SAPD)가 하이레벨일 때는 슬로우 프리차지 파워다운 모드(slow precharge power down mode)로서 지연고정회로의 업데이트가 되지 않고, 제어신호(SAPD)라 로우레벨일 때는 패스트 프리차지 파워다운 모드(fast precharge power down mode)로서 지연고정회로의 업데이트가 된다. 지연고정 동작의 업데이트가 된다는 것은 계속 지연고정동작을 진행되는 것이가, 지연고정 동작의 업데이트가 되지 않는다는 것은 지연고정동작을 진행하지 않는것을 나타낸다. 즉, 업데이트가 된다는 것은 위상비교기가 계속해서 동작을 하여 지연고정되어야 할 클럭을 계속 추적한다는 것을 말하고, 업데이트가 되지 않는다는 것은 이전 지연고정된 상태를 유지하고 있고, 유지된 정보에 의한 클럭이 출력되는 것을 말한다. 파워다운 모드을 탈출한 직후에 업데이트가 되지 않는다면 이전 지연고정된 클럭이 바로 출력버퍼로 제공된다.
또한 DDR2 스펙을 지원하는 메모리 장치는 액티브 파워 다운모드인 IDD3P 상황일 때는 제어신호(SAPD)가 하이레벨(슬로우 프리차지 파워다운 모드인 경우) 또는 로우레벨(패스트 프리차지 파워다운 모드인 경우)에 따라 지연고정회로의 업데이트 여부를 결정하게 된다. 반면에 DRR3 스펙을 지원하는 메모리 장치에서는 제어신호(SAPD)가 하이레벨 또는 로우레벨에 상관없이, 즉 슬로우 프리차지 파워다운 모드 또는 패스트 프리차지 파워다운 모드에 상관없이 액티브 파워상황에서는 지연고정동작의 업데이트가 되어야 한다. 즉 인에이블 신호(CB_ENB)는 로직 로우레벨이 되어야 하는 것이다.
여기서 액티브 파워 다운모드인 IDD3P 상황은
---------------------------------------------------------- 이다.
또한, DDR2 스펙을 지원하는 메모리 장치와 DDR3 스펙을 지원하는 메모리 장치는 모두 셀프 리프레쉬 에뮬레이션 모드(Self Refresh emulation mode,SREM)를 지원해야 한다. 이 때 DDR3 스펙을 지원하는 메모리 장치는 제어신호(SAPD)가 로우레벨일 때 IDD2PF 동작모드와 셀프 리프레쉬 에뮬레이션 모드(SREM) 동작 진행후 액티브 파워다운 모드로 진입하는 제어신호의 조합이 같다. 하지만 인에이블 신호(CB_ENB)는 IDD2PF(fast) 상황일 때는 로우레벨을 유지하여 지연고정동작의 업데이트가 일어나도록 해야 한다. 셀프 리프레쉬 에뮬레이션 모드(SREM) 동작 진행후 액티브 파워다운모드로 진입하는 상황일 때는 제어신호(CB_ENB)가 로직 하이레벨이 되어 지연고정동작의 업데이트가 일어나지 않도록 해야 한다. 지연고정동작의 업데이트가 일어나지 않아야 지연고정회로에 의한 전류소모를 줄일 수 있는 것이다.
도3는 도1에 도시된 클럭버퍼 제어부의 제1 실시예에 따른 회로도이다.
도3에 도시된 도2a에 동작모드에 대한 테이블대로 동작시키기 위한 클럭버퍼 제어부의 내부 회로도이다.
도3을 참조하여 살펴보면, 제어신호(SAPD,REFLAGB)와 클럭인에이블 신호(CKEB)를 입력받는 낸드게이트(ND1)와, 제어신호(REFLAGB,RASIDLE)와 클럭인에이 블 신호(CKEB)를 입력받는 낸드게이트(ND2)와 낸드게이트(ND1,ND2)의 출력을 입력받아 인에이블 신호(CB_ENB)를 출력하기 위한 낸드게이트(ND3)를 구비한다.
또한, 도4a와 도4b는 도3의 클럭버퍼 제어부의 동작을 나타내는 파형도이다.
도4a에는 제어신호(SAPD)가 하이레벨인 경우, 클럭인에이블신호(CKEB)와 제어신호(RASIDLE,REFLAGB)의 상태에 따라 클럭버퍼 제어부(200)에서 출력되는 인에이블 신호(CB_ENB)의 인에이블 여부에 대한 파형이 도시되어 있다.
또한, 도4b에는 제어신호(SAPD)가 로우레벨인 경우, 클럭인에이블신호(CKEB)와 제어신호(RASIDLE,REFLAGB)의 상태에 따라 클럭버퍼 제어부(200)에서 출력되는 인에이블 신호(CB_ENB)의 인에이블 여부에 대한 파형이 도시되어 있다.
도5는 도1에 도시된 클럭버퍼 제어부의 제2 실시예에 따른 회로도이다.
도5에 도시된 바와 같이, 제2 실시예에 따른 클럭버퍼 제어부(200)는 클럭버퍼(110A,110B,110C)의 온/오프를 제어하기 위한 인에이블 신호(CB_ENB)를 출력하되, 동일한 논리 레벨의 제어신호(CKEB, REFLAGB)들에 대응하여, 이전 동작의 상태에 따라 인에이블 신호(CB_ENB)의 서로 다른 논리레벨을 얻기 위하여 래치(221)를 구비한다.
클럭버퍼 제어부(200)는 클럭인에이블 신호(CKE)를 입력받아 내부 인에이블 신호를 제공하기 위한 제1 로직회로부(210)와, 클럭인에이블 신호(CKE)와 리프레쉬 구간동안 활성화상태를 유지하는 리프레쉬 제어신호(REFLAGB)를 입력받아, 구비된 래치(221)를 이용하여 동작모드의 대응하는 레벨을 가지는 동작모드 선택신호(Q)를 출력하기 위한 제2 로직회로부(220)와, 인에이블 신호에 활성화상태에 응답하여 동 작모드 선택신호(Q)를 인에이블 신호(CB_ENB)로 출력하기 위한 제3 로직회로부(230)를 구비한다.
제1 로직회로부(210)는 클럭인에이블 신호(CKEB)와 아이들 모드(IDLE)에서 활성화되는 아이들모드 제어신호(RASIDLE)와 셀프 리프레쉬 에뮬레이션 모드(SREM)에 활성화되는 셀프 제어신호(SAPD)의 로직 논리곱을 수행하기 위한 제1 논리곱부를 구비한다. 제1 논리곱부는 클럭인에이블 신호(CKEB)와 아이들모드 제어신호(RASIDLE)와 셀프 제어신호(SAPD)를 입력받는 낸드 게이트(NA4)를 구비한다.
제2 로직회로부(220)는 클럭인에이블 신호(CLEB)와 리프레쉬 제어신호(REFLAGB)의 로직 논리곱을 수행하기 위한 제2 논리곱부(221)와, 클럭인에이블 신호(CKEB)와 반전된 리프레쉬 제어신호(REFLAGB)의 로직 논리곱을 수행하기 위한 제3 논리곱부(221)와, 반전된 클럭인에이블 신호(CKEB)와 리프레쉬 제어신호(REFLAGB)의 로직 논리곱을 수행하기 위한 제4 논리곱부(223)와, 제2 논리곱부(221)의 출력과 제3 논리곱부(223)의 출력을 각각 일측으로 입력받으며, 각각의 출력이 서로의 타측 입력으로 입력되어 래치(LA)를 이루는 제5 및 제6 논리곱부(224,225)와, 제2 논리곱부(221)의 출력과 제4 논리곱부(224)의 출력의 로직 논리곱 수행을 위한 제7 논리곱부(226)를 구비한다.
제2 논리곱부(221)는 리프레쉬 제어신호(REFLAGB)와 클럭인에이블 신호(CKEB)를 입력받는 낸드게이트(ND5)와, 낸드게이트(ND2)의 출력을 반전하여 제7 논리곱부(226)로 출력하기 위한 인버터(I1)를 구비한다.
제3 논리곱부(222)는 리프레쉬 제어신호(REFLAGB)를 반전하여 전달하기 위한 인버터(I2)와, 클럭인에이블 신호(CKEB)와 인버터(I2)의 출력을 입력받는 낸드게이트(ND6)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제4 논리곱부(223)는 클럭인에이블 신호(CKEB)를 반전하여 전달하기 위한 인버터(I3)와, 리프레쉬 제어신호(REFLAGB)와 인버터(I3)의 출력을 입력받는 낸드게이트(ND7)를 구비한다.
제5 논리곱부(224)는 제6 논리곱부(225)의 출력과 낸드게이트(ND6)의 출력을 입력받는 낸드게이트(ND8)를 구비한다.
제6 논리곱부(225)는 제5 논리곱부(224)의 출력과 낸드게이트(ND7)의 출력을 입력받는 낸드게이트(ND9)를 구비한다.
제7 논리곱부(226)는 인버터(I1)의 출력과 낸드게이트(ND4)의 출력을 입력받아 동작모드 선택신호(Q)를 출력하는 낸드게이트(ND4)를 구비한다.
제3 로직회로부(230)는 제1 로직회로부(210)의 출력신호와 제2 로직회로부(220)의 출력신호의 로직 논리곱을 수행하기 위한 제8 논리곱부를 구비한다. 제8 논리곱부는 제1 로직회로부(210)의 출력신호와 제2 로직회로부(220)의 출력신호를 입력받아 인에이블 신호(CB_ENB)를 출력하는 낸드 게이트(ND11)를 구비한다.
본 실시예에 따른 반도체 메모리 장치는 전술한 바와 같은 클럭버퍼 제어부를 구비하여, DDR3 스펙을 지원하기 위해 슬로우 프리차지 파워다운모드(IDD2PS)모드, 패스트 프리차지 파워다운모드(IDD2PF), 셀프 리프레쉬 에뮬레이션 모드(SREM), 액티브 파워다운 모드(IDD3P)를 지원하게 된다. 즉, 클럭버퍼 제어 부(200)이 이 4가지 동작모드에서 각각의 동작모드에 따라 클럭버퍼를 적절하게 제어하는 것이다.
도6a와 도6b는 도3의 클럭버퍼 제어부의 동작을 나타내는 파형도이다. 도7은 도1의 반도체 장치의 셀프 리프레쉬 에뮬레이션 모드(SREM)를 나타내는 파형도이다.
이하에서는 도5, 도6a,도6b 및 도7을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작에 대하여 살펴본다.
첫번째로, 슬로우 프리차지 파워다운 모드인 IDD2PS 인 경우 모드레지스터 세트에 저장된 코드에 의한 제어신호(SAPD) 신호는 하이레벨로 셋팅되고, 클럭인에이블 신호(CKE)는 로우레벨이고, 제어신호(RASIDLE) 신호는 프리차지 파워다운모드이므로 하이레벨, 제어신호(REFLAGB)는 리프레쉬 동작인 진행중이 아니므로 하이레벨이다. 이 신호들 조합으로서 클럭버퍼 제어부(200)의 출력신호인 인에이블 신호(CB_ENB)는 하이레벨로 디스에이블된 상태로 출력된다. 따라서 클럭버퍼(110A,110B.110C)에서 내부클럭이 출력되지 않아서 지연고정회로의 지연고정동작은 수행되지 않는다.
한편, 패스트 프리차지 파워다운 모드인 IDD2PF 인 경우는 제어신호(SAPD)신호가 로우레벨로 셋팅되고 나머지 신호는 동일할 하기 때문에, 클럭버퍼 제어부(200)의 출력신호인 인에이블 신호(CB_ENB)는 로우레벨로 인에이블된 상태로 출력된다. 따라서 클럭버퍼(110A,110B.110C)에서 내부클럭이 출력되어서 지연고정회로의 지연고정동작이 수행된다.
두번째로, 액티브 파워다운 모드인 IDDP3P인 경우에는 제어신호(RASIDLE)는 액티브사황에서는 로우레벨을 유지하고, 제어신호(REFLAGB)는 하이레벨을 유지하고, 제어신호(SAPD) 신호는 하이레벨 또는 로우레벨에 상관없이 인에이블 신호(CB_ENB)는 로우레벨이 되어 지연고정루프의 지연고정동작은 수행된다.
세번째로, 셀프 리프레쉬 에뮬레이션 모드인 경우에 대해 살펴보자. 먼저 셀프 리프레쉬 에뮬레이션 모드에 대해 설명한다. 이 모드는 도7에 잘 도시되어 있다. 이 모드는 DDR2 스펙이나 DDR3 스펙을 구현하기 위해 것이다. 이 모든 사용자들(USER)이 셀프 리프레쉬 동작모드를 사용하는 것 대신에 메모리 장치에 대한 억세스가 불필요한 경우에 파워다운 모드로 메모리 장치를 동작모드를 변화시킨 다음, 리프레쉬가 필요한 시점에서만 클럭인에이블 신호(CKE)를 하이레벨로 활성화시키고, 오토리프레쉬 명령을 이용한 리프레쉬를 수행하도록 하는 동작 모드를 말한다. 이 경우 외부의 칩셋등 메모리 장치로 명령어를 제공하는 장치에서 tREFi(7.8us)마다 오토 리프레쉬 명령을 인가할 수 있어, 외부 장치의 리프레쉬 제어 동작이 간편해지는 장점이 있다.
또한 로우 파워 모드로 부터의 리커버리(recovery) 타임, 즉 리드명령어를 인가하고 다음 리드명령어를 인가할 수 있는 타이밍을 약 6tck정도의 최소한으로 줄일 수 있다. 참고로 셀프 리프레쉬를 사용하게 되면 셀프리프레쉬 모드를 탈출한 후 약 200tck 정도의 리커버리 타임이 필요하다.
이러한 장점을 지닌 셀프 리프레쉬 에뮬레이션 모드는 로 파워 다운모드(low power down mode)에 머물수 있는 타이밍 제약이 별로 없다.. 즉 파워다운모드에 머 무르는 최소한의 시간이 매우 작게 된다. 따라서 셀프 리프레쉬 에뮬레이션 모드로 일정한 시간이 지난 후에 그 모드를 탈출 한 후에 곧바로 리드 명령을 수행하였을 때에는 지연고정회로의 지연고정된 정보가 이전값과 달르게 된다. 이는 지연고정된 값을 찾을 시간이 충분하지 않기 때문이다. 그로 인해 tAC 스펙에 벗어난 상태로 메모리 장치가 동작할 수 있다. 이 문제를 해결하기 위해 셀프 리프레쉬 에뮬레이션 모드로 동작로 할 때에는 메모리 장치의 내부에 지연고정된 정보를 주기적으로 업데이트할 필요가 있다.
이 때의 동작을 살펴보면, 클럭인에이블신호를 하이레벨에서 로우레벨로 파워 다운모드로 진입시킨다. 이 때 오토 리프레쉬 명령을 인가하면, 제어신호(RASIDLE)는 내부적으로 오토리프레쉬가 끝날 때까지 로우레벨로 있게 되고, 제어신호(REFLAGB)도 로우레벨이 되면서 인에이블 신호(CB_ENB)는 로우레벨이 되어 지연고정회로의 지여고정동작은 수행된다. 즉, tREFi(7.8us)마다 지연고정회로의 업데이트 동작을 하게 된다. 이 때 지연고정회로의 지연고정정보 업데이터 시간은 메모리 장치의 내부 오토 리프레쉬 시간보다 길게 하는 것이 필요하므로 제어신호(REFLAGB)는 지연고정회로가 충분히 지연고정동작을 수행하고 업데이트 할 시간을 벌어줄 수 있도록 한다. 즉, 도7에 도시된 바와 같이, △T 만큼 제어신호(REFLAGB)는 제어신호(RASIDLE) 보다 더 오랫동안 로우레벨인 상태로 있게 된다.
이 때 DDR3 스펙의 동작모드를 살펴보면(도2 참조), IDD2PF와 SREM 동작시의 파워다운모드 신호가 동일하게 된다. 즉, 제어신호(SAPD)는 로우레벨, 제어신호(REFLAGB)는 하이레벨, 클럭인에이블 신호(CKE)는 로우레벨로이고, 제어신 호(RASIDLE)는 하이레벨로서 동일하다. 하지만, 인에이블신호(CB_ENB)는 IDD2PF인 경우 에는 로우레벨이 되어서 지연고정회로의 지연고정동작은 진행되어야 하며, 셀프리프레쉬 에뮬레이션 모드에서는 인에이블신호(CB_ENB)는 하이레벨이 되어서 지연고정회로의 지연고정동작은 진행되지 않아야 한다.
이러한 문제를 해결하기 위해서 도5의 낸드게이트로 구성된 래치(LA)회로가 삽입되었다. IDD2PF인 경우에는 래치(LA)의 출력값이 로우레벨인 상태에서 동작모드 선택신호(Q)의 레벨은 하이레벨이 되어 인에이블 신호(CB_ENB)이 로우레벨이 된다. 따라서 지연고정회로의 지연고정동작은 진행된다.
반면에, 셀프 리프레쉬 에뮬레이션 모드에는 제어신호(REFLAGB) 신호가 로우레벨이 되므로 래치의 출력신호는 이전값인 하이레벨을 기억하고 있어, 동작모드 선택신호(Q)는 로우레벨이 되고, 그로 인해 인에이블 신호(CN_ENB)를 하이레벨로 출력시킨다. 따라서 지연고정회로의 지연고정동작은 진행이 되지 않는다. 그러므로 지연고정회로에 의한 소모되는 전류를 줄일 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 슬로우 프리차지 파워 다운 모드(IDD2PS)와 패스트 프리차 지 파워다운 모드(IDD2PF)와, 액티브 파워다운 모드(IDD3P)에 따른 지연고정회로의 지연고정동작을 수행하도록 적절히 제어할 수 있게 되었다. 또한 패스트 프리차지 파워다운모드와 셀프 리프레쉬 에뮬레이션 모드에서의 파워다운 모드 진행시의 제어신호가 동일한 경우라도 각각의 상황에 맞게 지연고정회로의 지연고정동작을 적적하게 제어할 수 있게 되었다. 즉, 전자는 지연공정동작을 수행하고 후자는 지연고 동작을 하지 않게 제어할 수 있게 된 것이다.
따라서 본 발명에 의해 고속으로 동작하는 반도체 메모리 장치가 각 동작모드에 적합하도록 지연고정동작을 선택적으로 수행할 수 있게 되었다. 그러므로 불필요한 전류는 절약하면서, 필요할 때에 지연고정동작을 수행하여 데이터의 입/출력을 신뢰성 있게 할 수 있게 되었다.

Claims (24)

  1. 외부로 부터 시스템 클럭을 입력받아 내부클럭으로 출력하는 클럭버퍼;
    데이터의 출력타이밍이 상기 시스템 클럭에 동기될 수 있도록, 상기 내부클럭의 지연을 제어하기 위한 지연고정회로부;
    상기 지연고정된 내부클럭에 동기시켜 데이터를 출력시키기 위한 데이터 출려버퍼; 및
    상기 클럭버퍼의 온/오프를 제어하기 위한 인에이블 신호를 출력하되, 동일한 논리 레벨의 제어신호들에 응답하여, 이전 동작의 상태에 따라 상기 인에이블 신호의 서로 다른 논리레벨을 얻기 위하여 래치를 포함하는 클럭버퍼 제어부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 클럭버퍼 제어부는
    클럭인에이블 신호를 입력받아 내부 인에이블 신호를 제공하기 위한 제1 로직회로부;
    상기 클럭인에이블 신호와 리프레쉬 구간동안 활성화상태를 유지하는 리프레쉬 제어신호를 입력받아, 구비된 상기 래치를 이용하여 동작모드의 대응하는 레벨을 가지는 동작모드 선택신호를 출력하기 위한 제2 로직회로부; 및
    상기 인에이블 신호에 활성화상태에 응답하여 상기 동작모드 선택신호를 상기 인에이블 신호로 출력하기 위한 제3 로직회로부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 로직회로부는
    상기 클럭인에이블 신호와 아이들 모드에서 활성화되는 아이들모드 제어신호와 셀프 리프레쉬 에뮬레이션 모드에 활성화되는 셀프 제어신호의 로직 논리곱을 수행하기 위한 제1 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 논리곱 수단은
    상기 클럭인에이블 신호와 상기 아이들모드 제어신호와 상기 셀프 제어신호를 입력받는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제2 로직회로부는
    상기 클럭인에이블 신호와 상기 리프레쉬 제어신호의 로직 논리곱을 수행하기 위한 제2 논리곱 수단
    상기 클럭인에이블 신호와 반전된 상기 리프레쉬 제어신호의 로직 논리곱을 수행하기 위한 제3 논리곱 수단;
    반전된 상기 클럭인에이블 신호와 상기 리프레쉬 제어신호의 로직 논리곱을 수행하기 위한 제4 논리곱 수단;
    상기 제2 논리곱 수단의 출력과 상기 제3 논리곱 수단의 출력을 각각 일측으로 입력받으며, 각각의 출력이 서로의 타측 입력으로 입력되어 상기 래치를 이루는 제5 및 제6 논리곱 수단; 및
    상기 제2 논리곱 수단의 출력과 상기 제4 논리곱 수단의 출력의 로직 논리곱 수행을 위한 제7 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제2 논리곱 수단은
    상기 리프레쉬 제어신호와 상기 클럭인에이블 신호를 입력받는 제1 낸드게이트; 및
    상기 제1 낸드게이트의 출력을 반전하여 상기 제7 논리곱 수단으로 출력하기 위한 제1 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제3 논리곱 수단은
    상기 리프레쉬 제어신호를 반전하여 전달하기 위한 제2 인버터;
    상기 클럭인에이블 신호와 상기 제1 인버터의 출력을 입력받는 제2 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제4 논리곱 수단은
    상기 클럭인에이블 신호를 반전하여 전달하기 위한 제3 인버터;
    상기 리프레쉬 제어신호와 상기 제2 인버터의 출력을 입력받는 제3 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제5 논리곱 수단은
    상기 제6 논리곱 수단의 출력과 상기 제2 낸드게이트의 출력을 입력받는 제4 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제6 논리곱 수단은
    상기 제5 논리곱 수단의 출력과 상기 제3 낸드게이트의 출력을 입력받는 제5 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제7 논리곱 수단은
    상기 제1 인버터의 출력과 상기 제4 낸드게이트의 출력을 입력받아 상기 동작모드 선택신호를 출력하는 제6 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 5 항에 있어서,
    상기 제3 로직회로부는
    상기 제1 로직회로부의 출력신호와 상기 제2 로직회로부의 출력신호의 로직 논리곱을 수행하기 위한 제8 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제8 논리곱 수단은
    상기 제1 로직회로부의 출력신호와 상기 제2 로직회로부의 출력신호를 입력받아 상기 인에이블 신호를 출력하는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 빠른 프리차지 파워다운 모드와 셀프 리프레쉬 에뮬레이션 모드를 갖는 반도체 메모리장치에 있어서,
    외부로 부터 시스템 클럭을 입력받아 내부클럭으로 출력하는 클럭버퍼;
    데이터의 출력타이밍이 상기 시스템 클럭에 동기될 수 있도록, 상기 내부클럭의 지연을 제어하기 위한 지연고정회로부; 및
    상기 빠른 프리차지 파워다운 모드와 상기 셀프 리프레쉬 에뮬레이션 모드에 의한 파워 다운 모드에서 각각 동일한 논리 레벨을 가지는 제어신호들을 인가받되, 상기 빠른 프리차지 파워다운 모드시에는 상기 클럭버퍼를 온시키고 상기 셀프 리프레쉬 에뮬레이션 모드의 파워 다운 모드시에는 상기 클럭버퍼를 오프시키는 인에이블신호를 생성하기 위하여 래치를 포함하는 클럭버퍼 제어부
    를 구비하는 반도체 메모리장치.
  15. 제 14 항에 있어서,
    상기 제어신호들은 커맨드디코더 및 모드레지스트로부터의 제공되는 것을 특징으로 하는 반도체 메모리장치.
  16. 제 14 항에 있어서,
    상기 클럭버퍼 제어부는
    클럭인에이블 신호를 입력받아 내부 인에이블 신호를 제공하기 위한 제1 로직회로부;
    상기 클럭인에이블 신호와 리프레쉬 구간동안 활성화상태를 유지하는 리프레쉬 제어신호를 입력받아, 구비된 상기 래치를 이용하여 동작모드의 대응하는 레벨을 가지는 동작모드 선택신호를 출력하기 위한 제2 로직회로부; 및
    상기 인에이블 신호에 활성화상태에 응답하여 상기 동작모드 선택신호를 상기 인에이블 신호로 출력하기 위한 제3 로직회로부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제1 로직회로부는
    상기 클럭인에이블 신호와 아이들 모드에서 활성화되는 아이들모드 제어신호와 셀프 리프레쉬 에뮬레이션 모드에 활성화되는 셀프 제어신호의 로직 논리곱을 수행하기 위한 제1 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제2 로직회로부는
    상기 클럭인에이블 신호와 상기 리프레쉬 제어신호의 로직 논리곱을 수행하기 위한 제2 논리곱 수단
    상기 클럭인에이블 신호와 반전된 상기 리프레쉬 제어신호의 로직 논리곱을 수행하기 위한 제3 논리곱 수단;
    반전된 상기 클럭인에이블 신호와 상기 리프레쉬 제어신호의 로직 논리곱을 수행하기 위한 제4 논리곱 수단;
    상기 제2 논리곱 수단의 출력과 상기 제3 논리곱 수단의 출력을 각각 일측으로 입력받으며, 각각의 출력이 서로의 타측 입력으로 입력되어 상기 래치를 이루는 제5 및 제6 논리곱 수단; 및
    상기 제2 논리곱 수단의 출력과 상기 제4 논리곱 수단의 출력의 로직 논리곱 수행을 위한 제7 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제3 로직회로부는
    상기 제1 로직회로부의 출력신호와 상기 제2 로직회로부의 출력신호의 로직 논리곱을 수행하기 위한 제8 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 커맨드 디코더 및 모드레지스터;
    클럭버퍼를 구비하는 지연고정회로; 및
    상기 클럭버퍼의 온/오프를 제어하여 상기 지연고정회로에서 출력되는 지연고정된 클럭신호의 업데이트 여부를 결정하기 위한 인에이블 신호를 출력하는 클럭버퍼 제어부를 구비하고,
    상기 클럭버퍼 제어부는 상기 커맨드디코더 및 상기 모드레지스터로부터 동일 논리 레벨의 입력신호들을 인가받더라도 이전의 메모리 동작에 따라 서로 다른 파워다운모드에서 서로 다른 논리 레벨의 상기 인에이블신호를 제공하기 위하여 래치를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  21. 제 20 항에 있어서,
    상기 클럭버퍼 제어부는
    클럭인에이블 신호를 입력받아 내부 인에이블 신호를 제공하기 위한 제1 로직회로부;
    상기 클럭인에이블 신호와 리프레쉬 구간동안 활성화상태를 유지하는 리프레쉬 제어신호를 입력받아, 구비된 상기 래치를 이용하여 동작모드의 대응하는 레벨을 가지는 동작모드 선택신호를 출력하기 위한 제2 로직회로부; 및
    상기 인에이블 신호에 활성화상태에 응답하여 상기 동작모드 선택신호를 상기 인에이블 신호로 출력하기 위한 제3 로직회로부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제1 로직회로부는
    상기 클럭인에이블 신호와 아이들 모드에서 활성화되는 아이들모드 제어신호와 셀프 리프레쉬 에뮬레이션 모드에 활성화되는 셀프 제어신호의 로직 논리곱을 수행하기 위한 제1 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 제2 로직회로부는
    상기 클럭인에이블 신호와 상기 리프레쉬 제어신호의 로직 논리곱을 수행하기 위한 제2 논리곱 수단
    상기 클럭인에이블 신호와 반전된 상기 리프레쉬 제어신호의 로직 논리곱을 수행하기 위한 제3 논리곱 수단;
    반전된 상기 클럭인에이블 신호와 상기 리프레쉬 제어신호의 로직 논리곱을 수행하기 위한 제4 논리곱 수단;
    상기 제2 논리곱 수단의 출력과 상기 제3 논리곱 수단의 출력을 각각 일측으로 입력받으며, 각각의 출력이 서로의 타측 입력으로 입력되어 상기 래치를 이루는 제5 및 제6 논리곱 수단; 및
    상기 제2 논리곱 수단의 출력과 상기 제4 논리곱 수단의 출력의 로직 논리곱 수행을 위한 제7 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제3 로직회로부는
    상기 제1 로직회로부의 출력신호와 상기 제2 로직회로부의 출력신호의 로직 논리곱을 수행하기 위한 제8 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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