CN1945733A - 半导体存储器件中的延迟锁定操作 - Google Patents

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Abstract

一种半导体存储器件具有可以在各种运行模式中恰当地控制延迟锁定回路的控制电路。该半导体存储器件包括时钟缓冲器，用于从外部接收系统时钟并作为内部时钟输出，延迟锁定回路单元，用于控制该内部时钟的延迟以使数据输出时间与系统时钟同步，数据输出缓冲器，用于将数据与延迟锁定内部时钟同步，由此输出该数据，以及时钟缓冲器控制单元，用于响应前运行状态而产生控制时钟缓冲器的开/关转换的启动信号。

Description

半导体存储器件中的延迟锁定操作
技术领域
本发明涉及一种半导体存储器件，具体地说涉及一种用于控制在半导体存储器件中的延迟锁定操作的电路。
背景技术
在包括多个半导体器件的系统中的半导体存储器件用于存储数据。当数据处理单元如中央处理单元CPU请求数据时该半导体存储器件输出存储在对应于由数据请求单元输入的地址的单元格中的数据，或者将数据请求单元提供的数据存储到该单元格中。
由于包括多个半导体器件的系统的工作速率业已增加，并且关于半导体集成电路的技术也已进步，因此需要半导体存储器件以更高的速率输出和/或存储数据。为了以更高的速率输入/输出数据，开发了接收系统时钟然后可以将数据与接收的系统时钟同步以输入/输出同步数据的同步存储器件。但是该同步存储器件无法满足所需要的输入/输出数据的速率。因此开发了一种双数据率(DDR)同步存储器件，其中分别在系统时钟的上升边缘和下降边缘输入或输出数据。
DDR同步存储器件必须在系统时钟的一个周期内处理两种数据，因为其分别在系统时钟的上升边缘和下降边缘输入/输出数据。换句话说，DDR同步存储器件必须分别在用于存储数据的系统时钟的上升边缘和下降边缘输入/输出数据。尤其是，为了避免在以运行范围不足的高速率工作时发生数据冲突，DDR同步存储器件输出数据的时间应当与该系统时钟的上升边缘和下降边缘精确同步。由此DDR同步存储器件的输出缓冲器可以将数据与系统时钟的上升边缘和下降边缘同步，并输出同步数据。
但是，在该系统中输入半导体存储器件的系统时钟在通过系统内部时钟输入缓冲器、时钟信号传输线等时发生的必要延迟后到达输出缓冲器。尽管数据的输出与延迟的系统时钟同步，用于接收半导体存储器件输出的数据的外部装置却因此在不同于系统时钟的上升边缘和下降边缘的时间接收该同步数据。
为了解决该问题，半导体存储器件包括用于锁定时钟信号延迟的电路，即延迟锁定回路。该延迟锁定回路用于补偿输入系统时钟被半导体存储器件的内部电路一直延迟到到达输出缓冲器的延迟值。延迟锁定回路检测因为通过时钟输入缓冲器和时钟信号传输线而引起的延迟时间，并有意将输入系统时钟延迟一个取决于所检测的延迟时间大小的恒定值，以便将有意延迟的系统时钟发送到输出缓冲器。其结果是，输入半导体存储器件的系统时钟在保持恒定的延迟值之后被传送到输出缓冲器，其中具有恒定延迟值的系统时钟称为延迟锁定时钟。输出缓冲器可以使数据与延迟锁定时钟同步，由此输出同步数据，外部装置因此确定数据是与系统时钟精确同步然后输出给该外部装置的。
延迟锁定时钟由延迟锁定回路比应当输出数据的时间点提前一个周期地发送，使得数据与发送的延迟锁定时钟同步，因此从应当输出数据的时间点开始输出同步数据。因此早在同步时钟被半导体存储器件的内部电路延迟时就开始从数据缓冲器输出数据了。由此在外部装置中假定数据是与系统时钟的上升边缘和下降边缘精确同步。结果是延迟锁定回路必须找到多快就得从输出缓冲器输出数据，以补偿发生在半导体存储器件中的系统时钟的延迟值。
包含在DDR同步存储器件中的延迟锁定回路在完成延迟锁定操作之前应当一直保持工作，因为该延迟锁定回路要将系统时钟的瞬时时间与发生在DDR同步存储器件的内部电路中的延迟值相比较。其结果是延迟锁定回路与其它电路相比消耗了更多的电流。
为了减小电流消耗，DDR同步存储器件控制延迟锁定回路，使得延迟锁定回路在DDR同步存储器件实质上没有运行时、例如在功率下降模式中不工作。
由于DDR同步存储器件的性能得以提高，因此需要各种运行模式。例如，功率下降模式分为预充电功率下降模式、主动功率下降模式等等。结果是DDR同步存储器件需要具有适用于各运行模式的控制电路，其中该控制电路恰当地控制各运行模式，以允许或不允许延迟锁定回路按照半导体存储器件的控制条件工作。
发明内容
本发明的目的是提供一种包括控制电路的半导体存储器件，该控制电路可以在各种运行模式中恰当地控制延迟锁定回路。
按照本发明的一个方面，提供了一种半导体存储器件，包括时钟缓冲器，用于接收外部系统时钟并作为内部时钟输出，延迟锁定回路单元，用于控制该内部时钟的延迟以使数据输出时间与系统时钟同步，数据输出缓冲器，用于将数据与延迟锁定内部时钟同步，由此输出该数据，以及时钟缓冲控制单元，用于响应前运行状态而产生控制时钟缓冲器的开/关转换的启动信号。
根据本发明的另一方面，提供了一种具有快速预充电功率下降模式和自更新仿真模式的半导体存储器件，包括时钟缓冲器，用于从外部接收系统时钟并作为内部时钟输出，延迟锁定回路，用于控制该内部时钟的延迟以使数据输出时间与系统时钟同步，以及时钟缓冲器控制单元，包括接收在功率下降模式中由快速预充电功率下降模式和自更新仿真模式给出的相同逻辑电平的控制信号以产生启动信号的锁存器，该启动信号用于在快速预充电功率下降模式中打开时钟缓冲器和在自更新仿真模式中关闭时钟缓冲器。
根据本发明的另一方面，提供了一种半导体存储器件，包括时钟缓冲器，用于从外部接收系统时钟并作为内部时钟输出，延迟锁定回路，用于控制该内部时钟的延迟以使数据输出时间与系统时钟同步，以及时钟缓冲器控制单元，用于按照多个运行模式控制时钟缓冲器的开/关转换。
按照本发明的另一方面，提供了一种半导体存储器件，包括时钟缓冲器，用于从外部接收系统时钟并作为内部时钟输出，延迟锁定回路单元，用于控制该内部时钟的延迟以使数据输出时间与系统时钟同步，以及时钟缓冲控制单元，用于按照多个运行模式控制时钟缓冲器的开/关转换。
附图说明
下面参照结合附图给出的优选实施例的描述，本发明的上述和其它目的和特征将会更容易理解，附图中：
图1是按照本发明优选实施例的半导体存储器件的结构框图；
图2A和图2B分别是在支持DDR2规范和DDR3规范的半导体存储器件中的运行模式表；
图3是图1所示的时钟缓冲控制器的第一优选实施例的示意电路图；
图4A和图4B是示出图3所示时钟缓冲控制器200的运行的波形图；
图5是图1所示的时钟缓冲控制器的第二优选实施例的示意电路图；
图6A和图6B是示出图3所示时钟缓冲控制器的运行的波形图；
图7是示出图1所示半导体存储器件中的自更新仿真模式SREM的波形图。
具体实施方式
图1是按照本发明优选实施例的半导体存储器件的结构框图。
半导体存储器件包括多个时钟缓冲器110A、110B和110C、分频器120、相位比较器130、延迟控制单元140、等效(dummy)延迟线150、复制模型(replicamodel)160、延迟线170A和170B、输出缓冲器190、和用于控制时钟缓冲器110A、110B、110C的时钟缓冲控制器200。延迟锁定回路可以具有多个电路，其中一个例子包括分频器120、相位比较器130、延迟控制单元140、等效延迟线150、复制模型160、延迟线170A和170B。此外，时钟信号传输线180A和180B分别位于延迟线170A、170B和输出缓冲器190之间。
多个时钟缓冲器110A、110B和110C用于接收从外部装置输入的系统时钟CLK，以分别输出多个内部时钟RCLK、FCLK和DCLK。时钟缓冲器110A和110B分别用于输入系统时钟CLK和反转的系统时钟CLKB。时钟缓冲器110C是一个单独用于输入系统时钟CLK的时钟缓冲器，并加入延迟锁定回路的延迟锁定操作。
分频器120向等效延迟线150输出参考时钟RC，其中内部时钟DCLK被除以特定值。分频器120将内部时钟DCLK的频率除以N，N是个正整数，通常为4到8。用分频器120对内部时钟DCLK分频的原因是为了尽可能将延迟锁定操作的数量降至最低。延迟锁定回路的延迟锁定操作每次是在从分频器120输出参考时钟RC的瞬时进行的。因此在利用该分频后的时钟执行延迟锁定操作时的电流消耗量小于使用内部时钟DCLK时的消耗量。
相位比较器130将来自分频器120的参考时钟RC与后面要描述的反馈时钟FC进行比较，并将比较结果提供给延迟控制单元140。
延迟控制单元140控制参考时钟RC和反馈时钟FC的相位，使得根据由相位比较器130提供的比较结果来调整等效延迟线150和延迟线170A、170B中的延迟值。
等效延迟线150将分频器120的输出(参考时钟RC)延迟按照延迟控制单元140控制的延迟值，并将延迟后的时钟DC输出给复制模型160。
复制模型160用于在从外部装置向输出缓冲器190传送系统时钟CLK的过程中对延迟值建模(modeling)。尤其是，其对由时钟缓冲器110A、110B提供的延迟值和由传输线180A和180B提供的系统时钟CLK的延迟值建模。复制模型160还可以使延迟后的时钟DC被延迟一个由建模操作确定的特定延迟值，然后作为反馈时钟FC输出。由复制模型160建模的延迟值是一个关键值，其精确度确定了延迟锁定回路中的延迟锁定时钟的精确度。因此，复制模型160可以完全配备与模型电路或模型电路的比例电路(scaled circuit)相同的电路。
延迟线170A和170B接收内部时钟RCLK和FCLK，然后将其延迟按照延迟控制单元140控制的延迟值，并分别通过传输线180A、180B将其输出给输出缓冲器190。
相位比较器130如上所述比较两个信号RC和FC的相位，并将这两个信号RC和FC的相位超前信号输出给延迟控制单元140。延迟控制单元140根据从相位比较器130输出的信号调整延迟线170A、170B和等效延迟线150中的延迟值。该延迟控制单元140基于从相位比较器130输出的相位超前信号使延迟线170A、170B和等效延迟线150中的延迟值增加或减少。
如果比较器130确定两个信号RC和FC的相位彼此相等，则延迟控制单元140不改变延迟线170A、170B和等效延迟线150中的延迟值而是将其固定。
输出缓冲器190响应通过传输线180A和180B传送的内部时钟RCLK和FCLK，将从存储核心区接收的数据DATA_BUS输出到外部装置。
时钟缓冲控制器200接收控制信号：自控制信号SAPD、空闲模式RAS空闲信号RASIDLE、时钟启动信号CKEB和更新控制信号REFLAGB，以输出用于启动时钟缓冲器110A、110B和110C的启动信号CB_ENB。当激活启动信号CB_ENB时，时钟缓冲器110A、110B和110C接收系统时钟CLK和DCLK，以输出内部时钟RCLK、FCLK和DCLK。
如果时钟缓冲器110A、110B和110C不输出内部时钟RCLK、FCLK和DCLK，则可以不在其中进行延迟锁定操作。因此如果半导体存储器件没有运行则时钟缓冲控制器200抑制启动信号CB_ENB，以防止必要的电流消耗，并只在半导体器件运行时才激活并输出启动信号CB_ENB。
为了更有效地输入/输出数据，DDR同步存储器件被制造为以特定的规范运行，其由各阶段的DDR、DDR2和DDR3规范组成。
图2A是在支持DDR2规范的半导体存储器件中的运行模式表；图2B是在支持DDR3规范的半导体存储器件中的运行模式表。
在此，控制信号SAPD在缓慢功率下降模式中具有逻辑电平HIGH，在主动功率下降模式中具有逻辑电平LOW。时钟启动信号CKEB用于在半导体存储器件运行时将系统时钟传送到半导体存储器件中，并在半导体存储器件没有运行时防止将系统时钟传送到半导体存储器件中。当半导体存储器件更新时使控制信号REFLAGB具有逻辑电平LOW。RAS空闲信号RASIDLE在空闲模式中具有逻辑电平HIGH，在激活模式中具有逻辑电平LOW。
对于预充电功率下降模式，不管从模式寄存器组MRS输出的控制信号SAPD是逻辑电平HIGH还是LOW，支持DDR2规范的半导体存储器件在预充电功率下降模式中(即IDD2P中)不更新延迟锁定操作。也就是说，对于DDR2规范的半导体存储器件中的启动信号CB_ENB应当在IDD2P中具有逻辑电平HIGH。
同时预充电功率下降模式IDD2P分为两种模式：IDD2PS(缓慢预充电功率下降模式)和IDD2FP(快速预充电功率下降模式)。
支持DDR3的半导体存储器件如下运行：如果控制信号SAPD具有逻辑电平HIGH，则半导体存储器件在缓慢预充电功率下降模式中使得延迟锁定回路不被更新；否则如果控制信号SAPD具有逻辑电平LOW，则半导体存储器件在快速预充电功率下降模式中使得延迟锁定回路被更新。延迟锁定操作的更新导致延迟锁定操作的连续执行，而延迟锁定操作的不更新表明延迟锁定操作的停止。也就是说，延迟锁定操作的更新意味着相位比较器连续进行操作使得被延迟锁定的系统时钟得以被跟踪，而延迟锁定操作的不更新意味着半导体存储器件保持先前的延迟锁定状态，并输出具有先前延迟锁定状态的系统时钟。
如果延迟锁定操作的更新没有在得到功率下降模式之后立即进行，则将前延迟锁定时钟直接提供给输出缓冲器。
对于主动功率下降模式IDD3P，支持DDR2规范的半导体存储器件根据控制信号SAPD的逻辑电平确定延迟锁定回路的更新。详细地说，如果控制信号SAPD具有逻辑电平HIGH(即在缓慢功率下降模式中)则更新延迟锁定回路；否则如果控制信号SAPD具有逻辑电平LOW(即在主动功率下降模式中)则不更新延迟锁定回路。另一方面，支持DDR3的半导体存储器件应当在激活模式中更新延迟锁定回路，而不管控制信号SAPD是具有逻辑电平HIGH(即在缓慢功率下降模式中)还是LOW(即在主动功率下降模式中)的事实。也就是说，启动信号CB_ENB应当具有逻辑电平LOW。
此外，支持DDR2规范的半导体存储器件和支持DDR3规范的半导体存储器件都应当支持自更新仿真模式SREM。在支持DDR3规范的半导体存储器件中，当控制信号SAPD具有逻辑电平LOW时，IDD2PF中的控制信号和在自更新仿真模式SREM之后进入的主动功率下降模式中的控制信号的组合彼此相同。但是在IDD2PF(快速)条件下，启动信号CB_ENB具有逻辑电平LOW，由此使延迟锁定操作被更新。然而，在自更新仿真模式SREM处理之后的主动功率下降模式中，启动信号CB_ENB具有逻辑电平HIGH，由此防止延迟锁定回路被更新。防止延迟锁定回路被更新的结果是可以减少延迟锁向回路消耗的电流。
图3是图1所示的时钟缓冲控制器的第一优选实施例的示意电路图，该时钟缓冲控制器是按照图2A所示的运行模式表来运行的。
参照图3，时钟缓冲控制器200包括用于接收控制信号SAPD、REFLAGB和时钟启动信号CKEB的与非门ND1；用于接收控制信号REFLAGB、RASIDLE和时钟启动信号CKEB的与非门ND2；和用于接收与非门ND1和ND2的输出以输出启动信号CB_ENB的与非门ND3。
图4A和图4B是示出图3所示时钟缓冲控制器200的运行的波形图。
图4A示出表明在控制信号SAPD具有逻辑电平HIGH时从时钟缓冲控制器200输出的启动信号CB_ENB是否根据时钟启动信号CKEN和控制信号RASIDLE、REFLAGB的状态而被启动的波形图。
图4B示出表明在控制信号SAPD具有逻辑电平LOW时从时钟缓冲控制器200输出的启动信号CB_ENB是否根据时钟启动信号CKEN和控制信号RASIDLE、REFLAGB的状态而被启动的波形图。
图5是图1所示的时钟缓冲控制器的第二优选实施例的示意电路图。
如图5所示，按照本发明第二优选实施例的时钟缓冲控制器200包括锁存器221，用于输出控制时钟缓冲器110A、110B、110C的开/关转换的启动信号CB_ENB，其中如果控制信号CKEB和REFLAGB的逻辑电平相同则该锁存器按照前运行状态允许该启动信号具有不同的电平。
时钟缓冲控制器200还包括第一逻辑电路单元210、第二逻辑电路单元220和第三逻辑电路单元230，其中第一逻辑电路单元210接收时钟启动信号CKEN以产生内部启动信号，第二逻辑电路单元220接收时钟启动信号CKEN和用于在更新期间保持激活状态的更新控制信号REFLAGB，以通过其中的锁存器221产生具有对应于各运行模式的电平的运行模式选择信号Q；第三逻辑电路单元230响应该启动信号的启动状态而输出运行模式选择信号Q作为启动信号CB_ENB。
第一逻辑电路单元210具有第一逻辑乘积部件，用于执行时钟启动信号CKEB、在空闲信号IDLE中被激活的RAS空闲信号RASIDLE以及在自更新仿真模式SREM中激活的自控制信号SAPD的逻辑相乘。第一逻辑乘积部件包括与非门ND4，用于接收时钟启动信号CKEB、空闲模式控制信号RASIDLE和自控制信号SAPD。
第二逻辑电路单元220具有第二逻辑乘积部件221，用于将时钟启动信号CKEB和更新控制信号REFLAGB逻辑相乘；第三逻辑乘积部件222，用于将时钟启动信号CKEB和更新控制信号REFLAGB的反转信号逻辑相乘；第四逻辑乘积部件223，用于将时钟启动信号CKEB的反转信号和更新控制信号REFLAGB逻辑相乘；第五和第六逻辑乘积部件224和225，分别用于在一个输入端接收第三逻辑乘积部件222和第四逻辑乘积部件223的输出，并且其每个输出交叉连接到该另一相关部件的另一输入端以实现锁存器LA；以及第七逻辑乘积部件226，用于将第二逻辑乘积部件221和第五逻辑乘积部件224的输出逻辑相乘。
第二逻辑乘积部件221包括与非门ND5，用于接收更新控制信号REFLAGB和时钟启动信号CKEB；以及反相器I1，用于将与非门ND5的输出反转以输出给第七逻辑乘积部件226。
第三逻辑乘积部件222包括用于反转更新控制信号REFLAGB的反相器I2；和用于接收时钟启动信号CKEB和反相器I2的输出的与非门ND6。
第四逻辑乘积部件223包括用于反转时钟启动信号CKEB的反相器I3；和用于接收更新控制信号REFLAGB和反相器I3的输出的与非门ND7。
第五逻辑乘积部件224包括用于接收第六逻辑乘积部件225的输出和与非门ND6的输出的与非门ND8。
第六逻辑乘积部件225包括用于接收第五逻辑乘积部件224的输出和与非门ND7的输出的与非门ND9。
第七逻辑乘积部件226包括用于接收反相器I1的输出和与非门ND8的输出以输出运行模式选择信号Q的与非门ND10。
第三逻辑电路单元230具有第八逻辑乘积部件，用于将第一逻辑电路单元210的输出和第二逻辑电路单元220的输出逻辑相乘。第八逻辑乘积部件包括与非门ND11，用于接收第一逻辑电路单元210的输出和第二逻辑电路单元220的输出以输出启动信号CB_ENB。
按照第二优选实施例的半导体存储器件包括如上所述的时钟缓冲控制器200，以支持缓慢预充电功率下降模式IDD2PS、快速预充电功率下降模式IDD2PF、自更新仿真模式SREM和主动功率下降模式IDD3P，由此支持DDR3规范。也就是说时钟缓冲控制器200基于这4个运行模式充分控制时钟缓冲器。
图6A和图6B是示出图3所示时钟缓冲控制器的运行的波形图。图7是示出图1所示半导体存储器件中的自更新仿真模式SREM的波形图。
下面参照图5、图6A、6B、图7，描述按照本发明的半导体存储器件的操作。
首先，在缓慢预充电功率下降模式IDD2PS的情况下，通过存储在模式寄存器组MRS中的代码将控制信号SAPD设置为具有逻辑电平HIGH；时钟启动信号CKE具有逻辑电平LOW；控制信号RASIDLE信号具有逻辑电平HIGH。此外，控制信号REFLAGB具有逻辑电平HIGH，因为半导体存储器件没有在更新操作下。作为这些信号的组合，时钟缓冲控制器200的输出(启动信号CB_ENB)在禁止状态下以逻辑电平HIGH输出。由此内部时钟不从时钟缓冲器110A、110B、110C输出，因此不执行延迟锁定回路的延迟锁定操作。
同时，在快速预充电功率下降模式IDD2PF的情况下，将控制信号SAPD设置为逻辑电平LOW，其他信号具有与IDD2PS情况下相同的逻辑状态，使得启动信号CB_ENB在启动状态下以逻辑电平LOW输出。内部时钟因此从时钟缓冲器110A、110B、110C输出，由此执行延迟锁定回路。
第二，在主动功率下降模式IDD2P的情况下，RAS空闲信号RASIDLE具有逻辑电平LOW，控制信号REFLAGB具有逻辑电平HIGH，启动信号CB_ENB进入逻辑电平LOW而不管控制信号SAPD的逻辑电平如何，从而执行延迟锁定回路的延迟锁定操作。
第三，考虑自更新仿真模式。下面将描述自更新仿真模式。自更新仿真模式在图7中更清楚地示出。该模式用于实施DDR2规范或DDR3规范。自更新仿真模式是指这样一种运行模式，其中所有用户不使用该自更新仿真模式，而是当不需要存取半导体存储器件时将半导体存储器件的运行模式转换到功率下降模式，然后仅在需要更新操作的时刻才利用自动更新命令激活时钟启动信号CKEB以具有逻辑电平HIGH，从而执行更新操作。在这种情况下，其优点是自动更新命令可以应用于诸如外部芯片组的器件，用于每tREFi(7.8us)就向半导体存储器件提供命令，由此使得对外部装置中的更新操作的控制被简化。
此外，从低功率模式恢复的时间、即采用前导命令(lead command)的时间和采用下个前导命令的时间之间的时间间隔可以减小到大约6tck的量级。与此对照，在从自更新仿真模式中跳出之后使用自更新仿真模式需要大约200量级的恢复时间。
具有上述优点的自更新仿真模式对于停留在功率下降模式中的时间没有什么限制。换句话说，停留在功率下降模式中的最低时间很小。因此如果在自更新仿真模式中过去一定时间之后在离开自更新仿真模式时立即执行前导命令，则延迟锁定回路中的延迟锁定信息与先前的值不同。这是因为没有足够的时间来查找延迟锁定值。因此半导体存储器件可能在tAC规范之外运行。为了解决这一问题，在自更新仿真模式下运行时，半导体存储器件中的延迟锁定信息需要定期更新。
至于该情况下的操作，时钟启动信号从逻辑电平HIGH进入逻辑信号LOW的功率下降模式。此时如果给出自动更新命令，则RAS空闲信号RASIDLE一直保持逻辑电平LOW，直到自动更新操作结束为止，控制信号REFLAGB也变为逻辑电平LOW，然后启动信号CB_ENB变为逻辑电平LOW，由此执行延迟锁定回路的延迟锁定操作。也就是说，延迟锁定回路中的更新操作每tREFi(7.8us)进行一次。由于这样的更新操作与半导体存储器件中的内部自动更新相比需要更长的延迟锁定信息更新时间，因此控制信号REFLAGB使延迟锁定回路获得足以执行和更新延迟锁定操作的时间。换句话说，如图7所示，控制信号REFLAGB比RAS空闲信号RASIDLE停留在逻辑电平LOW的时间长ΔT。
至于DDR3规范下的运行模式(参见图2)，在IDD2PF中的功率下降模式信号的控制信号与SREM中的功率下降模式信号的控制信号相同。换句话说，控制信号SAPD具有逻辑电平LOW，控制信号REFLAGB具有逻辑电平HIGH，时钟启动信号CKEB具有逻辑电平LOW，RAS空闲信号RASIDLE具有逻辑电平HIGH。但是，启动信号CB_ENB在IDD2PF中具有逻辑电平LOW，使得延迟锁定回路的延迟锁定操作可以继续，但在自更新仿真模式中具有逻辑电平HIGH，使得延迟锁定回路的延迟锁定操作不能继续。
为了解决这一问题，提出如图5所示的锁存器LA。在IDD2PF中，锁存器LA的输出值具有逻辑电平LOW，运行模式选择信号Q变为逻辑电平HIGH，由此使延迟锁定回路变为逻辑电平LOW。因此延迟锁定回路的延迟锁定操作可以继续。
在自更新仿真模式下，控制信号REFLAGB具有逻辑电平LOW，锁存器LA的输出信号继续存储先前的值，即逻辑电平HIGH，使得运行模式选择信号Q变为逻辑电平LOW，由此输出具有逻辑电平HIGH的启动信号CB_ENB。因此延迟锁定回路的延迟锁定操作停止。结果是可以减小由延迟锁定回路消耗的电流。
根据本发明，可以根据缓慢预充电功率下降模式(IDD2PS)、快速预充电功率下降模式(IDD2PF)和主动功率下降模式(IDD3P)恰当地控制延迟锁定回路的延迟锁定操作。此外，即使在执行功率下降模式时由快速预充电功率下降模式和自更新仿真模式给出的控制信号是相同的，仍然可以根据相应的条件恰当地控制延迟锁定回路的延迟锁定操作。也就是说，可以在前一个条件下控制控制信号来执行延迟锁定操作，在后一个条件下控制控制信号不执行延迟锁定操作。
因此，按照本发明以高速率运行的半导体存储器件可以交替执行适应各运行模式的延迟锁定操作。结果是可以在需要时执行延迟锁定操作，以可靠输入/输出数据同时减小不必要的电流消耗。
本发明包含与2005年9月28日向韩国专利局提交的韩国专利申请KR2005-0090864和2006年5月31日向韩国专利局提交的KR2006-0049114相关的主题，其全部内容通过引用合并于此。
虽然参照特定的实施例描述了本发明，本领域的技术人员很容易在不脱离所附权利要求限定的本发明的精神和范围的情况下作出各种变化和修订。

Claims (29)

1.一种半导体存储器件，包括：
时钟缓冲器，用于接收外部系统时钟并作为内部时钟输出；
延迟锁定回路单元，用于控制该内部时钟的延迟以使数据输出时间与系统时钟同步；
数据输出缓冲器，用于将数据与延迟锁定内部时钟同步，由此输出该数据；以及
时钟缓冲控制单元，用于响应前运行状态而产生控制时钟缓冲器的开/关转换的启动信号。
2.根据权利要求1所述的半导体存储器件，其中，所述时钟缓冲控制器包括锁存器，该锁存器按照前运行状态响应于逻辑电平相同的控制信号允许所述启动信号具有不同的电平。
3.根据权利要求1所述的半导体存储器件，其中，所述时钟缓冲控制器，以还包括：
第一逻辑电路单元，用于接收时钟启动信号以产生内部启动信号；
第二逻辑电路单元，用于接收时钟启动信号和更新控制信号，以通过使用锁存器输出对应于一种运行模式的电平的运行模式选择信号，该更新控制信号在更新时间间隔期间处于激活状态；
第三逻辑电路单元，用于响应该启动信号的激活状态而输出运行模式选择信号作为启动信号。
4.根据权利要求3所述的半导体存储器件，其中，所述第一逻辑电路单元具有第一逻辑乘积部件，用于将时钟启动信号、在空闲模式中被激活的空闲模式控制信号以及在自更新仿真模式中激活的自控制信号逻辑相乘。
5.根据权利要求4所述的半导体存储器件，其中，所述第一逻辑乘积部件包括与非门，用于接收时钟启动信号、空闲模式控制信号和自控制信号。
6.根据权利要求4所述的半导体存储器件，其中，所述第二逻辑电路单元包括：
第二逻辑乘积部件，用于将时钟启动信号和更新控制信号逻辑相乘；
第三逻辑乘积部件，用于将时钟启动信号和更新控制信号的反转信号逻辑相乘；
第四逻辑乘积部件，用于将时钟启动信号的反转信号和更新控制信号逻辑相乘；
第五和第六逻辑乘积部件，分别用于在第五和第六逻辑乘积部件的第一输入端接收第三逻辑乘积部件和第四逻辑乘积部件的输出，并且在第五和第六逻辑乘积部件对应一个的第二输入端接收第五和第六逻辑乘积部件的每一个的输出，用以在输出端实现锁存器；以及
第七逻辑乘积部件，用于将第二逻辑乘积部件和第五逻辑乘积部件的输出逻辑相乘。
7.根据权利要求6所述的半导体存储器件，其中，所述第二逻辑乘积部件包括：
第一与非门，用于接收更新控制信号和时钟启动信号；以及
第一反相器，用于将第一与非门的输出反转以输出给第七逻辑乘积部件。
8.根据权利要求7所述的半导体存储器件，其中，所述第三逻辑乘积部件包括：
用于反转更新控制信号的第二反相器；和
用于接收时钟启动信号和第一反相器的输出的第二与非门。
9.根据权利要求8所述的半导体存储器件，其中，所述第四逻辑乘积部件包括：
用于反转时钟启动信号的第三反相器；和
用于接收更新控制信号和第三反相器的输出的第三与非门。
10.根据权利要求9所述的半导体存储器件，其中，所述第五逻辑乘积部件包括接收第六逻辑乘积部件的输出和第二与非门的输出的第四与非门。
11.根据权利要求10所述的半导体存储器件，其中，所述第六逻辑乘积部件包括接收第五逻辑乘积部件的输出和第三与非门的输出的第五与非门。
12.根据权利要求11所述的半导体存储器件，其中，所述第七逻辑乘积部件包括接收第一反相器的输出和第六与非门的输出以产生运行模式选择信号的第六与非门。
13.根据权利要求6所述的半导体存储器件，其中，所述第三逻辑电路单元具有第八逻辑乘积部件，用于将第一逻辑电路单元的输出和第二逻辑电路单元的输出逻辑相乘。
14.根据权利要求13所述的半导体存储器件，其中，所述第八逻辑乘积部件包括与非门，用于接收第一逻辑电路单元的输出和第二逻辑电路单元的输出以输出启动信号。
15.一种半导体存储器件，包括：
时钟缓冲器，用于从外部接收系统时钟并作为内部时钟输出；
延迟锁定回路单元，用于控制该内部时钟的延迟以使数据输出时间与系统时钟同步；以及
时钟缓冲器控制单元，包括接收在功率下降模式中由快速预充电功率下降模式和自更新仿真模式给出的相同逻辑电平的控制信号以产生启动信号的锁存器，该启动信号用于在快速预充电功率下降模式中打开时钟缓冲器和在自更新仿真模式中关闭时钟缓冲器。
16.根据权利要求15所述的半导体存储器件，其中，所述控制信号是由命令解码器和模式寄存器提供的。
17.根据权利要求15所述的半导体存储器件，其中，所述时钟缓冲器控制器还包括：
第一逻辑电路单元，用于接收时钟启动信号以产生内部启动信号；
第二逻辑电路单元，用于接收时钟启动信号和更新控制信号，以通过使用锁存器输出对应于一种运行模式的电平的运行模式选择信号，该更新控制信号在更新时间间隔期间处于激活状态；
第三逻辑电路单元，用于响应该启动信号的激活状态而输出运行模式选择信号作为启动信号。
18.根据权利要求17所述的半导体存储器件，其中，所述第一逻辑电路单元具有第一逻辑乘积部件，用于将时钟启动信号、在空闲模式中被激活的空闲模式控制信号以及在自更新仿真模式中激活的自控制信号逻辑相乘。
19.根据权利要求18所述的半导体存储器件，其中，所述第二逻辑电路单元具有：
第二逻辑乘积部件，用于将时钟启动信号和更新控制信号逻辑相乘；
第三逻辑乘积部件，用于将时钟启动信号和更新控制信号的反转信号逻辑相乘；
第四逻辑乘积部件，用于将时钟启动信号的反转信号和更新控制信号逻辑相乘；
第五和第六逻辑乘积部件，用于分别在第五和第六逻辑乘积部件的第一输入端接收第三逻辑乘积部件和第四逻辑乘积部件的输出，并且分别在第五和第六逻辑乘积部件对应一个的第二输入端接收第五和第六逻辑乘积部件的每一个的输出，用以在输出端实现锁存器；以及
第七逻辑乘积部件，用于将第二逻辑乘积部件和第五逻辑乘积部件的输出逻辑相乘。
20.根据权利要求19所述的半导体存储器件，其中，所述第三逻辑乘积部件具有第八逻辑乘积部件，用于将第一逻辑乘积部件和第二逻辑乘积部件的输出逻辑相乘。
21.一种半导体存储器件，包括：
命令解码器和模式寄存器；
包括时钟缓冲器的延迟锁定电路；以及
时钟缓冲控制单元，用于产生启动信号，该启动信号控制时钟缓冲器的开/关转换，以确定从延迟锁定回路输出的延迟锁定时钟信号的更新，
其中所述时钟缓冲控制单元包括用于即使从命令解码器和模式寄存器接收的输入信号具有相同的电平也根据前运行状态在不同的功率下降模式中产生不同逻辑电平的启动信号的锁存器。
22.根据权利要求21所述的半导体存储器件，其中，所述时钟缓冲控制器还包括：
第一逻辑电路单元，用于接收时钟启动信号以产生内部启动信号；
第二逻辑电路单元，用于接收时钟启动信号和更新控制信号，以通过使用锁存器输出对应于一种运行模式的电平的运行模式选择信号，该更新控制信号在更新时间间隔期间处于激活状态；以及
第三逻辑电路单元，用于响应该启动信号的激活状态而输出运行模式选择信号作为启动信号。
23.根据权利要求22所述的半导体存储器件，其中，所述第一逻辑电路单元具有第一逻辑乘积部件，用于将时钟启动信号、在空闲模式中被激活的空闲模式控制信号以及在自更新仿真模式中激活的自控制信号逻辑相乘。
24.根据权利要求23所述的半导体存储器件，其中，所述第二逻辑电路单元具有：
第二逻辑乘积部件，用于将时钟启动信号和更新控制信号逻辑相乘；
第三逻辑乘积部件，用于将时钟启动信号和更新控制信号的反转信号逻辑相乘；
第四逻辑乘积部件，用于将时钟启动信号的反转信号和更新控制信号逻辑相乘；
第五和第六逻辑乘积部件，用于分别在第五和第六逻辑乘积部件的第一输入端接收第三逻辑乘积部件和第四逻辑乘积部件的输出，并且分别在第五和第六逻辑乘积部件对应一个的第二输入端接收第五和第六逻辑乘积部件的每一个的输出，用以在输出端实现锁存器；以及
第七逻辑乘积部件，用于将第二逻辑乘积部件和第五逻辑乘积部件的输出逻辑相乘。
25.根据权利要求24所述的半导体存储器件，其中，所述第三逻辑乘积部件具有第八逻辑乘积部件，用于将第一逻辑乘积部件和第二逻辑乘积部件的输出逻辑相乘。
26.一种半导体存储器件，包括：
时钟缓冲器，用于从外部接收系统时钟并作为内部时钟输出；
延迟锁定回路单元，用于控制该内部时钟的延迟以使数据输出时间与系统时钟同步；以及
时钟缓冲控制单元，用于按照多个运行模式控制时钟缓冲器的开/关转换。
27.根据权利要求26所述的半导体存储器件，其中所述运行模式包括缓慢预充电功率下降模式、快速预充电功率下降模式、主动功率下降模式和自更新仿真模式。
28.根据权利要求27所述的半导体存储器件，其中所述时钟缓冲控制单元包括用于通过快速预充电功率下降模式和自更新仿真模式接收在功率下降模式中的相同逻辑电平的控制信号以产生启动信号的锁存器，该启动信号用于在快速预充电功率下降模式中打开时钟缓冲器和在自更新仿真模式中关闭时钟缓冲器。
29.根据权利要求26所述的半导体存储器件，还包括数据输出缓冲器，用于将数据与延迟锁定回路单元输出的延迟锁定内部时钟同步，由此输出该数据。
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