CN1343987B - 半导体存储器件及采用其的存储模块和系统 - Google Patents

半导体存储器件及采用其的存储模块和系统 Download PDF

Info

Publication number
CN1343987B
CN1343987B CN01125164.6A CN01125164A CN1343987B CN 1343987 B CN1343987 B CN 1343987B CN 01125164 A CN01125164 A CN 01125164A CN 1343987 B CN1343987 B CN 1343987B
Authority
CN
China
Prior art keywords
signal
clock signal
frequency
bus
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN01125164.6A
Other languages
English (en)
Other versions
CN1343987A (zh
Inventor
李东阳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR10-2000-0079186A external-priority patent/KR100396885B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1343987A publication Critical patent/CN1343987A/zh
Application granted granted Critical
Publication of CN1343987B publication Critical patent/CN1343987B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

一种半导体存储器件，包括时钟存储器，它接收外部时钟信号，并产生频率低于外部时钟信号频率的第一内部时钟信号和频率等于外部时钟信号频率的第二内部时钟信号。地址缓冲器、命令信号缓冲器和/或寄存器在第一内部时钟信号的一上升沿或下降沿处接收各输入信号。另一方面，数据缓冲器在第二内部时钟信号的一上升沿或下降沿处输入/输出数据。

Description

半导体存储器件及采用其的存储模块和系统
技术领域
本发明涉及一种存储器件与一种存储模块和系统，特别涉及一种产生内部时钟信号的半导体存储器件与采用该半导体存储器件的存储模块和系统。
背景技术
对于能够高速处理大量数据的计算机系统的增长的需要已经导致了高效微处理器或中央处理器(CPU)的持续发展，它们趋向以越来越高的系统时钟频率来运行。更高的系统时钟频率的使用要求之一是对于与CPU接口的数据存储器的数据容量和传输速度的增长。换句话说，存储器必须被配置成与更高频率的系统时钟信号同步运行。
图1是CPU系统板100的存储控制器110和存储模块120的图解。存储控制器110分别通过一条时钟总线、一条地址总线、一条命令总线和一条数据总线向存储模块120传输时钟信号CLK、地址信号ADDR、命令信号CMD和数据DATA。存储模块120包括多个嵌入的存储芯片(如8个存储芯片)101、102、...、108，其每个与时钟总线、地址总线、命令总线和数据总线相连，如图所示。
时钟信号CLK被提供给存储芯片101、102、...、108以控制该处的操作。而且当存储芯片101、102、...、108是同步的DRAM芯片时，命令信号CMD、地址信号ADDR和数据信号DATA与时钟信号CLK的边缘同步。
如图1所示，数据DATA经过数据总线，通过独立的分别连往存储芯片101、102、...、108的多位数据线，对存储芯片101、102、...、108进行输入和输出。因此每条数据线的加载是一个存储芯片。相反，地址信号ADDR和命令信号CMD被共同提供给存储芯片101、102、...、108。如此，每条地址总线和命令总线要负担所有的存储芯片101、102、...、108的联合加载。
如前面所建议的那样，高速CPU伴随有高频时钟信号CLK。一般，数据总线的数据DATA可能在这样的高频下被操作，因为每条数据线的加载较小(存储芯片)。另一方面，地址总线和命令总线的较高的多存储芯片的加载阻碍了这些线路的高频操作。地址总线和命令总线的加载因此会限制存储器的有效运行速度至小于系统时钟的速度。
图2是传统存储模块120的方框图。在系统板上布有多条总线与微处理器(未示出)或存储控制器(未示出)相连，典型的有时钟总线、地址总线和命令总线。存储模块100包括多条存储芯片101、102、...、106、锁相环路(PLL)107和寄存器108。
PLL 107从时钟总线接收时钟信号CLK并产生多个内部时钟信号ICLK0、ICLK1、...、ICLK6。这里假定这多个内部时钟信号ICLK0、ICLK1、...、ICLK6是具有相同转换速率(slew rate)和占空比而无偏移(skew)的理想信号.由于多个内部时钟信号ICLK0、ICLK1、...、ICLK6与时钟信号CLK相位同步，它们具有与时钟信号CLK相同的频率.内部时钟信号ICLK0被提供给寄存器108，而内部时钟信号ICLK1、ICLK2、...、ICLK6被提供给存储芯片101、102、...、106.在图2中，一个时钟信号被连接到一个存储芯片.然而在实际应用中，对应于一个时钟信号的存储芯片数量可能不同.寄存器108响应内部时钟信号接收地址信号ADDR和命令信号CMD并将收到的信号分别传输给存储芯片101、102、...、106.
由于存储模块120只接收了一个时钟信号CLK并产生了多个内部时钟信号ICLK1、ICLK2、...、ICLK6，在高性能的系统中，内部时钟信号ICLK1、ICLK2、...、ICLK6的频率随着时钟信号CLK的频率的增加而增加。因为接收内部时钟信号ICLK1、ICLK2、...、ICLK6并响应其操作的存储芯片101、102、...、106可能由适用于高频操作的器件构成，因此这种操作不会产生问题。然而是否寄存器108能够在对应于内部时钟信号ICLK0，即，高频时钟信号CLK，的频率的一个定时处接收地址信号ADDR和命令信号CMD，并随后将接收到的信号与同一高频时钟信号CLK同步地传输到存储芯片101、102、...、106，这值得怀疑。同样，寄存器108的操作特点也可能将存储器的有效运行速度限制到低于系统时钟速度。
发明内容
本发明的一个目的是提供一种半导体存储器件，它能够利用地址信号和命令信号的可操作频率，即使系统时钟信号的频率被增加。
本发明的另一个目的是提供一种系统，它具有存储器件和存储模块，即使系统时钟信号的频率被提高，它们也可以利用频率足够低的时钟信号，这种低频率适用于寄存器的操作。
根据本发明的一个方面的半导体存储器件包括：时钟缓冲器，它接收外部时钟信号，输出第一内部时钟信号(其频率低于外部时钟信号的频率)和第二内部时钟信号(其频率与外部时钟信号相同)；地址缓冲器，它在第一内部时钟信号的一上升沿或下降沿处接收地址信号；数据缓冲器，它在第二内部时钟信号的一上升沿或下降沿处输入/输出数据。
根据本发明的另一个方面的半导体存储器件包括：时钟存储器，它接收外部时钟信号和控制信号，它响应控制信号来输出第一内部时钟信号(其频率低于外部时钟信号)和第二内部时钟信号(其频率与外部时钟信号相同)；控制器，它输出控制信号来指定第一内部时钟信号相对于第二内部时钟信号频率的频率；地址缓冲器，它在第一内部时钟信号的一上升沿或下降沿处接收地址信号；命令缓冲器，它在第一内部时钟信号上升沿或下降沿处接收命令信号；和数据缓冲器，它在第二内部时钟信号的一上升沿或下降沿处输入/输出数据。
根据本发明的另一个方面的半导体存储系统包括：存储控制器；多条总线，连向存储控制器并传输地址信号、命令信号和数据；存储模块，带有通过多条总线与存储控制器相连的多个半导体存储器件，其中每个半导体存储器件包括：(a)时钟缓冲器，此缓冲器接收外部时钟信号和控制信号，并响应控制信号来输出第一内部时钟信号(其频率低于外部时钟信号的频率)与第二内部时钟信号(其频率等于外部时钟信号的频率)，(b)控制器，它输出控制信号相对于第二内部时钟信号频率指定第一内部时钟信号频率，(c)地址缓冲器，它在第一内部时钟信号的一上升沿或下降沿处接收地址信号，(d)命令缓冲器，它在第一内部时钟信号的一上升沿或下降沿处接收命令信号，(e)数据缓冲器，它在第二内部时钟信号的一上升沿或下降沿处输入/输出数据。
根据本发明的另一个方面的半导体存储系统包括：存储控制器，它产生第一时钟信号、第二时钟信号(其频率高于第一时钟信号)、地址信号、命令信号和数据；存储模块，它有多个半导体存储器件通过总线(这些总线上有第一时钟信号、第二时钟信号、地址信号、命令信号和数据)与存储控制器相连，其中每个半导体存储器件包括：(a)地址缓冲器，它在第一时钟信号的一上升沿或下降沿处接收地址信号，(b)命令缓冲器，它在第一时钟信号的一上升沿或下降沿处接收命令信号，(c)数据缓冲器，它在第二内部时钟信号的一上升沿或下降沿处输入/输出数据.
根据本发明的另一个方面的系统包括：多条总线，它们分别传输第一时钟信号、第二时钟信号、地址信号和命令信号，其中第一时钟信号的频率不同于第二时钟信号的频率；该系统还包括存储模块，它与多条总线相连并包含多个存储芯片，其中每个存储芯片包括：(a)地址缓冲器，它与第一时钟信号的总线和地址信号的总线相连，并在第一时钟信号的一上升沿或下降沿处接收地址信号，(b)命令缓冲器，它与第一时钟信号的总线和命令信号的总线相连，并在内部时钟信号的一上升沿或下降沿处接收命令信号，(c)数据缓冲器，它与第二时钟信号的总线相连，并在第二时钟信号的一上升沿或下降沿处输入/输出数据。
根据本发明的另一个方面的系统包括：多条总线，它们分别传输第一时钟信号、第二时钟信号、地址信号和命令信号，其中第一时钟信号的频率不同于第二时钟信号的频率；存储模块，它与多条总线相连，并包括：(a)寄存器，它连向第一时钟信号的总线、地址信号的总线、命令信号的总线，并在第一时钟信号的一上升沿或下降沿处存储地址信号和命令信号，(b)多个存储芯片，它们每个与第二时钟信号的总线相连，并在第二时钟信号的一上升沿或下降沿处接收存储在寄存器中的地址信号和命令信号，其中地址信号和命令信号被以存储模块的一个方向或从存储模块中心以两个方向传输到存储芯片。
根据本发明的另一个方面的系统包括：多条总线，它们分别传输系统时钟信号、地址信号和命令信号；锁相环路，它接收系统时钟信号，并输出第一时钟信号和第二时钟信号，其中第一时钟信号的频率不同于第二时钟信号的频率；存储模块，它连向多条总线，并包括：(a)寄存器，它连向第一时钟信号的总线、地址信号的总线和命令信号的总线，并在第一时钟信号的一上升沿或下降沿处存储地址信号和命令信号，(b)多个存储芯片，它们每个连向第二时钟信号的总线，并在第二时钟信号的一上升沿或下降沿处接收存储在寄存器的地址信号和命令信号，其中地址信号和命令信号被以存储模块的一个方向或从存储模块中心以两个方向传输到存储芯片。
根据本发明的另一个方面的系统包括：多条总线，它们分别传输第一时钟信号、第二时钟信号、地址信号和命令信号，其中第一时钟信号的频率不同于第二时钟信号的频率；存储模块，它连向多条总线，并包括：(a)寄存器，它连向第一时钟信号的总线、地址信号总线和命令信号总线，并在第一时钟信号的一上升沿或下降沿处存储地址信号和命令信号，(b)锁相环路，它连向第二时钟信号总线，并输出多个其频率与第二时钟信号频率相同的内部时钟信号，(c)多个存储芯片，它们每个连向锁相环路，并在多个内部时钟信号之一的一上升沿或下降沿处接收存储在寄存器的地址信号和命令信号，其中地址信号和命令信号被以存储模块的一个方向或从存储模块中心以两个方向传输到存储芯片。
最好是，系统时钟信号、地址信号和命令信号由安装与系统中的存储控制器或微处理器提供，而且第一时钟信号的频率比第二时钟信号的频率低。存储模块可能包括接收第一和第二时钟信号的两个或多个模块引脚。
附图说明
本发明的上述和其他目的与优点从随后参照附图的详细说明中会看得更清楚，其中：
图1说明了CPU系统板的传统的存储控制器和存储模块；
图2是安装在如图1所示的系统板上的传统存储模块的方框图；
图3是本发明第一个实施例的半导体存储器件的方框图；
图4说明了本发明第二个实施例的带有半导体存储器件的系统板；
图5是如图4所示的半导体存储器件的方框图；
图6是如图3和5所示的半导体存储器件的运行时序图；
图7说明包括本发明第三实施例的存储模块的系统；
图8说明包括本发明第四实施例的存储模块的系统；
图9说明包括本发明第五实施例的存储模块的系统；
图10说明包括本发明第六实施例的存储模块的系统；
图11说明包括本发明第七实施例的存储模块的系统；
图12说明包括本发明第八实施例的存储模块的系统。
具体实施方式
现在参照附图详细说明本发明的优选实施例，其中相似的器件以相似的标号表示。
图3说明本发明的第一实施例的半导体存储器件。半导体存储器件101，通常对应于存储模块(如图1中的模块120)中包括的存储芯片之，包括时钟缓冲器310、地址缓冲器320、命令缓冲器330、数据缓冲器340和控制器350。时钟缓冲器310接收时钟总线上的时钟信号CLK(在此称为“外部时钟信号”)，并产生内部时钟信号CLK1和CLK2。第一内部时钟信号CLK1和第二时钟信号CLK2的相对频率由时钟缓冲器310通过响应从控制器350输出的控制信号CTRL来决定。例如，控制信号CTRL可能指定第一内部时钟信号CLK1要同步于外部时钟信号CLK的上升沿还是下降沿。控制器350可能由模式寄存器组(MRS)组成，控制信号CTRL可能在对半导体存储器件101加电时和/或取消断电模式时设置。
与第二内部时钟信号CLK2的频率相关的第一内部时钟信号CLK1的频率可能随控制信号CTRL而改变。现在说明第一内部时钟信号CLK1的频率低于第二内部时钟信号CLK2的频率时的情况。在此例中，第二内部时钟信号CLK2的频率基本上与外部时钟信号CLK的相同。这样，假定外部时钟信号CLK的频率是400MHz，那么第二内部时钟信号CLK2的频率也是400MHz。第一内部时钟信号CLK1的频率例如可能是第二内部时钟信号CLK2的频率的一半或更少。因此，再假定第二内部时钟信号CLK2的频率是400MHz，那么第一内部时钟信号CLK1的频率可能是200或100MHz。
地址缓冲器320在第一内部时钟信号CLK1的定时处接收地址信号ADDR。类似地，命令缓冲器330在第一内部时钟信号CLK1的定时处接收命令信号CMD。另一方面，数据缓冲器340在第二内部时钟信号CLK2的定时处输入/输出数据DATA。
在运行过程中，半导体存储器件101接收高频外部时钟信号CLK.在本实施例中，时钟缓冲器310产生的第二内部时钟信号CLK2的频率同于外部时钟信号CLK，如400MHz.这意味着半导体存储器件101与外部时钟信号CLK同步地输入/输出数据DATA，外部时钟信号是安装在系统板上的存储控制器或微处理器的工作频率.
相反，地址信号ADDR和命令信号CMD与第一内部时钟信号CLK1(其频率低于外部时钟信号CLK)同步地处理。在这种方式下，以往由地址总线和命令总线的加载引起的高频器件限制可能被消除，因此使半导体存储器件101良好地适用于高频运行。
数据选通信号STROBE可能被施加到数据缓冲器340来控制高频数据DATA的锁存。在这种情况下，数据缓冲器340响应选通信号STROBE的边缘输入/输出数据DATA。具体地讲，单数据率(SDR)的动态随机存取存储器(DRAM)在选通信号STROBE的每个上升或下降沿输入/输出数据。双数据率(DDR)DRAM在选通信号STROBE的每个上升和下降沿都输入/输出数据。
图4说明了发明第二实施例带有本半导体存储器件的系统板400。系统板400包括存储控制器410和带有多个存储芯片401、402、…、408的存储模块420。存储控制器410产生第一时钟信号CLK1、第二时钟信号CLK2、地址信号ADDR、命令信号CMD和数据信号DATA，并将产生的信号传输给时钟1总线、时钟2总线、地址总线、命令总线和数据总线。此第二实施例的第二时钟信号CLK2的频率基本上同于第一实施例的外部时钟信号CLK。同样，此第二实施例的第一时钟信号CLK1的频率通常与第一实施例的第一时钟信号CLK1的频率相对应。
每个存储芯片401、402、…、408被连向时钟1总线、时钟2总线、地址总线、命令总线和数据总线，并接收第一时钟信号CLK1、第二时钟信号CLK2、地址信号ADDR、命令信号CMD和数据信号DATA。
图5图解了包含在图4的存储模块420中的存储芯片401的示例。存储芯片401包括地址缓冲器520、命令缓冲器530、和数据缓冲器540。地址缓冲器520接收第一时钟信号CLK1和地址信号ADDR，命令缓冲器530接收第一时钟信号CLK1和命令信号CMD。数据缓冲器540还接收第二时钟信号CLK2和数据信号DATA。
同第一实施例一样，地址信号ADDR和命令信号CMD与第一内部时钟信号CLK1同步，而第一内部时钟信号CLK1的频率低于外部时钟信号CLK(或第二内部时钟信号CLK2)。以这种方式，可以克服以往由地址总线和命令总线加载引起的高频器件的限制。
图6示意了第一和第二实施例的存储芯片的运行时序图。通常第一内部时钟信号CLK1的周期最好是外部时钟信号CLK的周期的整数倍。在此例中，第一内部时钟信号CLK1的频率是外部时钟信号CLK(或第二内部时钟信号CLK2)的一半。地址信号ADDR和命令信号CMD包括与第一内部时钟信号CLK1的上升沿相关的建立和保持时间边缘。在单数据率(SDR)DRAM半导体存储器件的情况下，数据被通过数据终端DQ在第二内部时钟信号CLK2(它与外部时钟信号CLK有相同的频率)的每个上升或下降沿被输出。在双数据率(DDR)DRAM半导体存储器件的情况下，数据被通过数据终端DQ在第二内部时钟信号CLK2的上升和下降沿都被输出。
在包含在第一和第二实施例的存储芯片中的数据缓冲器被连接以接收数据选通信号STROBE时，数据均在如图6所示的数据选通信号STROBE的上升和下降沿输入/输出。此运行通常对应于DDRDRAM的运行。
图7说明了本发明的第三实施例的存储模块700.存储模块700包括多个存储芯片701、702、…、706和寄存器710.寄存器710被连接以接收系统板上加载的的第一时钟信号CLK1、地址信号ADDR和命令信号CMD.寄存器710在第一时钟信号CLK1的定时处存储地址信号ADDR和命令信号CMD，并将同样内容传输给存储芯片701、702、…、706.在此实施例中，从寄存器710输出的地址信号ADDR和命令信号CMD被单向(在图7中从左向右)穿过存储模块700单向传输给存储芯片701、702、…、706.
存储芯片701、702、…、706被连接以接收加载在系统板上的第二时钟信号CLK2和从寄存器710输出的地址信号ADDR和命令信号CMD。第二时钟信号CLK2的频率比第一时钟信号CLK1的频率高。第一时钟信号CLK1、地址信号ADDR和命令信号CMD可能被直接提供给存储芯片701、702、…、706，即，不需要穿过存储模块700中的寄存器710。这里，第一时钟信号CLK1用于驱动地址缓冲器和命令缓冲器，它们分别接收地址信号ADDR和命令信号CMD。第二时钟信号CLK2用于驱动数据缓冲器。因此，低频率的第一时钟信号CLK1被用来作为地址信号ADDR和命令信号CMD的运行时钟信号，高频率的第二时钟信号CLK2被用来输入/输出数据。
第一时钟信号CLK1、第二时钟信号CLK2、地址信号ADDR和命令信号CMD由存储控制器或微处理器(图中未示出)提供，它们通过系统板上的总线被连接到不同的器件，特别是存储模块700。
图8图解了图7的改进，代表本发明的第四实施例。这里，从寄存器710输出的地址信号ADDR和命令信号CMD被从存储模块700’的中心连接到存储芯片701、702、…、706。因此，从寄存器710输出的地址信号ADDR和命令信号CMD被穿过存储模块700以两个方向传输给存储芯片701、702、…、706。此实施例的配置减少了至存储芯片701、702、…、706的线路加载的差别，因此减少了在存储芯片701、702、…、706中的偏移。
图9图解了图7的另改进，代表本发明的第5个实施例。这里，第一时钟信号CLK1和第二时钟信号CLK2由锁相环路(PLL)(用于接收加载在系统板上的系统时钟信号CLK)提供，而不是由存储控制器或微处理器提供。
图10图解了图9的另改进，代表本发明的第6个实施例。这里象图8一样，从寄存器910输出的地址信号ADDR和命令信号CMD从存储模块900`的中心连向存储芯片901、902、…、906。因此从寄存器910输出的地址信号ADDR和命令信号CMD被穿过存储模块900以两个方向(在图10中从中心向左和中心向右)传输给存储芯片901、902、…、906。此实施例的配置减小了接往存储芯片901、902、…、906的线路加载的区别，因此减小了在存储芯片901、902、…、906中的偏移。
图7～10所示的存储模块基本上以同一方式运行，这里参照图7中所示的存储模块进行说明。第一时钟信号CLK1的频率低于第二时钟信号CLK2。低频的第一时钟信号CLK1被用做寄存器710的运行时钟信号，高频的第二时钟信号CLK2被用做存储芯片701、702、…、706的运行时钟信号，以使运行在较低速度下的寄存器710的性能适应存储芯片701、702、…、706的高运行速度。存储芯片701、702、…、706可能包括高速同步DRAM，例如DDR DRAM或SDR DRAM。
相对于传统的存储模块(它接收单时钟信号并将其分发到整个存储模块)，本发明的存储模块700接收两个时钟信号CLK1和CLK2并将它们分别连接到运行在不同频率下的器件，即寄存器710和存储芯片701、702、…、706.因此存储模块700包括两个模块引脚用以接收两个时钟信号CLK1和CLK2.在图7～10所示的存储模块700、700`、900、900`中，由于向存储模块中运行在不同频率下的寄存器和存储芯片有选择地提供具有对应频率的时钟信号，具有较低运行频率的寄存器在平稳方式下运行.
图11说明了本发明第七实施例的存储模块1100。此存储模块1100与图7中的存储模块700基本上相同，除了在本发明中锁相环路1120接收第二时钟信号CLK2并将其分发给存储芯片1101、1102、…、1106。
具体地讲，PLL 1120接收第二时钟信号CLK2并产生多个内部时钟信号ICLK1、ICLK2、…、ICLK6，并将其传输给存储芯片1101、1102、…、1106。内部时钟信号ICLK1、ICLK2、…、ICLK6有同样的转换速率和占空比和大体理想的信号而没有偏移。而且，由于内部时钟信号ICLK1、ICLK2、…、ICLK6与第二时钟信号CLK2在相位上同步，它们与第二时钟信号CLK2有相同的频率。因此内部时钟信号ICLK1、ICLK2、…、ICLK6也具有高频率。
图12图解了图11的改进，代表本发明的第八个实施例。这里，象图8一样，从寄存器1110输出的地址信号ADDR和命令信号CMD被从存储模块1100`的中心连接到存储芯片1101、1102、…、1106。因此，从寄存器1110输出的地址信号ADDR和命令信号CMD被穿过存储模块1100`以两个方向(在图12中从中心向左和中心向右)传输给存储芯片1101、1102、…、1106。此实施例的配置减小了连向存储芯片1101、1102、…、1106的线路加载的区别，并因此减小了存储芯片1101、1102、…、1106中的偏移。
在如图11和12所示的存储模块1100和1100`中，由于向存储模块中运行在不同频率下的寄存器和存储芯片有选择地提供具有对应频率的时钟信号，具有较低运行频率的寄存器在平稳方式下运行。
虽然为了解释目的而在这里说明了本发明的具体实施例，但本领域内的普通技术人员可以在不脱离本发明的精神和范围的条件下对其进行不同的改进和等同变换。仅作为例子，上述发明使用了两个时钟信号，即第一时钟信号CLK1和第二时钟信号CLK2。然而，存储模块也可以被配置成接收具有不同频率的超过两个的时钟信号，它们被连接到运行在不同频率下的各种器件。因此本发明不局限于此说明书，其整体范围应由下面的权利要求书决定。

Claims (48)

1.一种半导体存储器件，包括：
时钟缓冲器，它接收外部时钟信号，输出频率低于外部时钟信号频率的第一内部时钟信号和频率等于外部时钟信号频率的第二内部时钟信号；
地址缓冲器，它在第一内部时钟信号的一上升沿或下降沿处接收地址信号；
数据缓冲器，它在第二内部时钟信号的一上升沿或下降沿处输入/输出数据。
2.如权利要求1所述的半导体存储器件，还包括：
命令缓冲器，它在第一内部时钟信号的一上升沿或下降沿处接收命令信号。
3.如权利要求1所述的半导体存储器件，其中第一内部时钟信号的周期是外部时钟信号周期的整数倍。
4.如权利要求1所述的半导体存储器件，其中数据缓冲器接收数据选通信号，并在数据选通信号的每个上升和下降沿输入/输出数据。
5.一种半导体存储器件，包括：
时钟缓冲器，它接收外部时钟信号和控制信号，响应控制信号，输出频率低于外部时钟信号频率的第一内部时钟信号和频率等于外部时钟信号频率的第二内部时钟信号；
控制器，它输出控制信号，指定相对于第二内部时钟信号的频率的第一内部时钟信号的频率；
地址缓冲器，它在第一内部时钟信号的一上升沿或下降沿处接收地址信号；
命令缓冲器，它在第一内部时钟信号的一上升沿或下降沿处接收命令信号；
数据缓冲器，它在第二内部时钟信号的一上升沿或下降沿处输入/输出数据；
6.如权利要求5所述的半导体存储器件，其中控制器包括模式寄存器组。
7.如权利要求5所述的半导体存储器件，其中在半导体存储器件上电或取消半导体存储器件的断电模式时，由控制器产生控制信号。
8.如权利要求5所述的半导体存储器件，其中控制信号指定第一内部时钟信号要与外部时钟信号的上升或下降沿的哪个同步。
9.如权利要求5所述的半导体存储器件，其中数据缓冲器接收数据选通信号，并在数据选通信号的每个上升或下降沿输入/输出数据。
10.如权利要求5所述的半导体存储器件，其中第一内部时钟信号的周期是外部时钟信号周期的整数倍。
11.一种半导体存储系统，包括：
存储控制器；
多条总线，它们被连接到存储控制器并传输地址信号、命令信号和数据；
带有通过多条总线连接到存储控制器的多个半导体存储器件的存储模块，其中每个半导体存储器件包括：(a)时钟缓冲器，此缓冲器接收外部时钟信号和控制信号，并响应控制信号来输出其频率低于外部时钟信号的频率的第一内部时钟信号与其频率等于外部时钟信号的频率的第二内部时钟信号，(b)控制器，它输出控制信号指定第一内部时钟信号相对于第二内部时钟信号频率的频率，(c)地址缓冲器，它在第一内部时钟信号的一上升沿或下降沿处接收地址信号，(d)命令缓冲器，它在第一内部时钟信号的一上升沿或下降沿处接收命令信号，(e)数据缓冲器，它在第二内部时钟信号的上升沿或下降沿处输入/输出数据。
12.如权利要求11所述的半导体存储系统，其中存储控制器由微处理器实现。
13.如权利要求11所述的半导体存储系统，其中控制器包括模式寄存器组。
14.如权利要求11所述的半导体存储系统，其中在半导体存储器件上电或取消半导体存储器件的断电模式时，由控制器产生控制信号。
15.如权利要求11所述的半导体存储系统，其中控制信号指定第一内部时钟信号要与外部时钟信号的上升或下降沿的哪个同步。
16.如权利要求15所述的半导体存储系统，其中数据缓冲器接收数据选通信号，并在数据选通信号的每个上升和下降沿输入/输出数据。
17.如权利要求11所述的半导体存储系统，其中第一内部时钟信号的周期是外部时钟信号周期的整数倍。
18.一种半导体存储系统，包括：
存储控制器，它产生第一时钟信号、频率高于第一时钟信号频率的第二时钟信号、地址信号、命令信号和数据；
存储模块，它有通过总线与存储控制器相连的多个半导体存储器件，这些总线上有第一时钟信号、第二时钟信号、地址信号、命令信号和数据，其中每个半导体存储器件包括：(a)地址缓冲器，它在第一时钟信号的一上升沿或下降沿处接收地址信号，(b)命令缓冲器，它在第一时钟信号的上升沿或下降沿处接收命令信号，(c)数据缓冲器，它在第二内部时钟信号的一上升沿或下降沿处输入/输出数据。
19.如权利要求18所述的半导体存储系统，其中存储控制器由微处理器实现。
20.如权利要求18所述的半导体存储系统，其中数据缓冲器接收数据选通信号，并在数据选通信号的每个上升和下降沿输入/输出数据。
21.一种系统，包括：
多条总线，它们分别传输第一时钟信号、第二时钟信号、地址信号和命令信号，其中第一时钟信号的频率与第二时钟信号的频率不同；
存储模块，它与多条总线相连，并包含多个存储芯片，其中每个存储芯片包括：(a)地址缓冲器，它与第一时钟信号的总线和地址信号的总线相连，并在第一时钟信号的一上升沿或下降沿处接收地址信号，(b)命令缓冲器，它与第一时钟信号的总线和命令信号的总线相连，并在内部时钟信号的上升沿或下降沿处接收命令信号，(c)数据缓冲器，它与第二时钟信号的总线相连，并在第二时钟信号的一上升沿或下降沿处输入/输出数据。
22.如权利要求21所述的系统，还包括存储控制器，它提供第一时钟信号、第二时钟信号、地址信号和命令信号。
23.如权利要求21所述的系统，其中第一时钟信号的频率低于第二时钟信号的频率。
24.如权利要求21所述的系统，其中存储模块包括至少两个模块引脚，用于接收第一和第二时钟信号。
25.一种系统，包括：
多条总线，它们分别传输第一时钟信号、第二时钟信号、地址信号和命令信号，其中第一时钟信号的频率不同于第二时钟信号的频率；
存储模块，它与多条总线相连，并包括：(a)寄存器，它连向第一时钟信号的总线、地址信号的总线、命令信号的总线，并在第一时钟信号的一上升沿或下降沿处存储地址信号和命令信号，(b)多个存储芯片，它们每个与第二时钟信号的总线相连，并在第二时钟信号的一上升沿或下降沿处接收存储在寄存器中的地址信号和命令信号，其中地址信号和命令信号被以存储模块的一个方向传输到的存储芯片.
26.如权利要求25所述的系统，还包括存储控制器，它提供时钟信号、第二时钟信号、地址信号和命令信号。
27.如权利要求25所述的系统，其中第一时钟信号的频率低于第二时钟信号的频率。
28.如权利要求25所述的系统，其中存储模块包括至少两个模块引脚，用于接收第一和第二时钟信号。
29.一种系统，包括：
多条总线，它们分别传输第一时钟信号、第二时钟信号、地址信号和命令信号，其中第一时钟信号的频率不同于第二时钟信号的频率；
存储模块，它与多条总线相连，并包括：(a)寄存器，它连向第一时钟信号的总线、地址信号的总线、命令信号的总线，并在第一时钟信号的一上升沿或下降沿处存储地址信号和命令信号，(b)多个存储芯片，它们每个与第二时钟信号的总线相连，并在第二时钟信号的一上升沿或下降沿处接收存储在寄存器中的地址信号和命令信号，其中地址信号和命令信号被从存储模块中心以两个方向传输到存储芯片。
30.如权利要求29所述的系统，还包括存储控制器，它提供第一时钟信号、第二时钟信号、地址信号和命令信号。
31.如权利要求29所述的系统，其中第一时钟信号的频率低于第二时钟信号的频率。
32.如权利要求29所述的系统，其中存储模块包括至少两个模块引脚，用于接收第一和第二时钟信号。
33.一种系统，包括：
多条总线，它们分别传输系统时钟信号、地址信号和命令信号；
锁相环路，它接收系统时钟信号，并输出第一时钟信号和第二时钟信号，其中第一时钟信号的频率不同于第二时钟信号的频率；
存储模块，它与多条总线相连，并包括：(a)寄存器，它连向第一时钟信号的总线、地址信号的总线、命令信号的总线，并在第一时钟信号的一上升沿或下降沿处存储地址信号和命令信号，(b)多个存储芯片，它们每个与第二时钟信号的总线相连，并在第二时钟信号的一上升沿或下降沿处接收存储在寄存器中的地址信号和命令信号，其中地址信号和命令信号被以存储模块的一个方向传输到的存储芯片。
34.如权利要求33所述的系统，还包括存储控制器，它提供系统时钟信号、地址信号和命令信号。
35.如权利要求33所述的系统，其中第一时钟信号的频率低于第二时钟信号的频率；
36.如权利要求33所述的系统，其中存储模块包括至少两个模块引脚，用于接收第一和第二时钟信号。
37.一种系统，包括：
多条总线，它们分别传输系统时钟信号、地址信号和命令信号；
锁相环路，它接收系统时钟信号，并输出第一时钟信号和第二时钟信号，其中第一时钟信号的频率不同于第二时钟信号的频率；
存储模块，它与多条总线相连，并包括：(a)寄存器，它连向第一时钟信号的总线、地址信号的总线、命令信号的总线，并在第一时钟信号的一上升沿或下降沿处存储地址信号和命令信号，(b)多个存储芯片，它们每个与第二时钟信号的总线相连，并在第二时钟信号的一上升沿或下降沿处接收存储在寄存器中的地址信号和命令信号，其中地址信号和命令信号被从存储模块中心以两个方向传输到存储芯片.
38.如权利要求37所述的系统，还包括存储控制器，它提供系统时钟信号、地址信号和命令信号。
39.如权利要求37所述的系统，其中第一时钟信号的频率低于第二时钟信号的频率；
40.如权利要求37所述的系统，其中存储模块包括至少两个模块引脚，用于接收第一和第二时钟信号。
41.一种系统，包括：
多条总线，它们分别传输第一时钟信号、第二时钟信号、地址信号和命令信号，其中第一时钟信号的频率不同于第二时钟信号的频率；
存储模块，它连向多条总线，并包括：(a)寄存器，它连向第一时钟信号的总线、地址信号总线和命令信号总线，并在第一时钟信号的一上升沿或下降沿处存储地址信号和命令信号，(b)锁相环路，它连向第二时钟信号总线，并输出多个其频率与第二时钟信号频率相同的内部时钟信号，(c)多个存储芯片，它们每个连向锁相环路，并在多个内部时钟信号之一的一上升沿或下降沿处接收存储在寄存器的地址信号和命令信号，其中地址信号和命令信号被以存储模块的一个方向传输到的存储芯片。
42.如权利要求41所述的系统，还包括存储控制器，它提供第一时钟信号、第二时钟信号、地址信号和命令信号。
43.如权利要求41所述的系统，其中第一时钟信号的频率低于第二时钟信号的频率。
44.如权利要求41所述的系统，其中存储模块包括至少两个模块引脚，用于接收第一和第二时钟信号。
45.一种系统，包括
多条总线，它们分别传输第一时钟信号、第二时钟信号、地址信号和命令信号，其中第一时钟信号的频率不同于第二时钟信号的频率；
存储模块，它连向多条总线，并包括：(a)寄存器，它连向第一时钟信号的总线、地址信号总线和命令信号总线，并在第一时钟信号的一上升沿或下降沿处存储地址信号和命令信号，(b)锁相环路，它连向第二时钟信号总线，并输出多个其频率与第二时钟信号频率相同的内部时钟信号，(c)多个存储芯片，它们每个连向锁相环路，并在多个内部时钟信号之一的一上升沿或下降沿处接收存储在寄存器的地址信号和命令信号，其中地址信号和命令信号被从存储模块的中心以两个方向传输到存储芯片。
46.如权利要求45所述的系统，还包括存储控制器，它提供第一时钟信号、第二时钟信号、地址信号和命令信号。
47.如权利要求45所述的系统，其中第一时钟信号的频率低于第二时钟信号的频率。
48.如权利要求45所述的系统，其中存储模块包括至少两个模块引脚，用于接收第一和第二时钟信号。
CN01125164.6A 2000-09-05 2001-08-30 半导体存储器件及采用其的存储模块和系统 Expired - Fee Related CN1343987B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20000052377 2000-09-05
KR52377/00 2000-09-05
KR10-2000-0079186A KR100396885B1 (ko) 2000-09-05 2000-12-20 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈
KR79186/00 2000-12-20

Publications (2)

Publication Number Publication Date
CN1343987A CN1343987A (zh) 2002-04-10
CN1343987B true CN1343987B (zh) 2010-05-05

Family

ID=26638371

Family Applications (1)

Application Number Title Priority Date Filing Date
CN01125164.6A Expired - Fee Related CN1343987B (zh) 2000-09-05 2001-08-30 半导体存储器件及采用其的存储模块和系统

Country Status (6)

Country Link
US (1) US6496445B2 (zh)
JP (2) JP3960583B2 (zh)
CN (1) CN1343987B (zh)
DE (1) DE10144247B4 (zh)
GB (1) GB2370667B (zh)
TW (1) TW530207B (zh)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4139579B2 (ja) * 2001-06-19 2008-08-27 株式会社ルネサステクノロジ 半導体装置および半導体装置の動作モード制御方法
US6711027B2 (en) * 2001-07-23 2004-03-23 Intel Corporation Modules having paths of different impedances
US6717823B2 (en) * 2001-07-23 2004-04-06 Intel Corporation Systems having modules with buffer chips
US6674648B2 (en) * 2001-07-23 2004-01-06 Intel Corporation Termination cards and systems therefore
US6631083B2 (en) * 2001-07-23 2003-10-07 Intel Corporation Systems with modules and clocking therefore
US6918078B2 (en) * 2001-07-23 2005-07-12 Intel Corporation Systems with modules sharing terminations
US6724082B2 (en) * 2001-07-23 2004-04-20 Intel Corporation Systems having modules with selectable on die terminations
US6771515B2 (en) * 2001-07-23 2004-08-03 Intel Corporation Systems having modules with on die terminations
US6674649B2 (en) * 2001-07-23 2004-01-06 Intel Corporation Systems having modules sharing on module terminations
JP4812976B2 (ja) * 2001-07-30 2011-11-09 エルピーダメモリ株式会社 レジスタ、メモリモジュール及びメモリシステム
US6944738B2 (en) * 2002-04-16 2005-09-13 Sun Microsystems, Inc. Scalable design for DDR SDRAM buses
JP3838939B2 (ja) 2002-05-22 2006-10-25 エルピーダメモリ株式会社 メモリシステムとモジュール及びレジスタ
US6650594B1 (en) * 2002-07-12 2003-11-18 Samsung Electronics Co., Ltd. Device and method for selecting power down exit
US6930953B2 (en) * 2002-09-16 2005-08-16 Texas Instruments Incorporated Self-timed strobe generator and method for use with multi-strobe random access memories to increase memory bandwidth
KR100513372B1 (ko) * 2003-05-24 2005-09-06 주식회사 하이닉스반도체 명령 및 어드레스 버스에 사용되는 클럭 신호의 주파수와데이터 버스에 대해 사용되는 클럭 신호의 주파수를다르게 설정하는 서브 시스템
KR100546362B1 (ko) * 2003-08-12 2006-01-26 삼성전자주식회사 메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법
KR100539252B1 (ko) * 2004-03-08 2005-12-27 삼성전자주식회사 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템
KR100551475B1 (ko) * 2004-08-31 2006-02-14 삼성전자주식회사 비주기 클록옵션을 가지는 메모리 모듈과 모듈용 메모리칩 및 허브 칩
US7188208B2 (en) * 2004-09-07 2007-03-06 Intel Corporation Side-by-side inverted memory address and command buses
KR100568546B1 (ko) 2004-10-19 2006-04-07 삼성전자주식회사 메모리 시스템, 반도체 메모리 장치, 및 이 시스템과장치의 출력 데이터 스트로우브 신호 발생 방법
KR100562655B1 (ko) * 2005-02-28 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 동작 제한 필터 및 그 방법
US7339840B2 (en) * 2005-05-13 2008-03-04 Infineon Technologies Ag Memory system and method of accessing memory chips of a memory system
KR100812600B1 (ko) * 2005-09-29 2008-03-13 주식회사 하이닉스반도체 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자
KR101260632B1 (ko) 2005-09-30 2013-05-03 모사이드 테크놀로지스 인코퍼레이티드 출력 제어 메모리
US7747833B2 (en) 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
TWI386846B (zh) * 2006-03-30 2013-02-21 Silicon Image Inc 利用共享式非揮發性記憶體初始化多個處理元件之方法、系統及快閃記憶體元件
KR100974222B1 (ko) 2008-11-13 2010-08-06 주식회사 하이닉스반도체 반도체 메모리 장치
US20100169698A1 (en) * 2008-12-25 2010-07-01 Kabushiki Kaisha Toshiba Recording medium control element, recording medium control circuit board, and recording medium control device
CN101923524B (zh) * 2010-08-04 2012-08-22 苏州国芯科技有限公司 一种基于clb总线的存储器接口方法
KR20130000241A (ko) * 2011-06-22 2013-01-02 에스케이하이닉스 주식회사 칩 선택 회로 및 이를 포함하는 반도체 장치
CN103714012B (zh) * 2013-12-30 2016-08-17 龙芯中科技术有限公司 数据处理方法和装置
KR102190962B1 (ko) 2013-12-30 2020-12-14 삼성전자주식회사 코맨드 처리 회로 및 이를 포함하는 메모리 장치
KR102420152B1 (ko) 2015-11-18 2022-07-13 삼성전자주식회사 메모리 시스템에서의 다중 통신 장치
KR102641515B1 (ko) * 2016-09-19 2024-02-28 삼성전자주식회사 메모리 장치 및 그것의 클록 분배 방법
US10437514B2 (en) * 2017-10-02 2019-10-08 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
US10915474B2 (en) 2017-11-29 2021-02-09 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
US11132307B2 (en) 2018-05-25 2021-09-28 Rambus Inc. Low latency memory access
CN111128258B (zh) * 2018-10-30 2024-09-27 长鑫存储技术有限公司 电源调节电路及方法、存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1162182A (zh) * 1996-01-17 1997-10-15 三菱电机株式会社 减少其输入缓冲电路所消耗的电流的同步型半导体存储器
CN1297566A (zh) * 1998-04-21 2001-05-30 松下电器产业株式会社 半导体存储装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1243138A (en) * 1984-03-09 1988-10-11 Masahiro Kodama High speed memory access circuit of crt display unit
JP3476231B2 (ja) * 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
JP2742220B2 (ja) * 1994-09-09 1998-04-22 松下電器産業株式会社 半導体記憶装置
JPH1011966A (ja) * 1996-06-27 1998-01-16 Mitsubishi Electric Corp 同期型半導体記憶装置および同期型メモリモジュール
WO1998013828A1 (fr) * 1996-09-26 1998-04-02 Mitsubishi Denki Kabushiki Kaisha Memoire a semi-conducteur du type synchrone
US5933379A (en) * 1996-11-18 1999-08-03 Samsung Electronics, Co., Ltd. Method and circuit for testing a semiconductor memory device operating at high frequency
JPH10334659A (ja) 1997-05-29 1998-12-18 Mitsubishi Electric Corp 同期型半導体記憶装置
US5978284A (en) * 1997-08-22 1999-11-02 Micron Technology, Inc. Synchronous memory with programmable read latency
KR100252048B1 (ko) * 1997-11-18 2000-05-01 윤종용 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법
KR100265610B1 (ko) * 1997-12-31 2000-10-02 김영환 데이터 전송속도를 증가시킨 더블 데이터 레이트 싱크로너스 디램
JPH11213666A (ja) * 1998-01-30 1999-08-06 Mitsubishi Electric Corp 出力回路および同期型半導体記憶装置
JP4043151B2 (ja) 1998-08-26 2008-02-06 富士通株式会社 高速ランダムアクセス可能なメモリデバイス
KR100301046B1 (ko) * 1998-09-01 2001-09-06 윤종용 그래픽처리속도를향상시킬수있는듀얼포트를갖는고속싱크로너스메모리장치
US6807613B1 (en) * 2000-08-21 2004-10-19 Mircon Technology, Inc. Synchronized write data on a high speed memory bus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1162182A (zh) * 1996-01-17 1997-10-15 三菱电机株式会社 减少其输入缓冲电路所消耗的电流的同步型半导体存储器
CN1297566A (zh) * 1998-04-21 2001-05-30 松下电器产业株式会社 半导体存储装置

Also Published As

Publication number Publication date
JP4700636B2 (ja) 2011-06-15
CN1343987A (zh) 2002-04-10
DE10144247A1 (de) 2002-03-14
GB2370667B (en) 2003-02-12
GB0120457D0 (en) 2001-10-17
JP2002133867A (ja) 2002-05-10
US20020039324A1 (en) 2002-04-04
TW530207B (en) 2003-05-01
GB2370667A (en) 2002-07-03
US6496445B2 (en) 2002-12-17
JP2007200542A (ja) 2007-08-09
DE10144247B4 (de) 2013-11-14
JP3960583B2 (ja) 2007-08-15

Similar Documents

Publication Publication Date Title
CN1343987B (zh) 半导体存储器件及采用其的存储模块和系统
US7024518B2 (en) Dual-port buffer-to-memory interface
US11815940B2 (en) Dynamic random access memory (DRAM) component for high-performance, high-capacity registered memory modules
US6972981B2 (en) Semiconductor memory module
US6742098B1 (en) Dual-port buffer-to-memory interface
US20070005831A1 (en) Semiconductor memory system
US8458507B2 (en) Bus frequency adjustment circuitry for use in a dynamic random access memory device
US20050278490A1 (en) Memory access control apparatus and method of controlling memory access
US20120324152A1 (en) Memory controller with bi-directional buffer for achieving high speed capability and related method thereof
US8140783B2 (en) Memory system for selectively transmitting command and address signals
CN101131864A (zh) 用于传送存储器时钟信号的方法和电路
WO2006138740A2 (en) Systems with variable link widths
KR100483641B1 (ko) 반도체 집적 회로 및 메모리 시스템
CN212484941U (zh) 时钟电路以及存储器
KR100396885B1 (ko) 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈
US6567321B2 (en) Semiconductor memory device using dedicated command and address strobe signal and associated method
KR20040094181A (ko) 커맨드 신호와 어드레스 신호의 고속 전송이 가능한메모리 시스템
US6260106B1 (en) Synchronous data storage system having re-drive circuits for reduced signal line loading
KR100327330B1 (ko) 램버스디램반도체장치
CN114187942B (zh) 时钟电路以及存储器
GB2379542A (en) System comprising a memory module
JP2001357672A (ja) 省消費電力型メモリモジュール

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100505

Termination date: 20140830

EXPY Termination of patent right or utility model