CN1297566A - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置,设置各自带有分层型字线构成的4个存储组(10—13)。在各存储组中在固定了主字线的选择的情况下可以改变激活的副字线及列选择线,在特定的模式通过上述控制分组(PKT)被指定时模式判定器(15)在固定了每个存储组的主字改变使能(MEN0—3)信号的逻辑电平的情况下生成每个存储组的副字改变使能(SEN0—3)信号及每个存储组的列改变使能(CEN0—3)信号的各自的上升沿。由此提高了各存储组的行存取速度。

Description

半导体存储装置
本发明涉及一种半导体存储装置，特别是涉及带有分层型字线构成的半导体存储装置。
为了缓和配线间距，在近年的高速、高密度DRAM(dynamic randomaccess memory)中采用分层型字线构成。这是由主字线和副字线这2层构成字线而成的。其中1例为公开于日本国特开平6-195964号公报(1994年7月15日公开)中的DRAM。在T.sugibayashi,eta1.,“A 30ns 256MbDRAM with Multi-Divided Array Structure”,ISSCC,Digest of TechnicalPapers,pp50-51，Feb.,1993中表示使用了非多路的地址输入的DRAM的例子。根据这些以往例，只有与公共的主字线相关的多根副字线之中的一部分被激活。
但是，以往即便在依次或随机激活与公共的主字线相关的多根副字线的情况下，如下(1)主字线的激活、(2)副字线的激活、(3)副字线的非激活、(4)主字线的非激活这样的次序被反复。因此，每当改变激活的副字线就必须重新选择主字线，无法提高行存取的速度。
本发明的目的就是为了提高带有分层型字线构成的半导体存储装置的行存取速度。
 为了达到此目的，本发明所采用的构成具备有用于激活某主字线的第1机构和在此主字线被持续激活期间用于改变与此公共的主字线相关的多根副字线之中的被激活的副字线的第2机构。根据此构成，在依次或随机激活与公共的主字线相关的多根副字线的情况下，可以在固定主字线的选择后改变激活的副字线，因此，与以往相比提高了行存取速度。最好采用这样的构成，即只要在特定的模式通过所给的控制分组被指定时上述第2机构就动作。
下面对附图进行简单说明。
图1为表示与本发明相关的半导体存储装置的构成例的框图。
图2为表示图1的半导体存储装置中所给的详细的控制分组的时序图。
图3为表示图1的存储组的详细构成的图。
图4为表示图3中的读出放大器驱动器、读出放大器及列开关的详细构成的电路图。
图5为用于说明由图1中的模式判定器判定的3种模式的图。
图6为表示图1的半导体存储装置的动作例的时序图。
图7为表示图1的半导体存储装置的其他动作例的时序图。
图8为表示图3中的副字译码器的详细构成例的电路图。
实施发明的最佳样例
以下参照附图对与本发明的半导体存储装置的实施例进行说明。
图1表示与本发明相关的DRAM芯片的构成例。此DRAM芯片除了各自带有分层型字线构成的4个存储组(BANK0-3)10、11、12、13之外还具备有接口14、模式判定器15、主字预译码器16、副字预译码器17和列预译码器18。接口14与外部时钟(CLK)信号同步地输入控制分组PKT。PKT如图2所示那样由4位(PKT0-3)构成。在此例中，在CLK信号的4个脉冲周期内，每个存储组的表示模式指定的3位M0-3、表示行地址的6位RA0-5、表示列地址的6位CA0-5通过PKT被输入到该DRAM芯片。如图1所示，模式指定M0-3被输入到模式判定器15。行地址RA0-5之中表示主字地址MWA的部分和表示副字地址SWA的部分分别被输入到主字预译码器16和副字预译码器17。列地址CA0-5被输入到列预译码器18。模式判定器15判定M0-3指定哪种模式并把与该判定结果相应的控制信号送往各电路模块。在图1中表示有每个存储组的主字改变使能(MEN0-3)信号、每个存储组的副字改变使能(SEN0-3)信号、每个存储组的列改变使能(CEN0-3)信号。主字预译码器16、副字预译码器17和列预译码器18分别把主字预译码(MPD)信号、副字预译码(SPD)信号、列预译码(CPD)信号各自送往BANK0-3。还有，在图1中省略了数据的输入输出通路、电路模块之间的时序信号及其他的控制信号的显示。
图3表示BANK0的详细构成。BANK0具备有相互之间带有同样内部构成的多个存储模块、主字译码器22和列译码器23。存储模块的实际的个数比如为8个，但为简化说明，图上只显示2个存储模块(BLK0、BLK1)20和21。BLK0具备有被配置成矩阵状的多个存储单元MC、多根副字线、多个副字线驱动器、1根副字选择线S0、1个副字译码器SD0、1个读出放大器驱动器DR0、多个读出放大器、多个列开关和多对位线。为简化说明，在图3中只显示2根副字线SWL00及SWL01、2个副字线驱动器SWD00及SWD01、2个读出放大器SA00及SA01和2对位线BL00及BL01。SWL00及SWL01各自被连接到对应的多个存储单元。主字译码器22响应MEN0信号的上升沿并锁存MPD信号、且根据该锁存了的CPD信号并通过多个主字线驱动器中的1个激活与此对应的1根主字线。为简化说明，在图3中只显示2根主字线MWL0及MWL1和2个主字线驱动器MWD0及MWD1。SD0响应SEN0信号的上升沿并锁存SPD信号、且根据该锁存了的SPD信号决定是否激活S0。SWD00在MWL0和S0双方都被激活的情况下激活SWL00。SWD01在MWL1和S0双方都被激活的情况下激活SWL01。DR0响应SEN0信号的上升沿并锁存SPD信号、且根据该锁存了的SPD信号决定是否供给用于使SA00及SA01动作的电压。具体来说，BLK0在被SPD信号指定的情况下，S0通过SD0、SA00及SA01通过DR0分别被激活。SA00及SA01各自通过BL00及BL01被接合到对应的多个存储单元上。列译码器23响应CEN0信号的上升沿并锁存CPD信号、且根据该锁存了的CPD信号激活多根列选择线中的1根。为简化说明，在图3中只显示4根列选择线C00、C01、C10及C11。SW00在C00被激活的情况下把BL00、SW01在C01被激活的情况下把BL01分别连接到数据线对DL上。还有，在BLK1中，SWL10及SWL11表示副字线，SWD10及SWD11表示副字线驱动器、S1表示副字选择线、SD1表示副字译码器、DR1表示读出放大器驱动器，SA10及SA11表示读出放大器、SW10及SW11表示列开关、BL10及BL11表示位线对。SWL00及SWL10与作为公共的主字线的MWL0相关联。还有，SWL01及SWL11与作为公共的主字线的MWL1相关联。还有，BANK1-3的各内部构成也与图3一样。
图4表示BLK0的部分的详细构成。DR0是由用于响应SEN0信号的上升沿并保持SPD信号的锁存器31、用于对被保持在该锁存器31上的SPD信号进行译码的译码电路32、1个反相器33、1个PMOS晶体管34和2个NMOS晶体管35及36构成。在译码电路32的输出为High的情况下，把用于使SA00及SA01动作的电压(VDD与VSS之差电压)供给到2根信号线37和38之间。如果译码电路32的输出为Low，则信号线37、38的电压借助于NMOS晶体管36被均衡。SA00由2个PMOS晶体管41及42和2个NMOS晶体管43及44所构成。SW00由2个NMOS晶体管51及52所构成。
图5表示模式判定器15判定的3种模式指定。这里对与BANK0相关的模式指定进行说明。在模式A中，MEN0信号、SEN0信号及CEN0信号的各上升沿被生成，使得可以改变激活的主字线、副字线及列选择线。在模式B中，在MEN0信号的逻辑电平被固定的情况下，SEN0信号及CEN0信号的各上升沿被生成，使得可以在固定了主字线的选择的情况下改变激活的副字线及列选择线。在模式C中，在MEN0信号及SEN0信号的逻辑电平的任一方被固定的情况下，CEN0信号的上升沿被生成，使得可以在固定了主字线及副字线的选择的情况下改变激活的列选择线。还有，在其他的特定模式由M0-3指定的情况下，模式判定器15还具备有生成用于不激活主字线、副字线及列选择线的某一方。在此模式被指定的情况下，MEN0信号、SEN0信号及CEN0信号各自下降。但是，也可以分别设置用于个别地不激活主字线、副字线及列选择线的模式。
图6表示BANK0的数据读出的动作例。以下对图6所示的4周期的各周期上的动作进行说明。
在第1周期中，包括了模式A的指定、指定MWL0及BLK0的行地址和指定C00的列地址的PKT被输入。接受了模式A的指定的模式判定器15生成MEN0信号、SEN0信号及CEN0信号的各上升沿。其结果，只有与MWL0相关的多根副字线之中的SWL00被激活，而且在多个读出放大器驱动器之中只有DR0动作，包含SA00及SA01的多个读出放大器被激活。于是，SW00因C00的激活而打开，BLK0中的被指定的存储单元的存储数据在DL上被读出。在此期间，比如SWL10没被激活，DR1也不供给用于使读出放大器动作的电压。
在第2周期中，包括了模式B的指定、指定BLK1的行地址和指定C10的列地址的PKT被输入。接受了模式B的指定的模式判定器15在MEN0信号的逻辑电平被固定的情况下先暂时下降各SEN0信号及CEN0信号后生成SEN0信号及CEN0信号的各自的上升沿，其结果，在MWL00的选择被固定的情况下，SWL10及C10分别取代SWL00及C00而被激活，BLK1中的被指定的存储单元的存储数据在DL上被读出。
在第3周期中，包括了模式C的指定、包括了指定C11的列地址的PKT被输入。接受了模式C的指定的模式判定器15在MEN0信号及SEN0信号的各自的逻辑电平被固定的情况下先暂时下降CEN0信号后生成CEN0信号的上升沿，其结果，在MWL00及SWL10的各自的选择被固定的情况下，C11取代C10被激活，BLK1中的被指定的存储单元的存储数据在DL上被读出。
在第4周期中，包括了用于不激活主字线、副字线及列选择线中的任一方的模式指定的PKT被输入。其结果，MEN0信号及SEN0信号及CEN0信号各自下降，且MWL0、SWL10及C11都不被激活。
图7表示图1的DRAM芯片的其他动作例。根据图7的例子，通过PKT内的M0-3，模式A被指定在BANK1上、然后模式A被指定在BANK2上、然后模式B被指定在BANK2上、最后模式A被指定在BANK3上。根据图1的构成，既可以同时激活多个存储组，也可以对各存储组设定独立的模式。
如上所述，根据上述DRAM芯片的构成，在某主字线被连续激活期间，可以改变与此主字线相关的多根副字线之中的被激活的副字线，因此，与以往相比提高了行存取速度。而且，只限于属于多个存储模块之中的被指定的1个存储模块的副字线和读出放大器而激活该副字线和读出放大器，因此，DRAM芯片的消耗功率被降低。此消耗功率的降低效果在多个存储组同时被激活的DRAM芯片中被很好地发挥。还有，只限于在模式B被指定时可以在固定了主字线的选择的情况下改变激活的副字线，在其他的模式中可以选择其他动作，因此，提高了DRAM芯片在使用上的灵活性。还有，使用了控制分组进行地址输入，因此，与非多路地址输入的情形相比可以减少DRAM封装的引脚数。但是，本发明也可以适用于具有单一存储组构成的DRAM芯片和不使用控制分组的DRAM芯片。
还有，在上述实施例中，行地址的一部分表示了副字地址，但也可以设成列地址的一部分表示副字地址。在各存储组中也可以采用用于多位的脉冲串式读出的构成。控制分组的位宽度不限于上述例子而是任意的。也可以利用控制分组设定刷新、测试、电源断开等各种模式。
那么，在上述例子中，只有与公用的主字线相关的多根副字线之中的1根副字线被激活。但是，与不采用分层型字线构成的情形相比，可以以所谓的页模式连续存取的存储单元的个数变得极少。也就是说，页长度变短。在想要延长此页长度的情况下，只要有至少2根副字线同时被激活即可。
图8表示为了延长页长度所适用的BANK0内的副字译码器的详细构成例。在图8中，除了图3中的SD0、SD1、S0、S1之外还有另外2个副字译码器SD2及SD3和另外2个副字选择线S2及S3。但是，在图中省略了用于响应SEN0信号的上升沿并保持SPD信号的锁存器。如图8所示，SPD信号至少通过6根信号线SPD2、XSPD2、SPD1、XSPD1、SPD0及XSPD0被传输。SPD2及XSPD2为1组互补信号线，SPD1及XSPD1为另外1组互补信号线，SPD0及XSPD0为再另外1组互补信号线。SD0被构成为在SPD2、SPD1及SPD0的各自的逻辑电平为High的情况下激活S0。SD1被构成为在SPD2、SPD1及XSPD0的各自的逻辑电平为High的情况下激活S1。SD2被构成为在SPD2、XSPD1及SPD0的各自的逻辑电平为High的情况下激活S2。SD3被构成为在SPD2、XSPD1及XSPD0的各自的逻辑电平为High的情况下激活S3。
根据图8的构成，SPD2及XSPD2中的一方的信号线的逻辑电平、SPD1及XSPD1中的一方的信号线的逻辑电平和SPD0及XSPD0中的一方的信号线的逻辑电平通常被设定为High。在此情况下，S0、S1、S2及S3之中的2根以上的副字选择线不可能同时被激活。为了同时激活S0及S1使页长度延长，SPD2、SPD1、SPD0及XSPD0的各自的逻辑电平被设定为High。在此情况下，BLK0内的1根副字线和BLK1内的1根副字线同时被激活。对此，DR0及DR1各自供给用于使多个读出放大器动作的电压。为了同时激活4根副字线，只要把SPD2、SPD1、XSPD1、SPD0及XSPD0的各自的逻辑电平设定为High即可。
根据本发明，提供了具有提高了的行存取速度的DRAM芯片。但是，只要有分层型字线构成，本发明也可以适用于DRAM以外的其他半导体存储装置。

Claims (5)

1．一种半导体存储装置，是带有分层型字线构成的半导体存储装置，其特征在于具备有多个存储单元、各自与上述多个存储单元之中对应的存储单元连接的多根副字线、上述多根副字线所公用相关的主字线、用于激活上述主字线的第1机构和用于在上述主字线被连续激活期间改变上述多根副字线之中的被激活的副字线的第2机构。
2．根据权利要求1所述的半导体存储装置，其特征在于还具备有用于输入控制分组的机构和用于在特定的模式通过上述控制分组被指定时使上述第2机构动作的机构。
3．根据权利要求1所述的半导体存储装置，其特征在于还具备有用于同时激活至少2根以上的上述多根副字线的机构。
4．根据权利要求1所述的半导体存储装置，其特征在于还具备有各自与上述多个存储单元之中对应的存储单元结合的多个读出放大器和用于只激活上述多个读出放大器之中与上述多根副字线之中的被激活的副字线连接的存储单元结合的读出放大器的机构。
5．根据权利要求1所述的半导体存储装置，其特征在于上述半导体存储装置带有多个存储组，上述多个存储组各自具备有上述多个存储单元、上述多根副字线、上述主字线、上述第1机构和上述第2机构。
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