DE10128254B4

DE10128254B4 - Integrierter Speicher mit einem Speicherzellenfeld mit mehreren Segmenten und Verfahren zu seinem Betrieb

Info

Publication number: DE10128254B4
Application number: DE10128254.0A
Authority: DE
Inventors: Sebastian Kuhne; Dr. Fischer Helmut; Dr. Klehn Bernd; Alexander Benedix; Helmut Schneider
Original assignee: Polaris Innovations Ltd
Current assignee: Polaris Innovations Ltd
Priority date: 2001-06-11
Filing date: 2001-06-11
Publication date: 2016-09-01
Anticipated expiration: 2021-06-12
Also published as: US20020186610A1; US6665228B2; DE10128254A1

Abstract

Integrierter Speicher – mit einem Speicherzellenfeld (1) mit Speicherzellen (MC), die mit Wortleitungen (WL1 bis WL4) und Bitleitungen (BL) verbunden sind, – bei dem das Speicherzellenfeld in mehrere getrennte Segmente (11 bis 14) unterteilt ist, – mit einer ersten lokalen Wortleitung (WL11) in einem ersten Segment (11) und einer zweiten lokalen Wortleitung (WL12) in einem zweiten Segment (12), wobei die erste und zweite lokale Wortleitung zusammen eine gemeinsame globale Wortleitung (WL1) bilden, – bei dem die globale Wortleitung (WL1) über einen Reihendecoder (RDEC) decodiert wird, dadurch gekennzeichnet, daß – die erste und zweite lokale Wortleitung (WL11, WL12) derart mit einem Spaltendecoder (CDEC) verschaltet sind, daß sie einzeln oder gemeinsam in Abhängigkeit einer Spaltenadresse (CADR) decodierbar sind und – ein Versorgungspotentialanschluß (Vpot) einer jeden lokalen Wortleitung über den Spaltendecoder (CDEC) decodierbar mit einer Leitung (GVL) für ein Versorgungspotential verbindbar ist.

Description

Die vorliegende Erfindung betrifft einen integrierten Speicher mit einem Speicherzellenfeld mit Speicherzellen, die mit Wortleitungen und Bitleitungen verbunden sind, bei dem das Speicherzellenfeld in mehrere getrennte Segmente mit jeweiligen lokalen Wortleitungen unterteilt ist, sowie ein Verfahren zu seinem Betrieb.
Ein integrierter Speicher wie beispielsweise ein sogenannter DRAM-Speicher weist im allgemeinen ein Speicherzellenfeld auf, das Bitleitungen und Wortleitungen umfasst. Die Speicherzellen sind dabei in Kreuzungspunkten der Bitleitungen und Wortleitungen angeordnet. Die Speicherzellen sind mit einer der Bitleitungen und einer der Wortleitungen verbunden. Zur Auswahl einer der Speicherzellen wird die entsprechende Wortleitung über einen Reihendecoder aktiviert, wodurch im Anschluß ein Auslesen oder Schreiben eines Datensignals einer Speicherzelle über die über einen Spaltendecoder ausgewählte Bitleitung erfolgen kann.
Um die Wortleitungen möglichst schnell zu aktivieren, werden diese beispielsweise mehrschichtig aufgebaut. Jede Wortleitung weist in diesem Fall in jeweils unterschiedlichen Verdrahtungsebenen des Speichers angeordnete erste leitfähige Strukturen und zweite leitfähige Strukturen auf. Die unterschiedlichen Verdrahtungsebenen sind durch übereinander beziehungsweise untereinander angeordnete leitfähige Schichten des Speichers gebildet. Dabei sind üblicherweise die ersten leitfähigen Strukturen durch ein Metall, die zweiten leitfähigen Strukturen durch Polysilizium realisiert. Während die ersten leitfähigen Strukturen im wesentlichen einstückig ausgeführt sind, sind die zweiten leitfähigen Strukturen in mehreren Segmenten unterteilt angeordnet. Jede dieser lokalen Wortleitungen ist über eine entsprechende Durchkontaktierung mit der zugehörigen ersten leitfähigen Struktur verbunden. Dabei sind die zweiten leitfähigen Strukturen mit den Speicherzellen verbunden.
Zum Ansprechen von Speicherzellen werden häufig lokale Treiberschaltungen vorgesehen. Diese verbinden in Abhängigkeit eines Aktivierungszustandes der Wortleitung beziehungsweise von deren ersten leitfähigen Strukturen das entsprechende Wortleitungssegment beziehungsweise deren zweite leitfähigen Strukturen mit einer Spannungsquelle zur Bereitstellung eines Versorgungspotentials.
Man kann eine hohe Aktivierungsgeschwindigkeit einer Wortleitung durch Vorsehen von besonders stark dimensionierten Treiberschaltungen erreichen. Dies hat üblicherweise einen hohen Platzaufwand auf dem Speicherchip zur Folge. Ebenso kann eine hohe Aktivierungsgeschwindigkeit einer Wortleitung durch technologisch vergleichsweise aufwendige Maßnahmen, wie die Verringerung des Schichtwiderstandes von Wortleitungen aus Polysilizium, erreicht werden. Zu diesem Zweck wird beispielsweise eine Metalleiterbahn parallel zu einer Polysilizium-Leiterbahn geführt. In diesem Fall ergibt sich das Erfordernis, wenigstens zwei Verdrahtungsebenen, wie oben beschrieben, bereitzustellen.
Aus der US 4,618,945 A ist ein integrierter Speicher mit einer Vielzahl in einzelnen Segmenten angeordneten Speicherzellen bekannt. Jedes einzelnes Segment enthält eine lokale Wortleitung, die über einen Schalter an eine globale Wortleitung angeschlossen ist. Die einzelnen Schalter werden über entsprechende Signale angesteuert, die von einem Spaltenselektor erzeugt werden.
Aus der EP 1 074 994 A1 ist eine hierarchische Wortleitungs-Struktur für eine integrierte Speicheranordnung bekannt, wobei lokale Wortleitungen in jedem Speichersegment mit einer Haupt-Wortleitung verbunden sind. Unterschiedliche lokale Wortleitungen können in unterschiedliche Zustände versetzt werden.
Aus der EP 0 600 184 A2 ist eine DRAM-Anordnung mit einem segmentierten Speicherzellenfeld bekannt. Hierbei sind Decoder vorgesehen, die Versorgungspotentialanschlüsse einer jeden lokalen Wortleitung eines Segments mit einem Versorgungspotential verbinden. Die Decoder werden in Abhängigkeit eines Wortleitungsdecoders SDD abhängig von einer Reihenadresse angesteuert, wobei bei jedem Zugriff jeweils Decoder mehrerer Segmente gleichzeitig aktiviert werden. Die vom Decoder SDD empfangenen Adreßsignale ADIII werden von Reihenadreßsignalen abgeleitet.
Aus der US 5,970019 A ist eine integrierte Speicheranordnung bekannt, bei der lokale Wortleitungen einer Reihe mit den Speicherzellen verbunden sind. Die lokalen Wortleitungen sind mit einer Haupt-Wortleitung verbunden. Die lokalen Wortleitungen werden dabei über Schalter aktiviert.
Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicher der eingangs genannten Art anzugeben, der eine möglichst schnelle und stromsparende Aktivierung einer Wortleitung erlaubt.
Außerdem ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betrieb eines derartigen integrierten Speichers anzugeben.
Die Aufgabe betreffend den integrierten Speicher wird gelöst durch einen integrierten Speicher gemäß Patentanspruch 1. Die Aufgabe betreffend das Verfahren wird gelöst durch ein Verfahren gemäß Patentanspruch 6 und durch ein Verfahren gemäß Patentanspruch 7.
Der integrierte Speicher weist eine erste lokale Wortleitung in einem ersten Segment des Speicherzellenfeldes und eine zweite lokale Wortleitung in einem zweiten Segment auf, wobei die erste und zweite lokale Wortleitung eine gemeinsame globale Wortleitung bilden. Die globale Wortleitung wird dabei über einen Reihendecoder decodiert. Die erste und zweite lokale Wortleitung sind außerdem mit einem Spaltendecoder derart verschaltet, daß sie einzeln und segmentweise in Abhängigkeit einer Spaltenadresse decodiert werden können. Das heißt, die jeweiligen Wortleitungssegmente beziehungsweise die entsprechenden lokalen Wortleitungen können vorteilhaft nur dann aktiviert werden, wenn sie bei einem Lese- oder Schreibzugriff auch tatsächlich benötigt werden. Dies wird durch die Verwendung einer Spaltenadresse bei der Decodierung eines Wortleitungssegmentes beziehungsweise einer lokalen Wortleitung ermöglicht.
Es kann dadurch eine höhere Aktivierungsgeschwindigkeit zur Aktivierung einer Wortleitung erreicht werden, da mit Auswahl nur einer lokalen Wortleitung in einem Segment die effektive Last am Wortleitungsdecoder vergleichsweise gering gehalten werden kann. Zudem wird ein vergleichsweise geringer Stromverbrauch ermöglicht, da in einem Zugriffszyklus lediglich ein Teil der Wortleitung und in Verbindung damit eine geringere Anzahl von Wortleitungstreibern aktiviert wird.
Dementsprechend wird in einem Betriebsverfahren des erfindungsgemäßen Speichers innerhalb eines Zugriffszyklus' in Abhängigkeit der Spaltenadresse nur die erste oder zweite lokale Wortleitung für einen Speicherzellenzugriff aktiviert.
Insbesondere für einen sogenannten Refresh-Betrieb des integrierten Speichers ist es vorteilhaft, wenn man zwischen zwei Betriebsarten des Speichers wählen kann. Bei einer möglichst schnellen Durchführung eines Refreshs werden in einer ersten Betriebsart innerhalb des Zugriffzyklus' in Abhängigkeit der Spaltenadresse die erste und zweite lokale Wortleitung und damit zwei Wortleitungssegmente für einen Speicherzellenzugriff gleichzeitig aktiviert. Will man im Gegensatz dazu im Refresh-Betrieb einen möglichst kleinen Spitzenstrom erreichen, werden in einer zweiten Betiebsart die jeweiligen lokalen Wortleitungen in einem Segment jeweils zeitlich gestaffelt aktiviert. Eine ähnliche Betriebsart ist auch für einen Normalbetrieb vorteilhaft, in dem bei einem Speicherzellenzugriff eine gesamte Reihe in einem sogenannten offenen Page-Modus geöffnet wird. Durch ein zeitlich versetztes Ansteuern der Wortleitungssegmente kann der Spitzenstrom im Normalbetrieb klein gehalten werden.
In einer vorteilhaften Ausführungsform des erfindungsgemäßen Speichers weist dieser eine Hauptwortleitung auf, die über die Segmente des Speicherzellenfeldes verläuft. Die Hauptwortleitung treibt in jeweils einem der Segmente eine zugehörige lokale Wortleitung. Zur Decodierung in Abhängigkeit einer Spaltenadresse ist ein Versorgungspotentialanschluß einer jeden lokalen Wortleitung über den Spaltendecoder decodierbar mit einer Leitung für ein Versorgungspotential verbindbar.
Weitere vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeichnet.
Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen:
1 und 2 jeweils Ausführungsbeispiele eines erfindungsgemäßen integrierten Speichers,
3 eine detailliertere Darstellung eines Wortleitungstreibers,
4 eine schematische Darstellung eines integrierten Speichers mit üblicher Wortleitungssegmentierung.
In 4 ist ein üblicher integrierter DRAM-Speicher mit einem Speicherzellenfeld 10 dargestellt, das in mehrere getrennte Segmente 110 bis 140 unterteilt ist. Das Speicherzellenfeld 10 weist Wortleitungen WL10 bis WL40 und Bitleitungen BL auf. Jede der Wortleitungen WL10 bis WL40 wird durch jeweils mehrere lokale Wortleitungen beziehungsweise Wortleitungssegmente gebildet. So bilden die lokalen Wortleitungen WL410, WL420, WL430 und WL440 die Wortleitung WL40. Die lokalen Wortleitungen WL110 bis WL440 sind in jedem der Segmente 110 bis 140 über jeweilige Treiberschaltungen mit einer Hauptwortleitungen HWL verbunden. Dabei ist ein Steuereingang einer jeweiligen Treiberschaltung mit der Hauptwortleitung HWL verbunden, ein Spannungsversorgungsanschluß einer jeweiligen Treiberschaltung mit einer Spannungsversorgungsleitung VP, die über den Reihendecoder RDEC zuschaltbar und abschaltbar ist. Die Hauptwortleitung HWL ist ebenfalls über eine Treiberschaltung mit dem Reihendecoder RDEC verbunden. Der Spaltendecoder CDEC dient zur Decodierung der entsprechenden Bitleitung beim Auslesen eines Datensignals.
Im folgenden wird ein Betrieb eines Speichers gemäß 4 näher erläutert.
In einem ersten Schritt erhält der Speicherchip ein Reihenaktivierungs-Kommando ACT und die entsprechende Reihenadresse RADR. Diese Reihenadresse decodiert eine der Wortleitungen WL10 bis WL40. In diesem Zusammenhang ist es möglich, daß zwar mehrere Wortleitungen auf dem gesamten Speicherchip aktiviert werden, diese müssen jedoch in verschiedenen Speicherzellenfeldern beziehungsweise in verschiedenen sogenannten Array Blöcken liegen. Es wird als nächstes die Hauptwortleitung HWL aktiviert, der im vorliegenden Beispiel vier lokale Wortleitungen jeweils in einem Segment zugeordnet sind. Außerdem wird eine der vier Wortleitungs-Versorgungsspannungen, die über die Versorgungsleitungen VP senkrecht zur Wortleitungsrichtung durch das Speicherzellenfeld geführt werden, aktiviert.
Wenn das Auswahlsignal auf der Hauptwortleitung HWL und das entsprechende Versorgungspotential die Wortleitungssegment-Treiberschaltungen erreichen, steigt das Potential auf der ausgewählten lokalen Wortleitung dem Versorgungspotential auf einer der Leitungen VP folgend in Abhängigkeit von der Gesamtlast an. Alle angeschlossenen Speicherzellen MC aller vier Wortleitungssegmente einer ausgewählten Wortleitung werden ab einem bestimmten Wortleitungspotential mit den entsprechenden Bitleitungen verbunden, um die in den Speicherzellen gespeicherten Datensignale auslesen zu können. Die Leseverstärker entlang der ausgewählten Wortleitung werden zu einem definierten Zeitpunkt angeschaltet und verstärken das ausgelesene Datensignal auf der entsprechenden Bitleitung. In einer üblichen Ausführungsform sind die Bitleitungen komplementär ausgeführt. Wenn das auf der entsprechenden Bitleitung auszulesende Datensignal einen bestimmten Potentialwert erreicht hat, kann ein Spaltenzugriff erfolgen. Dabei werden vom Spaltendecoder CADR die jeweiligen Leseverstärker ausdecodiert und an über das Speicherzellenfeld geführte Datenleitungen angeschlossen. Nachdem das Datensignal durch einen Lesebefehl aus dem Speicher ausgelesen wurde, werden alle vier aktiven Wortleitungssegmente einer ausgewählten Wortleitung durch einen Vorladungsbefehl in einen aktiven Zustand vorgeladen.
1 zeigt eine Ausführungsform eines erfindungsgemäßen integrierten DRAM-Speichers mit einem Speicherzellenfeld 1 mit Speicherzellen MC, die mit Wortleitungen WL1 bis WL4 und Bitleitungen BL verbunden sind. Das Speicherzellenfeld ist in mehrere getrennte Segmente 11 bis 14 unterteilt. Die lokalen Wortleitungen WL11, WL12, WL13 und WL14 sind jeweils in getrennten Segmenten angeordnet, wobei sie zusammen eine gemeinsame globale Wortleitung WL1 bilden. Entsprechendes gilt für die Wortleitungen WL2 bis WL4. Die globalen Wortleitungen WL1 bis WL4 sind über einen Reihendecoder RDEC decodierbar, wobei die lokalen Wortleitungen in den jeweiligen Segmenten derart mit dem Reihendecoder verschaltet sind, daß beim Decodieren der jeweiligen globalen Wortleitung vom Reihendecoder die zugehörigen lokalen Wortleitungen decodiert werden. Das heißt, beispielhaft anhand der Wortleitung WL1 erläutert, daß beim Decodieren der Wortleitung WL1 über den Reihendecoder RDEC von diesem die lokalen Wortleitungen WL11 bis WL14 decodiert werden.
Der Speicher weist außerdem eine Hauptwortleitung MWL auf, die über die Segmente 11 bis 14 des Speicherzellenfeldes 1 verläuft. Die Hauptwortleitung MWL treibt in jeweils einem der Segments 11 bis 14 mehrere lokale Wortleitungen. Beispielhaft am Segment 11 erläutert, sind die lokalen Wortleitungen WL11 bis WL41 über jeweilige Treiberschaltungen 21 bis 24 mit der Hauptwortleitung MWL verbunden.
Eine derartige Treiberschaltung ist beispielhaft in 3 gezeigt. Sie ist als übliche Inverterschaltung ausgeführt mit einem Steuereingang S und einem Spannungsversorgungsanschluß U.
Wie in 1 dargestellt, ist ein Steuereingang S einer jeweiligen Treiberschaltung mit der Hauptwortleitung MWL verbunden. Ein Spannungsversorgungsanschluß U einer jeweiligen Treiberschaltung ist mit einer der Spannungsversorgungsleitungen VL1 bis VL4 des jeweiligen Segmentes 11 bis 14 verbunden. Die Spannungsversorgungsleitungen VL1 bis VL4 sind jeweils über Logikschaltungen L1 bis L4 mit einer globalen, mehreren Segmenten zugeordneten Spannungsversorgungsleitung GVL verbunden. Die Logikschaltungen L1 bis L4 weisen jeweils einen Steuereingang auf, der mit dem Spaltendecoder CDEC verbunden ist. Damit ist jede der Spannungsversorgungsleitungen VL1 bis VL4 über den Spaltendecoder CDEC mit der globalen Spannungsversorgungsleitung GVL verbindbar. Diese ist ihrerseits mit dem Reihendecoder RDEC verbunden. Damit ist der Versorgungspotentialanschluß Vpot einer jeden lokalen Wortleitung über den Reihendecoder RDEC und Spaltendecoder CDEC decodierbar mit der Leitung GVL verbindbar.
Im folgenden wird ein Betrieb des in 1 dargestellten erfindungsgemäßen Speichers näher erläutert.
Der Speicherchip erhält ein Reihenaktivierungs-Kommando ACT und eine Reihenadresse RADR. Außerdem erhält der Chip über einen Lesebefehl RD eine Spaltenadresse CADR. Die Reihenadresse RADR decodiert eine der Wortleitungen WL1 bis WL4. Es können prinzipiell mehrere Wortleitungen auf dem gesamten Speicherchip aktiviert werden, diese müssen jedoch in verschiedenen Speicherzellenfeldern beziehungsweise in verschiedenen sogenannten Array Blöcken liegen. Über den Treiber MT wird die Hauptwortleitung MWL aktiviert. In diesem Beispiel ist eine Hauptwortleitung MWL jeweils vier lokalen Wortleitungen zugeordnet. Außerdem wird über den Reihendecoder RDEC eine der vier Leitungen der globalen Spannungsversorgungsleitung GVL mit einem entsprechenden Versorgungspotential beaufschlagt.
Aus der Spaltenadresse CADR wird eines der vier Wortleitungssegmente einer Wortleitung ausdecodiert, wobei in einer alternativen Betriebsweise auch mehrere Wortleitungssegmente ausgewählt werden können. Es werden insbesondere mehr als ein Wortleitungssegment decodiert, wenn beispielsweise ein Lesebefehl eine Segmentgrenze überschreitet. Die Logikschaltungen L1 bis L4 werden in entsprechender Weise angesteuert, so daß lediglich in dem selektierten Segment das Versorgungspotential der globalen Spannungsversorgungsleitung GVL über die Treiber T weitergegeben wird. Dieses liegt nun für das ausgewählte Wortleitungssegment an dem Spannungsversorgungsanschluß einer der Treiberschaltungen an.
Wenn das Auswahlsignal der Hauptwortleitung MWL und das Versorgungspotential der globalen Spannungsversorgungsleitung GVL die selektierte Treiberschaltung erreicht, steigt das Potential auf der ausgewählten lokalen Wortleitung in Abhängigkeit von der Gesamtlast. Alle Leseverstärker SA im aktiven Segment werden zu einem bestimmten Zeitpunkt angeschaltet und verstärken das auszulesende Datensignal auf der entsprechenden Bitleitung. Nachdem das Datensignal aus dem Speicher ausgelesen wurde, wird das aktive Wortleitungssegment wieder durch einen Vorladungsbefehl auf den inaktiven Zustand vorgeladen.
In 2 ist eine weitere Ausführungsform eines erfindungsgemäßen Speichers dargestellt, bei der für jede der Wortleitungen WL1 bis WL3 eine Metallbahn MB1 bis MB3 vorhanden ist. Zudem sind die Spannungsversorgungsleitungen VL10 bis VL40 direkt mit dem Spaltendecoder CDEC verbunden. Damit ist der Versorgungspotentialanschluß Vpot einer jeden lokalen Wortleitung über den Spaltendecoder CDEC decodierbar mit einer Leitung für ein Versorgungspotential verbindbar.
Die Vorteile aller Ausführungsformen des erfindungsgemäßen integrierten Speichers liegen vor allem im geringeren Stromverbrauch beim Speicherzellenzugriff, da es möglich ist, in einem Zugriffszyklus lediglich einen Teil einer ausgewählten Wortleitung (beispielsweise nur ein Wortleitungssegment) und zudem eine geringe Anzahl von Wortleitungstreibern zu aktivieren. Dadurch kann ebenfalls die effektive Last am Reihendecoder RDEC verringert werden, was insbesondere die Zugriffsgeschwindigkeit verbessert. Aus dem schnellen Aktivieren einer Wortleitung folgt außerdem eine Verringerung der internen Wartezeit des Speichers von der Aktivierung der Wortleitung bis zum Auslesen des ersten Datensignals aus einem der zur Wortleitung gehörenden Leseverstärker. Im Refresh-Betrieb kann man zwischen möglichst schneller Ausführung (das heißt, alle Wortleitungstreiber gleichzeitig aktivieren) und möglichst kleinem Spitzenstrom (die Wortleitungstreiber werden mit der Spaltenadresse nacheinander aktiviert) wählen. Beim Betrieb des Speichers ist insbesondere darauf zu achten, daß die Spaltenadresseninformation bereits gleichzeitig mit oder kurz nach der Aktivierung einer Reihenadresse zur Verfügung steht.
Bezugszeichenliste

1, 10: Speicherzellenfeld
11 bis 14: Segment
21 bis 24: Treiberschaltung
110 bis 140: Segment
WL1 bis WL4: Wortleitung
WL11 bis WL44: lokale Wortleitung
MWL, HWL: Hauptwortleitung
WL10 bis WL40: Wortleitung
WL110 bis WL440: lokale Wortleitung
BL: Bitleitungen
MC: Speicherzellen
SA: Leseverstärker
GVL: globale Spannungsversorgungsleitung
VL1 bis VL4: Spannungsversorgungsleitung
VL10 bis VL40: Spannungsversorgungsleitung
MB1 bis MB3: Metallbahn
RDEC: Reihendecoder
CDEC: Spaltendecoder
RADR: Reihenadresse
CADR: Spaltenadresse
ACT: Aktivierungs-Kommando
RD: Lesebefehl
L1 bis L4: Logikschaltung
MT: Treiber
T: Treiber
S: Steuereingang
U: Spannungsversorgungsanschluß
Vpot: Versorgungspotentialanschluß

Claims

Integrierter Speicher – mit einem Speicherzellenfeld (1) mit Speicherzellen (MC), die mit Wortleitungen (WL1 bis WL4) und Bitleitungen (BL) verbunden sind, – bei dem das Speicherzellenfeld in mehrere getrennte Segmente (11 bis 14) unterteilt ist, – mit einer ersten lokalen Wortleitung (WL11) in einem ersten Segment (11) und einer zweiten lokalen Wortleitung (WL12) in einem zweiten Segment (12), wobei die erste und zweite lokale Wortleitung zusammen eine gemeinsame globale Wortleitung (WL1) bilden, – bei dem die globale Wortleitung (WL1) über einen Reihendecoder (RDEC) decodiert wird, dadurch gekennzeichnet, daß – die erste und zweite lokale Wortleitung (WL11, WL12) derart mit einem Spaltendecoder (CDEC) verschaltet sind, daß sie einzeln oder gemeinsam in Abhängigkeit einer Spaltenadresse (CADR) decodierbar sind und – ein Versorgungspotentialanschluß (Vpot) einer jeden lokalen Wortleitung über den Spaltendecoder (CDEC) decodierbar mit einer Leitung (GVL) für ein Versorgungspotential verbindbar ist.
Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß – der Speicher eine Hauptwortleitung (MWL, MB1) aufweist, die über die Segmente (11 bis 14) des Speicherzellenfeldes verläuft, – die Hauptwortleitung (MWL, MB1) in jeweils einem der Segmente (11) eine zugehörige lokale Wortleitung (WL11) treibt.
Integrierter Speicher nach Anspruch 2, dadurch gekennzeichnet, daß – in jedem der Segmente (11) mehrere lokale Wortleitungen (WL11 bis WL41) vorhanden sind, – die Hauptwortleitung (MWL) in jeweils einem der Segmente (11) mehrere lokale Wortleitungen (WL11 bis WL41) treibt, – der Versorgungspotentialanschluß (Vpot) einer jeden lokalen Wortleitung über den Reihendecoder (RDEC) und Spaltendecoder (CDEC) decodierbar mit der Leitung (GVL) für ein Versorgungspotential verbindbar ist.
Integrierter Speicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß – die lokalen Wortleitungen (WL11 bis WL41) in jedem der Segmente (11) über jeweilige Treiberschaltungen (21 bis 24) mit der Hauptwortleitung (MWL) verbunden sind, wobei – ein Steuereingang (5) einer jeweiligen Treiberschaltung mit der Hauptwortleitung (MWL) verbunden ist, – ein Spannungsversorgungsanschluß (U) einer jeweiligen Treiberschaltung mit einer Spannungsversorgungsleitung (VL1) des jeweiligen Segments (11) verbunden ist, die über den Spaltendecoder (CDEC) zuschaltbar und abschaltbar ist.
Integrierter Speicher nach Anspruch 4, dadurch gekennzeichnet, daß – die Spannungsversorgungsleitung (VL1) des jeweiligen Segments (11) über eine Logikschaltung (L1) mit einer globalen, mehreren Segmenten zugeordneten Spannungsversorgungsleitung (GVL) verbindbar ist, – die Logikschaltung (L1) einen Steuereingang aufweist, der mit dem Spaltendecoder (CDEC) verbunden ist.
Verfahren zum Betrieb eines integrierten Speichers nach einem der Ansprüche 1 bis 5, bei dem innerhalb eines Zugriffszyklus' in Abhängigkeit der Spaltenadresse (CADR) nur die erste oder zweite lokale Wortleitung (WL11, WL12) für einen Speicherzellenzugriff aktiviert wird.
Verfahren zum Betrieb eines integrierten Speichers nach einem der Ansprüche 1 bis 5, bei dem innerhalb eines Zugriffszyklus' in Abhängigkeit der Spaltenadresse (CADR) die erste und zweite lokale Wortleitung (WL11, WL12) für einen Speicherzellenzugriff aktiviert werden.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß innerhalb eines Zugriffszyklus' die erste und zweite lokale Wortleitung (WL11, WL12) für einen Speicherzellenzugriff zeitlich versetzt aktiviert werden.