KR100881401B1 - 클럭 동기화 회로 및 클럭 동기화 방법 - Google Patents

클럭 동기화 회로 및 클럭 동기화 방법 Download PDF

Info

Publication number
KR100881401B1
KR100881401B1 KR1020070111368A KR20070111368A KR100881401B1 KR 100881401 B1 KR100881401 B1 KR 100881401B1 KR 1020070111368 A KR1020070111368 A KR 1020070111368A KR 20070111368 A KR20070111368 A KR 20070111368A KR 100881401 B1 KR100881401 B1 KR 100881401B1
Authority
KR
South Korea
Prior art keywords
clock
voltage
output
detection signal
signal
Prior art date
Application number
KR1020070111368A
Other languages
English (en)
Inventor
이성준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070111368A priority Critical patent/KR100881401B1/ko
Priority to US11/964,821 priority patent/US7701266B2/en
Application granted granted Critical
Publication of KR100881401B1 publication Critical patent/KR100881401B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 외부 클럭에 동기화되는 내부 클럭을 발생하는 클럭 동기화 회로 및 클럭 동기화 방법에 관하여 개시한다. 개시된 본 발명은 전원 전압과 파워다운 신호에 의해 제어되는 클럭 인에이블 제어신호를 생성하는 클럭 인에이블 제어회로 및 입력 클럭을 수신하고 상기 클럭 인에이블 제어 신호에 의해 상기 입력 클럭을 이용하여 외부 클럭에 동기되는 내부 클럭의 발생을 선택적으로 수행하는 클럭 발생 회로를 포함하여, 파워다운 모드에서 전원 전압의 가변 여부에 따라 선택적으로 위상 갱신을 수행함으로써 락킹 페일을 방지하며, 상기 전원 전압의 가변 크기에 따라 위상 갱신 시간을 조절함으로써 전류 소모를 개선하는 효과가 있다.

Description

클럭 동기화 회로 및 클럭 동기화 방법{Circuit for synchronization of clock and Method for synchronization of clock}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 외부 클럭에 동기화되는 내부 클럭을 발생하는 클럭 동기화 회로 및 클럭 동기화 방법에 관한 것이다.
일반적으로, 외부 시스템의 클럭(이하, 외부 클럭)에 동기되어 동작하는 동기식 반도체 장치는 외부 클럭과 동위상을 갖는 반도체 장치의 내부 클럭(이하, 내부 클럭)을 발생하기 위해 클럭 동기화 회로를 구비한다. 클럭 동기화 회로는 위상 고정 루프 (PLL : Phase Locked Loop) 및 지연 고정 루프(DLL : Delay Locked Loop) 등이 널리 사용되고 있다.
위상 고정 루프(PLL)는 내부 클럭의 위상을 외부 클럭의 위상에 동기화시키고, 지연 고정 루프(DLL)는 외부 클럭이 반도체 장치 내부에서 발생하는 클럭 경로의 지연 성분에 상응하는 네거티브 지연을 내부 클럭에 반영함으로써 내부 클럭과 외부 클럭을 동기화시킨다.
한편, 반도체 장치는 절전(Low Power)을 위해 메모리 셀들에 대한 억세스가 없을 때 파워다운 모드(Power Down Mode)로 진입(Enter)하고, 이때 클럭 동기화 회 로를 디스에이블(Disable) 시켜 소모 전류를 최대한 줄인다. 그리고, 반도체 장치가 액티브 모드(Active Mode)로 탈출(Exit)할 때 클럭 동기회 회로를 다시 인에이블(Enable) 시킨다.
이하, 도시되는 클럭 동기화 회로는 지연 고정 루프(DLL)이며, 이는 설명의 편의를 위한 것으로, 위상 고정 루프(PLL) 등 다른 클럭 동기화 회로에 동일하게 적용될 수 있음은 자명한 일이다.
도 1을 참조하면 종래 기술에 따른 지연 고정 루프 회로(1)는, 외부 클럭 ECLK를 버퍼링하여 출력하는 입력 버퍼(10), 파워다운 신호 PWDN에 의해 입력 버퍼(10)에서 출력되는 입력 클럭 ECLK1를 선택적으로 출력하는 클럭 인에이블부(12), 클럭 인에이블부(20)에서 출력되는 기준 클럭 ECLK2의 위상을 갱신하여 외부 클럭 ECLK에 동기되는 내부 클럭 ICLK를 출력하는 위상 갱신부(14) 및 위상 갱신부(14)에서 출력되는 내부 클럭 ICLK에 동기되어 데이터를 출력하는 출력 버퍼(16)를 포함한다.
여기서, 위상 갱신부(14)는 기준 클럭 ECLK2를 입력받아 위상을 지연시켜 외부 클럭 ECLK와 동기되는 내부 클럭 ICLK를 출력하는 위상 지연부(20), 내부 클럭 ICLK를 메모리 내에 존재하는 클럭 신호의 지연 요소들로 모델링하여 피드백 클럭 FBCLK로 출력하는 지연 모델부(26), 기준 클럭 ECLK2와 피드백 클럭 FBCLK를 입력받아 두 신호의 위상 차이를 검출하여 위상 검출 신호 DET로 출력하는 위상 비교부(24) 및 위상 검출 신호 DET를 입력받아 위상 지연부(20)의 위상 지연을 제어하는 제어신호 CTL를 출력하는 지연 제어부(22)를 포함한다.
도 2를 참조하여 종래 기술에 따른 지연 고정 루프 회로(1)의 동작을 살펴보면, 반도체 장치가 파워다운 모드로 진입(Entry)할 때, 파워다운 신호 PWDN은 로직 로우(Low)에서 로직 하이(High)로 인에이블(Enable)된다. 이때, 지연 고정 루프 회로는 현재 상태(Current Saving)를 저장하기 위해 위상 갱신(Phase Update) 동작을 멈추고 이전의 락킹된 정보를 기억하고 동결(Frozen) 상태로 들어간다.
여기서, 위상 갱신이란 지연 고정 루프 회로의 피드백 클럭 FBCLK가 기준 클럭 ECLK2와 위상 차이를 비교하여 계속 추적(Tracking)한다는 의미이며, 동결 상태란 이전에 락킹된 정보를 기억하고 위상을 갱신하지 않는 것을 말한다.
한편, 전원 전압 VDD는 파워 노이즈(Power Noise)로 인해 전압 레벨이 임의적으로 가변되는 전압 구간(V1, V2)이 발생할 수 있다. 이러한 파워 노이즈는 지연 고정 루프 회로가 파워다운 모드에 머무는 동안에도 계속하여 발생한다.
통상, 지연 고정 루프 회로는 전원 전압 VDD의 레벨에 따라 다른 락킹 정보 값을 갖으므로, 지연 고정 루프 회로가 파워다운 모드로 진입할 때 전원 전압 VDD의 레벨과 지연 고정 루프 회로가 파워다운 모드를 탈출할 때 전원 전압 VDD의 레벨이 상이한 경우, 락킹 정보 값은 현저하게 달라진다.
그러나, 종래의 지연 고정 루프 회로는 파워다운 모드에 머무는 동안 전원 전압 VDD의 변화에 대응하여 위상 갱신을 수행하지 않으므로, 파워다운 모드 진입시의 전원 전압 VDD의 레벨과 다른 전원 전압 레벨, 예컨대 전압 구간(V1 또는 V2)에서 파워다운 모드를 탈출하게 되면, 갱신되지 않은 락킹 정보에 의해 기준 클럭 ECLK2의 지연이 조절되어 내부 클럭 ICLK을 발생하게 된다.
그 결과, 외부 클럭 ECLK와 내부 클럭 ICLK의 위상차가 발생하여 반도체 장치는 유효한 데이터를 송수신할 수 없게 되는 문제가 있다.
본 발명은 파워다운 모드에서 전원 전압의 가변 여부에 따라 선택적으로 위상 갱신을 수행함으로써 락킹 페일이 발생되는 것을 방지하는 클럭 동기화 회로 및 클럭 동기화 방법을 제공한다.
또한, 본 발명은 파워다운 모드에서 전원 전압의 가변 크기에 따라 위상 갱신 시간을 조절함으로써 전류 소모를 개선하는 클럭 동기화 회로 및 클럭 동기화 방법을 제공한다.
본 발명의 클럭 동기화 회로는 전원 전압과 파워다운 신호에 의해 제어되는 클럭 인에이블 제어신호를 생성하는 클럭 인에이블 제어회로; 및 입력 클럭을 수신하고 상기 클럭 인에이블 제어 신호에 의해 상기 입력 클럭을 이용하여 외부 클럭에 동기되는 내부 클럭의 발생을 선택적으로 수행하는 클럭 발생 회로;를 포함한다.
상기 클럭 인에이블 제어회로는, 상기 전원 전압의 레벨을 하나 이상의 전압 구간별로 검출하여 각 전압 구간에 대응되는 전압 검출 신호를 출력하는 전압 검출부; 및 상기 전압 검출 신호와 상기 파워다운 신호를 조합하여 상기 클럭 인에이블 제어신호를 출력하는 클럭 인에이블 제어부;를 포함한다.
상기 각 전압 구간은 상기 전원 전압이 포함되거나 상기 전원 전압보다 낮은 전압 레벨이면 대응되는 상기 전압 검출 신호를 인에이블시켜 출력함이 바람직하다.
상기 클럭 인에이블 제어부는, 상기 파워다운 신호와 상기 전압 검출 신호 중 어느 하나라도 인에이블되면 상기 클럭 인에이블 제어신호를 인에이블시켜 출력함이 바람직하다.
상기 클럭 인에이블 제어부는, 복수 개의 상기 전압 검출 신호를 조합하여 제어펄스를 생성하는 제어펄스 발생부; 및 상기 제어펄스와 상기 파워다운 신호를 입력받아 상기 클럭 인에이블 제어신호를 출력하는 제어펄스 출력부;를 포함한다.
상기 제어펄스 발생부는, 상기 전압 검출부에서 제 1 전압 구간으로 정의된 레벨의 전압에 대응하는 제 1 전압 검출 신호에 의해 펄스를 출력하는 펄스 발생부; 및, 상기 제 1 전압 구간보다 낮은 전압 레벨에 대하여 정의된 제 2 전압 구간에 대응되어 출력되는 제 2 전압 검출 신호와 상기 펄스 발생부의 출력 중 어느 하나라도 인에이블되면 상기 제어펄스를 인에이블시켜 출력하는 펄스 출력부;를 포함한다.
상기 펄스 발생부는, 상기 제 1 전압 검출 신호를 지연시키는 지연부; 및 상기 지연부의 출력과 상기 제 1 전압 검출 신호 중 어느 하라도 인에이블되면 상기 펄스를 인에이블시켜 출력하는 출력부;를 포함한다.
상기 클럭 발생 회로는, 상기 클럭 인에이블 제어신호에 의해 상기 입력 클럭의 출력을 제어하여 기준 클럭으로 출력하는 클럭 인에이블부; 및 상기 기준 클 럭의 위상을 갱신하여 상기 외부 클럭과 동기되는 상기 내부 클럭을 출력하는 위상 갱신부;를 포함한다.
상기 위상 갱신부는, 상기 기준 클럭을 입력받아 위상을 지연하여 상기 외부 클럭과 동기되는 상기 내부 클럭을 출력하는 위상 지연부; 상기 내부 클럭을 메모리 내 클럭 신호의 지연 요소들로 모델링하여 피드백 클럭으로 출력하는 지연 모델부; 상기 기준 클럭과 상기 피드백 클럭을 입력받아 두 신호의 위상의 차이를 검출하여 위상 검출 신호를 출력하는 위상 비교부; 및 상기 위상 검출 신호를 입력받아 상기 위상 지연부의 위상 지연을 제어하는 지연 제어부;를 포함한다.
상기 외부 클럭을 버퍼링하여 상기 입력 클럭으로 제공하는 입력 버퍼를 더 포함한다.
본 발명의 다른 클럭 동기화 회로는 파워다운 모드에서 전원 전압의 변화에 대응하여 입력 클럭을 선택적으로 기준 클럭으로 제공하는 클럭 제공부; 및 상기 기준 클럭의 위상을 갱신하여 외부 클럭에 동기되는 내부 클럭을 출력하는 클럭 갱신부;를 포함한다.
상기 클럭 제공부는, 상기 전원 전압의 레벨을 순차적인 전압 구간별로 검출하여 각 전압 구간에 대응되는 전압 검출 신호를 출력하는 전압 검출부; 상기 파워다운 모드의 진입 또는 탈출 정보를 가진 파워다운 신호와 상기 전압 검출 신호를 조합하여, 상기 파워다운 신호가 인에이블될 때 상기 전압 검출 신호를 클럭 인에이블 제어신호로 출력하는 클럭 인에이블 제어부; 및 상기 클럭 인에이블 제어신호가 인에이블되는 동안 상기 입력 클럭을 상기 기준 클럭으로 제공하는 클럭 인에이 블부;를 포함한다.
상기 각 전압 구간은 상기 전원 전압이 포함되거나 상기 전원 전압보다 낮은 전압 레벨이면 대응되는 상기 전압 검출 신호를 인에이블시켜 출력함이 바람직하다.
상기 클럭 인에이블 제어부는, 상기 파워다운 신호와 상기 전압 검출 신호 중 어느 하나라도 인에이블되면 상기 클럭 인에이블 제어신호를 인에이블시켜 출력함이 바람직하다.
상기 클럭 인에이블 제어부는, 복수 개의 상기 전압 검출 신호를 조합하여 제어펄스를 생성하는 제어펄스 발생부; 및 상기 제어펄스와 상기 파워다운 신호를 입력받아 상기 클럭 인에이블 제어신호를 출력하는 제어펄스 출력부;를 포함한다.
상기 제어펄스 발생부는, 상기 전압 검출부에서 제 1 전압 구간으로 정의된 레벨의 전압에 대응하는 제 1 전압 검출 신호에 의해 펄스를 출력하는 펄스 발생부; 및 상기 제 1 전압 구간보다 낮은 전압 레벨에 대하여 정의된 제 2 전압 구간에 대응되어 출력되는 제 2 전압 검출 신호와 상기 펄스 발생부의 출력 중 어느 하나라도 인에이블되면 상기 제어펄스를 인에이블시켜 출력하는 펄스 출력부;를 포함한다.
상기 펄스 발생부는, 상기 제 1 전압 검출 신호를 지연시키는 지연부; 및 상기 지연부의 출력과 상기 제 1 전압 검출 신호 중 어느 하라도 인에이블되면 상기 펄스를 인에이블시켜 출력하는 출력부;를 포함한다.
상기 클럭 갱신부는, 상기 기준 클럭을 입력받아 위상을 지연시켜 상기 외부 클럭과 동기되는 상기 내부 클럭을 출력하는 위상 지연부; 상기 내부 클럭을 메모리 내에 존재하는 클럭 신호의 지연 요소들로 모델링하여 피드백 클럭으로 출력하는 지연 모델부; 상기 기준 클럭과 상기 피드백 클럭을 입력받아 두 신호의 위상의 차이를 검출하여 위상 검출 신호를 출력하는 위상 비교부; 및 상기 위상 검출 신호를 입력받아 상기 위상 지연부의 위상 지연을 제어하는 지연 제어부;를 포함한다.
상기 클럭 갱신부는 상기 기준 클럭을 입력받아 상기 외부 클럭에 동기되는 상기 내부 클럭을 출력하는 DLL인 또는 PLL임이 바람직하다.
상기 외부 클럭을 버퍼링하여 상기 입력 클럭으로 제공하는 입력 버퍼를 더 포함한다.
본 발명의 클럭 동기화 방법은, 전원 전압의 레벨을 전압 구간별로 검출하여 상기 각 전압 구간에 대응되는 전압 검출 신호를 출력하고, 파워다운 모드로의 진입 또는 탈출 정보를 갖는 파워다운 신호와 상기 전압 검출 신호를 조합하여 클럭 인에이블 제어신호를 출력하며, 상기 클럭 인에이블 제어신호가 인에이블되는 동안 입력 클럭을 기준 클럭으로 제공하고, 상기 기준 클럭의 위상을 지연시켜 외부 클럭에 동기되는 내부 클럭을 출력한다.
상기 전압 검출 신호는 상기 전압 구간이 상기 전원 전압을 포함하거나, 상기 전원 전압보다 낮은 전압 레벨일 때 인에이블됨이 바람직하다.
상기 전압 검출 신호는 제 1 전압 구간에서 대응되어 출력되는 제 1 전압 검출 신호에 의해 생성되는 펄스와, 상기 제 1 전압 구간보다 전압 레벨이 낮은 제 2 전압 구간에 대응되어 출력되는 제 2 검출 전압 신호 중 어느 하나라도 인에이블되 면 그에 상응하여 인에이블됨이 바람직하다.
상기 클럭 인에이블 제어신호는 상기 파워다운 신호가 인에이블될 때 상기 전압 검출 신호에 의해 제어됨이 바람직하다.
본 발명은 파워다운 모드에서 전원 전압의 가변 여부에 따라 선택적으로 위상 갱신을 수행하는 클럭 동기화 회로 및 클럭 동기화 방법을 제공함으로써 락킹 페일이 발생되는 것을 방지하는 효과가 있다.
또한, 본 발명은 파워다운 모드에서 전원 전압의 가변 크기에 따라 위상 갱신 시간을 조절하는 클럭 동기화 회로 및 클럭 동기화 방법을 제공함으로써 전류 소모를 개선하는 효과가 있다.
본 발명은 파워다운 모드에서 전원 전압의 노이즈에 상응하여 위생 갱신을 수행하며, 락킹 페일을 방지하는 클럭 동기화 회로 및 클럭 동기화 방법을 개시한다.
본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다양한 형태로 구현될 수 있으며, 단지 본 실시에는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 지연 고정 루프 회로(2)는 입력 버퍼(100), 클럭 인에이블 제어 회로(120), 클럭 발생 회로(140) 및 출력 버퍼(160)를 포함한다.
입력 버퍼(100)는 외부 클럭 ECLK를 입력받아 버퍼링하여 입력 클럭 ECLK1으로 출력한다.
클럭 인에이블 제어회로(120)는 전원 전압 VDD와 파워다운 신호 PWDN에 의해 제어되는 클럭 인에이블 제어신호 PW_CTL를 생성하여 클럭 발생 회로(140)로 제공한다.
클럭 발생 회로(140)는 클럭 인에이블 제어신호 PW_CTL에 의해 선택적으로 입력 클럭 ECLK1를 수신하여, 외부 클럭 ECLK에 동기되는 내부 클럭 ICLK를 발생한다.
출력 버퍼(160)는 메모리 코어(Core)에서 데이터를 내부 클럭 ICLK에 동기시켜 데이터 출력 패드(미도시)로 출력한다.
구체적으로, 도 4를 참조하면, 클럭 인에이블 제어회로(120)는 전압 검출부(122) 및 클럭 인에이블 제어부(124)를 포함한다.
전압 검출부(122)는 파워 노이즈(Power Noise)에 의해 전원 전압 VDD의 레벨이 가변되는 전압 구간을 하나 이상 설정하고, 각 전압 구간에 대응되는 전압 검출 신호 DET_V<>를 출력한다.
여기서, 전압 검출부(122)는 상기 전압 구간이 하나로 설정된 경우, 전원 전압 VDD의 레벨이 가변되는 동안 하나의 전압 검출 신호 DET_V1를 인에이블시켜 출력하고, 상기 전압 구간이 다수(N : 자연수)로 설정된 경우, 가변된 전원 전압 VDD 레벨을 포함하거나 가변된 전원 전압 VDD의 레벨보다 낮은 전압 레벨의 각 전압 구간에 대응되는 각 전압 검출 신호 DET_V<>를 인에이블시켜 출력한다.
예컨대, 전압 레벨을 순차적으로 구분하여 2개의 전압 구간 V1 내지 V2가 설정되고, 전원 전압 VDD의 레벨이 전압 구간 V1에 포함되면, 전압 구간 V1 대응되는 전압 검출 신호 DET_V1는 인에이블되고, 전압 구간 V2에 대응되는 전압 검출 신호 DET_V2는 디스에이블된다.
여기서, 전압 구간 V1 내지 V2는 각각 VDD + α ≤ V1 < VDD + β, VDD + β ≤ V2 < VDD + 2β에 대응될 수 있으며, 전압 구간 V1은 전원 전압 VDD의 레벨이 소정 폭 α 이상 변동되는 구간에 설정됨이 바람직하다. 이때, 소정 폭 α와 가변 구간 β는 절대 값으로 해석됨이 바람직하다. 즉, 전원 전압 VDD의 증가 및 감소에 동일하게 적용될 수 있다.
전원 전압 VDD에 상응하여 전압 검출 신호 DET_V<>를 출력하는 전압 검출부(122)의 구성은 당업계에 알려진 기술로 다양하게 구성될 수 있을 것이다.
클럭 인에이블 제어부(124)는 전압 검출 신호 DET_V<>와 파워다운 모드로의 진입 및 탈출 정보를 갖는 파워다운 신호 PWDN을 조합하여, 클럭 인에이블 제어신호 PW_CTL를 출력한다.
클럭 인에이블 제어부(124)는 도 5a 내지 도 5b와 같이 다양하게 구성될 수 있다.
도 5a에 도시된 클럭 인에이블 제어부(124)는 인버터(IV1)와 오아게이트(OR1)를 포함하고, 파워다운 신호 PWDN과 하나의 전압 검출 신호 DET_V1를 수신하여 클럭 인에이블 제어신호 PW_CTL을 출력한다.
인버터(IV1)는 파워다운 신호 PWDN를 수신하여 반전시키며, 오아게이트(OR1) 는 인버터(IV1)의 출력 신호와 전압 검출부(122)로부터 인가되는 전압 검출 신호 DET_V1를 수신하여 이들 중 어느 하나라도 인에이블되면 클럭 인에이블 제어신호 PW_CTL을 인에이블시켜 출력한다.
도 5b에 도시된 클럭 인에이블 제어부(124)는 제어펄스 발생부(150)과 제어신호 출력부(152)를 포함하고, 복수 개의 전압 검출 신호 DET_VN-1, DET_VN을 조합하여 생성된 제어펄스 PS_CTL와 파워다운 신호 PWDN에 의해 클럭 인이에블 제어신호 PW_CTL을 출력한다.
예컨대, 제어펄스 발생부(150)는 제 1 전압 구간에 대응하여 출력되는 전압 검출 신호 DET_V2에 의해 펄스 PS를 발생하는 펄스 발생부(154) 및 제 1 전압 구간보다 전압 레벨이 낮은 제 2 전압 구간에 대응되어 출력되는 전압 검출 신호 DET_V1와 펄스 PS를 조합하여 제어펄스 PS_CTL를 출력하는 펄스 출력부(156)를 포함한다.
여기서, 펄스 출력부(156)는 검출 신호 DET_V1와 펄스 PS를 입력받아 이들 중 어느 하나라도 인에이블되면 제어펄스 PS_CTL를 인에이블시켜 출력하는 오아게이트(OR2)로 구성될 수 있다.
펄스 발생부(154)는 전압 검출 신호 DET_V2를 지연시켜 출력하는 지연부(157) 및 지연부(157)의 출력과 전압 검출 신호 DET_V2를 조합하여 펄스 PS를 출력하는 출력부(158)를 포함한다.
여기서, 출력부(158)는 지연부(157)의 출력과 전압 검출 신호 DET_V2를 입력받아 이들 중 어느 하나라도 인에이블되먼 펄스 PS를 인에이블시켜 출력하는 오아 게이트(OR3)로 구성될 수 있다.
다시 도 4를 참조하면, 클럭 발생 회로(140)는 클럭 인에이블 제어신호 PW_CTL에 의해 입력 클럭 ECLK1의 출력을 제어하여 기준 클럭 ECLK2로 출력하는 클럭 인에이블부(142) 및 기준 클럭 ECLK2의 위상을 갱신하여 외부 클럭 ECLK와 동기되는 내부 클럭 ICLK를 출력하는 위상 갱신부(144)를 포함한다.
클럭 인에이블부(142)는 클럭 인에이블 제어신호 PW_CTL가 디스에이블되면 입력 클럭 ECLK1의 출력을 정지시켜 기준 클럭 ECLK2를 로직 로우로 디스에이블시키고, 클럭 인에이블 제어신호 PW_CTL가 인에이블되면 입력 클럭 ECLK1을 기준 클럭 ECLK2로 출력한다.
위상 갱신부(144)는 기준 클럭 ECLK2를 입력받아 위상을 지연시켜 외부 클럭 ECLK에 동기되는 내부 클럭 ICLK를 출력하는 위상 지연부(145), 내부 클럭 ICLK를 메모리 내에 존재하는 클럭 신호의 지연 요소들로 모델링(Modeling)하여 피드백 클럭 FBCLK로 출력하는 지연 모델부(148), 기준 클럭 ECLK2과 피드백 클럭 FBCLK를 입력받아 두 신호의 위상 차이를 검출하여 위상 검출 신호 DET를 출력하는 위상 비교부(147) 및 위상 검출 신호 DET를 입력받아 위상 지연부(145)로 수신되는 기준 클럭 ECLK2의 위상 지연을 제어하는 위상 제어신호 CTL를 출력하는 지연 제어부(146)를 포함한다.
이와 같이 구성된 본 발명의 클럭 동기화 회로(2)의 동작을 도 6a 내지 도 6b를 참조하여 살펴본다.
여기서는, 설명의 편의상, 파워 노이즈에 의해 전원 전압 VDD가 가변되는 구 간을 2개의 전압 구간 V1, V2로 설정하였으나, 설계자의 의도에 따라 전압 구간의 수를 늘리거나 줄일 수 있을 것이다.
도 6a와 같이, 전원 전압 VDD의 레벨이 파워 노이즈에 의해 전압 구간 V1 이내에서 가변되는 경우, 전압 검출부(122)는 전원 전압 VDD의 레벨을 검출하여 전압 구간 V1에 포함되면 전압 검출 신호 DET_V1를 로직 하이로 인에이블시켜 출력한다.
즉, 전압 검출 신호 DET_V1은 전원 전압 VDD의 레벨이 전압 구간 V1 내에서 가변되는 시간(D1) 동안에 로직 하이로 인에이블된다. 이때, 전압 구간 V2에 대응되는 전압 검출 신호 DET_V2는 로직 로우로 디스에이블 상태를 유지한다.
이어서, 클럭 인에이블 제어부(124)는 파워다운 모드로의 진입 또는 탈출 정보를 갖는 파워다운 신호 PWDN와 전압 검출 신호들 DET_V1, DET_2를 조합하여 클럭 인에이블 제어신호 PW_CTL을 출력한다.
예컨대, 클럭 인에이블 제어신호 PW_CTL은 정상 모드 즉, 파워다운 신호 PWDN이 디스에이블된 경우, 전압 검출 신호 DET_V1, DET_V2에 무관하게 인에이블되며, 파워다운 모드 즉, 파워다운 신호 PWDN이 인에이블된 경우, 전압 검출 신호들 DET_V1, DET_V2에 의해 선택적으로 인에이블된다.
즉, 클럭 인에이블 제어신호 PW_CTL는 파워다운 신호 PWDN이 디스에이블된 상태에서 전압 검출 신호 DET_V1가 로직 하이로 인에이블되는 동안(D1) 이에 상응하여 인에이블된다.
이어서, 클럭 인에블부(142)는 클럭 인에이블 제어신호 PW_CTL이 인에이블되는 동안(D1)에 입력 클럭 ECLK1을 기준 클럭 ECLK2로 제공하고, 위상 갱신부(144) 는 기준 클럭 ECLK2의 위상을 지연시켜 외부 클럭 ECLK에 동기되는 내부 클럭 ICLK를 출력하는 락킹 갱신 동작을 수행한다.
도 6b와 같이, 전원 전압 VDD의 레벨이 파워 노이즈에 의해 전압 구간 V1 및 V2에 걸쳐 가변되는 경우, 전압 검출부(122)는 전원 전압 VDD의 레벨을 검출하여 전압 구간 V1에 포함되거나 그 이상이면 전압 검출 신호 DET_V1를 로직 하이로 인에이블시켜 출력한다. 마찬가지로, 전원 전압 VDD의 레벨이 전압 구간 V2에 포함되면 전압 검출 신호 DET_V2를 로직 하이로 인에이블시켜 출력한다.
즉, 전압 검출 신호 DET_V1는 전원 전압 VDD의 레벨이 전압 구간 V1에 포함되거나 그 이상으로 가변되는 시간(D2) 동안에 로직 하이로 인에이블되고, 전압 검출 신호 DET_V2는 전원 전압 VDD의 레벨이 전압 구간 V2 내에서 가변되는 시간(D3) 동안 로직 하이로 인에이블된다.
이어서, 클럭 인에이블 제어부(124)는 파워다운 신호 PWDN의 디스에이블된 상태에서 전압 검출 신호 DET_V1, DET_V2에 의해 선택적으로 인에이블되는 클럭 인에이블 제어신호 PW_CTL을 출력한다.
즉, 클럭 인에이블 제어신호 PW_CTL은 전압 검출 신호 DET_V1, DET_V2에 의해 생성되는 제어펄스 PS_CTL이 인에이블되는 구간(D4) 동안 인에이블된다. 여기서, 제어펄스 PS_CTL는 도 4b의 제어펄스 발생부(150)에 의해 생성되며, 제어펄스 PS_CTL이 인에이블되는 구간(D4)은 전압 검출 신호 DET_V1이 인에이블되는 구간(D2) 보다 크게 설정됨이 바람직하다.
이어서, 클럭 인에블부(142)는 클럭 인에이블 제어신호 PW_CTL이 인에이블되 는 동안(D4)에 입력 클럭 ECLK1을 기준 클럭 ECLK2로 제공하고, 위상 갱신부(144)는 기준 클럭 ECLK2의 위상을 지연시켜 외부 클럭 ECLK에 동기되는 내부 클럭 ICLK를 출력하는 락킹 갱신을 수행한다.
요약하면, 본 발명에 따른 클럭 동기화 회로는 파워다운 모드에서 전원 전압 VDD의 가변 여부에 따라 선택적으로 락킹 갱신을 수행하여, 파워다운 모드 이후 정상 동작시 외부 클럭에 동기되는 내부 클럭을 출력함으로써, 락킹 페일에 따른 데이터 출력 페일(fail)을 방지할 수 있다.
또한, 본 발명에 따른 클럭 동기화 회로는 파워다운 모드에서 전원 전압 VDD의 가변 크기에 따라 락킹 갱신 시간을 조절함으로써 전류 소모를 개선하며, 파워다운 모드 이후 정상 동작시 외부 클럭에 동기되는 내부 클럭을 출력할 수 있다.
본 발명의 제 2 실시예에 따른 지연 고정 루프 회로는 도 7과 같이 제시될 수 있다.
도 7을 참조하면, 본 발명의 제 2 실시예에 따른 지연 고정 루프 회로(3)는 입력 버퍼(200), 클럭 제공부(220), 클럭 갱신부(240) 및 출력 버퍼(260)를 포함한다.
입력 버퍼(200)는 외부 클럭 ECLK를 입력받아 버퍼링하여 입력 클럭 ECLK1으로 출력한다.
클럭 제공부(220)는 파워다운 모드에서 전원 전압 VDD의 변화에 상응하여 선택적으로 인에이블되는 클럭 인에이블 제어 신호 PW_CTL를 생성하며, 상기 클럭 인에이블 제어신호 PW_CTL에 의해 입력 클럭 ECLK1을 기준 클럭 ECLK2으로 제공한다.
클럭 갱신부(240)는 기준 클럭 ECLK2의 위상을 갱신하여 외부 클럭 ECLK에 동기되는 내부 클럭 ICLK을 출력한다.
출력 버퍼(260)는 메모리 코어(Core)에서 데이터를 내부 클럭 ICLK에 동기시켜 데이터 출력 패드(미도시)로 출력한다.
여기서, 클럭 제공부(220)는 도 4에 도시된 전압 검출부(122), 클럭 인에이블 제어부(124)와 클럭 인에이블부(142)가 채용될 수 있다. 그리고, 클럭 갱신부(240)는 도 4에 도시된 위상 지연부(145), 지연 모델부(148), 위상 비교부(147) 및 지연 제어부(146)가 채용될 수 있다.
상기와 같이 구성된 본 발명의 제 2 실시예에 따른 클럭 동기화 회로(3)는 제 1 실시예에 따른 클럭 동기화 회로(2)와 마찬가지로, 파워다운 모드에서 클럭 제공부(220)가 전원 전압 VDD의 변화에 상응하여 선택적으로 입력 클럭 ECLK1을 기준 클럭 ECLK2으로 제공하고, 클럭 갱신부(240)가 기준 클럭 ECLK2이 인에이블되는 동안 외부 클럭 ECLK와 동기되도록 내부 클럭 ICLK의 위상을 갱신함으로써 파워다운 모드 이후 정상 동작에서 외부 클럭에 동기되는 내부 클럭을 출력할 수 있다.
이상의 실시예는 지연 고정 루프 회로(DLL)를 개시하였으나, 위상 고정 루프 회로(PLL)를 비롯한 클럭 동기화 회로에 적용될 수 있음은 당업자에게 있어 자명한 일이다.
도 1은 종래 기술에 따른 클럭 동기화 회로를 나타내는 블록 구성도.
도 2는 파워다운 모드에서 전원 전압의 가변에 상응하여 동작하는 종래 기술에 따른 클럭 동기화 회로의 동작 파형도.
도 3은 본 발명의 제 1 실시예에 따른 클럭 동기화 회로를 나타내는 블록 구성도.
도 4는 도 3의 클럭 동기화 회로의 상세 블록 구성도.
도 5a 내지 도 5b는 도 4의 클럭 인에이블 제어부의 상세 회로도들.
도 6a 내지 도 6b는 파워다운 모드에서 전원 전압의 가변에 상응하여 동작하는 본 발명의 제 1 실시예에 따른 클럭 동기화 회로의 동작 파형도.
도 7은 본 발명의 제 2 실시예에 따른 클럭 동기화 회로를 나타내는 블록 구성도.

Claims (25)

  1. 삭제
  2. 전원 전압과 파워다운 신호에 의해 제어되는 클럭 인에이블 제어신호를 생성하는 클럭 인에이블 제어회로; 및
    입력 클럭을 수신하고 상기 클럭 인에이블 제어 신호에 의해 상기 입력 클럭을 이용하여 외부 클럭에 동기되는 내부 클럭의 발생을 선택적으로 수행하는 클럭 발생 회로;를 구비하고,
    상기 클럭 인에이블 제어회로는,
    상기 전원 전압의 레벨을 하나 이상의 전압 구간별로 검출하여 각 전압 구간에 대응되는 전압 검출 신호를 출력하는 전압 검출부; 및
    상기 전압 검출 신호와 상기 파워다운 신호를 조합하여 상기 클럭 인에이블 제어신호를 출력하는 클럭 인에이블 제어부;
    를 포함하는 클럭 동기화 회로.
  3. 제 2 항에 있어서,
    상기 각 전압 구간은 상기 전원 전압이 포함되거나 상기 전원 전압보다 낮은 전압 레벨이면 대응되는 상기 전압 검출 신호를 인에이블시켜 출력하는 클럭 동기 화 회로.
  4. 제 2 항에 있어서,
    상기 클럭 인에이블 제어부는,
    상기 파워다운 신호와 상기 전압 검출 신호 중 어느 하나라도 인에이블되면 상기 클럭 인에이블 제어신호를 인에이블시켜 출력하는 클럭 동기화 회로.
  5. 제 2 항에 있어서,
    상기 클럭 인에이블 제어부는,
    복수 개의 상기 전압 검출 신호를 조합하여 제어펄스를 생성하는 제어펄스 발생부; 및
    상기 제어펄스와 상기 파워다운 신호를 입력받아 상기 클럭 인에이블 제어신호를 출력하는 제어펄스 출력부;
    를 포함하는 클럭 동기화 회로.
  6. 제 5 항에 있어서,
    상기 제어펄스 발생부는,
    상기 전압 검출부에서 제 1 전압 구간으로 정의된 레벨의 전압에 대응하는 제 1 전압 검출 신호에 의해 펄스를 출력하는 펄스 발생부; 및,
    상기 제 1 전압 구간보다 낮은 전압 레벨에 대하여 정의된 제 2 전압 구간에 대응되어 출력되는 제 2 전압 검출 신호와 상기 펄스 발생부의 출력 중 어느 하나라도 인에이블되면 상기 제어펄스를 인에이블시켜 출력하는 펄스 출력부;
    를 포함하는 클럭 동기화 회로.
  7. 제 6 항에 있어서,
    상기 펄스 발생부는,
    상기 제 1 전압 검출 신호를 지연시키는 지연부; 및
    상기 지연부의 출력과 상기 제 1 전압 검출 신호 중 어느 하나라도 인에이블되면 상기 펄스를 인에이블시켜 출력하는 출력부;
    를 포함하는 클럭 동기화 회로.
  8. 제 2 항에 있어서,
    상기 클럭 발생 회로는,
    상기 클럭 인에이블 제어신호에 의해 상기 입력 클럭의 출력을 제어하여 기준 클럭으로 출력하는 클럭 인에이블부; 및
    상기 기준 클럭의 위상을 갱신하여 상기 외부 클럭과 동기되는 상기 내부 클럭을 출력하는 위상 갱신부;
    를 포함하는 클럭 동기화 회로.
  9. 제 8 항에 있어서,
    상기 위상 갱신부는,
    상기 기준 클럭을 입력받아 위상을 지연하여 상기 외부 클럭과 동기되는 상기 내부 클럭을 출력하는 위상 지연부;
    상기 내부 클럭을 메모리 내 클럭 신호의 지연 요소들로 모델링하여 피드백 클럭으로 출력하는 지연 모델부;
    상기 기준 클럭과 상기 피드백 클럭을 입력받아 두 신호의 위상의 차이를 검출하여 위상 검출 신호를 출력하는 위상 비교부; 및
    상기 위상 검출 신호를 입력받아 상기 위상 지연부의 위상 지연을 제어하는 지연 제어부;
    를 포함하는 클럭 동기화 회로.
  10. 제 2 항에 있어서,
    상기 외부 클럭을 버퍼링하여 상기 입력 클럭으로 제공하는 입력 버퍼를 더 포함하는 클럭 동기화 회로.
  11. 삭제
  12. 파워다운 모드에서 전원 전압의 변화에 대응하여 입력 클럭을 선택적으로 기준 클럭으로 제공하는 클럭 제공부; 및
    상기 기준 클럭의 위상을 갱신하여 외부 클럭에 동기되는 내부 클럭을 출력하는 클럭 갱신부;를 구비하고,
    상기 클럭 제공부는,
    상기 전원 전압의 레벨을 순차적인 전압 구간별로 검출하여 각 전압 구간에 대응되는 전압 검출 신호를 출력하는 전압 검출부;
    상기 파워다운 모드의 진입 또는 탈출 정보를 가진 파워다운 신호와 상기 전압 검출 신호를 조합하여, 상기 파워다운 신호가 인에이블될 때 상기 전압 검출 신호를 클럭 인에이블 제어신호로 출력하는 클럭 인에이블 제어부; 및
    상기 클럭 인에이블 제어신호가 인에이블되는 동안 상기 입력 클럭을 상기 기준 클럭으로 제공하는 클럭 인에이블부;
    를 포함하는 클럭 동기화 회로.
  13. 제 12 항에 있어서,
    상기 각 전압 구간은 상기 전원 전압이 포함되거나 상기 전원 전압보다 낮은 전압 레벨이면 대응되는 상기 전압 검출 신호를 인에이블시켜 출력하는 클럭 동기화 회로.
  14. 제 12 항에 있어서,
    상기 클럭 인에이블 제어부는,
    상기 파워다운 신호와 상기 전압 검출 신호 중 어느 하나라도 인에이블되면 상기 클럭 인에이블 제어신호를 인에이블시켜 출력하는 클럭 동기화 회로.
  15. 제 12 항에 있어서,
    상기 클럭 인에이블 제어부는,
    복수 개의 상기 전압 검출 신호를 조합하여 제어펄스를 생성하는 제어펄스 발생부; 및
    상기 제어펄스와 상기 파워다운 신호를 입력받아 상기 클럭 인에이블 제어신호를 출력하는 제어펄스 출력부;
    를 포함하는 클럭 동기화 회로.
  16. 제 15 항에 있어서,
    상기 제어펄스 발생부는,
    상기 전압 검출부에서 제 1 전압 구간으로 정의된 레벨의 전압에 대응하는 제 1 전압 검출 신호에 의해 펄스를 출력하는 펄스 발생부; 및
    상기 제 1 전압 구간보다 낮은 전압 레벨에 대하여 정의된 제 2 전압 구간에 대응되어 출력되는 제 2 전압 검출 신호와 상기 펄스 발생부의 출력 중 어느 하나라도 인에이블되면 상기 제어펄스를 인에이블시켜 출력하는 펄스 출력부;
    를 포함하는 클럭 동기화 회로.
  17. 제 16 항에 있어서,
    상기 펄스 발생부는,
    상기 제 1 전압 검출 신호를 지연시키는 지연부; 및
    상기 지연부의 출력과 상기 제 1 전압 검출 신호 중 어느 하나라도 인에이블되면 상기 펄스를 인에이블시켜 출력하는 출력부;
    를 포함하는 클럭 동기화 회로.
  18. 제 12 항에 있어서,
    상기 클럭 갱신부는,
    상기 기준 클럭을 입력받아 위상을 지연시켜 상기 외부 클럭과 동기되는 상기 내부 클럭을 출력하는 위상 지연부;
    상기 내부 클럭을 메모리 내에 존재하는 클럭 신호의 지연 요소들로 모델링하여 피드백 클럭으로 출력하는 지연 모델부;
    상기 기준 클럭과 상기 피드백 클럭을 입력받아 두 신호의 위상의 차이를 검출하여 위상 검출 신호를 출력하는 위상 비교부; 및
    상기 위상 검출 신호를 입력받아 상기 위상 지연부의 위상 지연을 제어하는 지연 제어부;
    를 포함하는 클럭 동기화 회로.
  19. 제 12 항에 있어서,
    상기 클럭 갱신부는 상기 기준 클럭을 입력받아 상기 외부 클럭에 동기되는 상기 내부 클럭을 출력하는 DLL인 클럭 동기화 회로.
  20. 제 12 항에 있어서,
    상기 클럭 갱신부는 상기 기준 클럭을 인가받아 상기 외부 클럭에 동기되는 상기 내부 클럭을 출력하는 PLL인 클럭 동기화 회로.
  21. 제 12 항에 있어서,
    상기 외부 클럭을 버퍼링하여 상기 입력 클럭으로 제공하는 입력 버퍼를 더 포함하는 클럭 동기화 회로.
  22. 전원 전압의 레벨을 전압 구간별로 검출하여 상기 각 전압 구간에 대응되는 전압 검출 신호를 출력하고,
    파워다운 모드로의 진입 또는 탈출 정보를 갖는 파워다운 신호와 상기 전압 검출 신호를 조합하여 클럭 인에이블 제어신호를 출력하며,
    상기 클럭 인에이블 제어신호가 인에이블되는 동안 입력 클럭을 기준 클럭으로 제공하고,
    상기 기준 클럭의 위상을 지연시켜 외부 클럭에 동기되는 내부 클럭을 출력하는 클럭 동기화 방법.
  23. 제 22 항에 있어서,
    상기 전압 검출 신호는 상기 전압 구간이 상기 전원 전압을 포함하거나, 상기 전원 전압보다 낮은 전압 레벨일 때 인에이블되는 클럭 동기화 방법.
  24. 제 22 항에 있어서,
    상기 전압 검출 신호는 제 1 전압 구간에서 대응되어 출력되는 제 1 전압 검출 신호에 의해 생성되는 펄스와, 상기 제 1 전압 구간보다 전압 레벨이 낮은 제 2 전압 구간에 대응되어 출력되는 제 2 검출 전압 신호 중 어느 하나라도 인에이블되면 그에 상응하여 인에이블되는 클럭 동기화 방법.
  25. 제 23 항에 있어서,
    상기 클럭 인에이블 제어신호는 상기 파워다운 신호가 인에이블될 때 상기 전압 검출 신호에 의해 제어되는 클럭 동기화 방법.
KR1020070111368A 2007-11-02 2007-11-02 클럭 동기화 회로 및 클럭 동기화 방법 KR100881401B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070111368A KR100881401B1 (ko) 2007-11-02 2007-11-02 클럭 동기화 회로 및 클럭 동기화 방법
US11/964,821 US7701266B2 (en) 2007-11-02 2007-12-27 Clock synchronization circuit and clock synchronization method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070111368A KR100881401B1 (ko) 2007-11-02 2007-11-02 클럭 동기화 회로 및 클럭 동기화 방법

Publications (1)

Publication Number Publication Date
KR100881401B1 true KR100881401B1 (ko) 2009-02-02

Family

ID=40587485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070111368A KR100881401B1 (ko) 2007-11-02 2007-11-02 클럭 동기화 회로 및 클럭 동기화 방법

Country Status (2)

Country Link
US (1) US7701266B2 (ko)
KR (1) KR100881401B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100896182B1 (ko) * 2007-02-22 2009-05-12 삼성전자주식회사 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법
KR100907002B1 (ko) * 2007-07-12 2009-07-08 주식회사 하이닉스반도체 지연 동기 루프 및 그의 제어 방법
KR100933802B1 (ko) * 2007-12-26 2009-12-24 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR101062743B1 (ko) * 2009-04-15 2011-09-06 주식회사 하이닉스반도체 반도체 집적 회로 및 그 제어 방법
JP5568928B2 (ja) * 2009-09-08 2014-08-13 セイコーエプソン株式会社 記憶装置、基板、液体容器及びシステム
JP2017027204A (ja) * 2015-07-17 2017-02-02 富士通株式会社 半導体装置および半導体装置の制御方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000021346A (ko) * 1998-09-28 2000-04-25 윤종용 동기형 메모리 장치
KR20020002619A (ko) * 2000-06-30 2002-01-10 박종섭 클럭제어 회로를 갖는 반도체메모리 장치
KR20070035943A (ko) * 2005-09-28 2007-04-02 주식회사 하이닉스반도체 반도체 메모리 장치
KR20070036547A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 지연고정루프회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6456130B1 (en) * 2001-01-11 2002-09-24 Infineon Technologies Ag Delay lock loop and update method with limited drift and improved power savings
US6438060B1 (en) * 2001-02-12 2002-08-20 Micron Technology, Inc. Method of reducing standby current during power down mode
JP4764270B2 (ja) * 2005-09-29 2011-08-31 株式会社ハイニックスセミコンダクター ロックフェイル防止のための遅延固定ループクロックの生成方法及びその装置
JP4775141B2 (ja) * 2005-09-29 2011-09-21 株式会社ハイニックスセミコンダクター 遅延固定ループ回路
KR100776906B1 (ko) * 2006-02-16 2007-11-19 주식회사 하이닉스반도체 파워다운 모드 동안 주기적으로 락킹 동작을 실행하는기능을 가지는 ｄｌｌ 및 그 락킹 동작 방법
KR100784907B1 (ko) * 2006-06-30 2007-12-11 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100907002B1 (ko) * 2007-07-12 2009-07-08 주식회사 하이닉스반도체 지연 동기 루프 및 그의 제어 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000021346A (ko) * 1998-09-28 2000-04-25 윤종용 동기형 메모리 장치
KR20020002619A (ko) * 2000-06-30 2002-01-10 박종섭 클럭제어 회로를 갖는 반도체메모리 장치
KR20070035943A (ko) * 2005-09-28 2007-04-02 주식회사 하이닉스반도체 반도체 메모리 장치
KR20070036547A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 지연고정루프회로

Also Published As

Publication number Publication date
US20090115474A1 (en) 2009-05-07
US7701266B2 (en) 2010-04-20

Similar Documents

Publication Publication Date Title
KR100784907B1 (ko) Ｄｌｌ 회로 및 그 제어 방법
KR100954117B1 (ko) 지연 고정 루프 장치
KR100668861B1 (ko) Ｄｌｌ 회로
KR100753137B1 (ko) 지연고정루프 및 지연고정루프 클럭 생성방법
US7368965B2 (en) Clock capture in clock synchronization circuitry
US7825711B2 (en) Clock jitter compensated clock circuits and methods for generating jitter compensated clock signals
KR101083639B1 (ko) 반도체 장치 및 그 동작 방법
JP4764270B2 (ja) ロックフェイル防止のための遅延固定ループクロックの生成方法及びその装置
US7605622B2 (en) Delay locked loop circuit
KR100907002B1 (ko) 지연 동기 루프 및 그의 제어 방법
JP2005332548A (ja) Ｄｌｌを含むメモリ装置
US7463081B2 (en) Internal voltage generator and internal clock generator including the same, and internal voltage generating method thereof
KR100881401B1 (ko) 클럭 동기화 회로 및 클럭 동기화 방법
KR20100095262A (ko) 지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법
JP2004048729A (ja) ディレイロックループにおけるクロック分周器及びクロック分周方法
KR101094932B1 (ko) 지연고정루프회로
US6940325B2 (en) DLL circuit
US9337820B1 (en) Pulse width recovery in clock dividers
US8638137B2 (en) Delay locked loop
KR100902058B1 (ko) 반도체 집적 회로 및 그의 제어 방법
KR20110060741A (ko) 지연 고정 루프 회로
US8379784B2 (en) Semiconductor memory device
KR100945793B1 (ko) Ｄｌｌ 회로 및 이를 포함하는 반도체 집적 회로
KR20090121469A (ko) 반도체 메모리 장치
KR20090017154A (ko) 레지스터 제어형 지연고정루프회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee