KR20020002619A - 클럭제어 회로를 갖는 반도체메모리 장치 - Google Patents

클럭제어 회로를 갖는 반도체메모리 장치 Download PDF

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KR20020002619A KR1020000036843A KR20000036843A KR20020002619A KR 20020002619 A KR20020002619 A KR 20020002619A KR 1020000036843 A KR1020000036843 A KR 1020000036843A KR 20000036843 A KR20000036843 A KR 20000036843A KR 20020002619 A KR20020002619 A KR 20020002619A
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Abstract

본 발명은 반도체메모리 장치에 관한 것으로 셀프리프레시 모드에서 탈출할 때 외부클럭펄스신호에 동기되어 커맨드를 입력받도록 제어하는 클럭제어 회로를 구비하는 반도체메모리 장치를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 외부클럭과 내부클럭을 동기시키기 위한 지연고정루프와, 상기 지연고정루프에서 생성된 내부클럭과 외부클럭에 응답하여 클럭 펄스를 생성하는 클럭펄스 발생기와, 상기 클럭펄스 발생기를 제어하는 클럭제어회로를 구비하는 반도체메모리 장치에 있어서, 상기 클럭제어회로는 셀프리프레시 모드에서 탈출한 후 내부 클럭으로 외부의 커멘드를 받아들이는 클럭펄스신호의 생성을 제어하되, 외부의 클럭에 동기시켜 지연고정루프 록킹신호를 입출력하여 상기 클럭펄스 발생기를 제어하는 것을 특징으로 한다.

Description

클럭제어 회로를 갖는 반도체메모리 장치{ Semiconductor memory device having clock control circuit}
본 발명은 반도체메모리 장치에 관한 것으로, 특히 셀프리프레시 모드에서 탈출한 후 클럭 신호 생성을 제어하는 클럭제어 회로를 구비하는 반도체메모리 장치에 관한 것이다.
일반적으로, 내부의 클럭을 시간 지연 없이 외부의 클럭과 동기시키기 위해사용되는 지연고정루프는 전류 소모를 줄이기 위해서 셀프리프레시 모드 동안에 동작하지 않는다. 그러다가 셀프리프레시 모드에서 탈출한 후 다시 외부클럭과 내부클럭과 비교하는 동작을 통하여 외부클럭과 동기된 내부클럭을 만들어 준다.
셀프리프레시에서 탈출한 후 다시 내부클럭이 생성되어 커맨드(command)를 받아들이는 시간을 보장한 AC 파라미터로 tXSC(selfrefresh exit to command)가 있다.
지연고정루프가 외부클럭과 동기된 내부클럭을 만들어 주기 전에는 외부클럭으로 커맨드 신호를 받아들이고 지연고정루프가 외부클럭과 동기된 내부클럭을 만들면 내부클럭으로 커맨드 신호를 받아들인다.
도1은 종래기술의 클럭제어 회로의 상세한 회로도이다.
도1을 참조하면, 종래기술의 클럭제어 회로는 지연고정루프를 리셋하는 지연고정루프리셋신호(dll_reset)와 셀프리프레시신호(sref)와 지연고정루프 디제이블신호(dis_dll)와 지연고정루프 록킹(locking)신호(dll_lockz)를 입력받는 입력부(100)와, 파워업신호(pwrup)를 입력받아 파워업 시에 상기 입력부(100)의 출력 노드에 초기치를 인가하기 위한 피모스트랜지스터(110)와, 상기 입력부(100)의 출력 신호를 래치하기 위한 래치부(120)와, 상기 래치부의 출력을 반전하여 제1클럭제어신호(sel_clkb)를 출력하기 위한 출력부(130)와, 상기 제1클럭제어신호(sel_clkb)를 입력받아서 제2 및 제3클럭제어신호(set_dll_clk, set_clkp2)를 생성하기 위한 클럭제어신호발생부(140)를 구비한다.
구체적으로, 상기 입력부(100)는 지연고정루프리셋신호(dll_reset)를 입력받는 인버터(101)와, 상기 인버터(101)의 출력과 셀프리프레시신호(sref)와 지연고정루프 디제이블신호(dis_dll)를 입력받는 제1노아게이트(102)와, 지연고정루프 록킹신호(dlllockz)를 지연하는 지연부(103)와, 상기 지연고정루프 디제이블신호(dis_dll)와 상기 지연부(103)의 출력을 입력받는 제2노아게이트(104)와, 상기 제1노아게이트(102)의 출력을 게이트로 입력받고 소스-드레인 경로가 전원전압과 입력부(100)의 출력노드 사이에 형성된 피모스트랜지스터(105)와, 상기 제1노아게이트(102)의 출력과 상기 제2노아게이트(104)의 출력을 입력받고 상기 입력부(100)의 출력노드와 접지단 사이에 직렬연결된 엔모스트랜지스터(106, 107)를 구비한다.
상기 지연고정루프리셋신호(dll_reset)는 지연고정루프가 외부클럭과 내부클럭과의 비교를 통하여 가지고 있던 내부클럭에 대한 정보를 지우고 다시 새로운 내부클럭을 생성하기 위하여 재설정하는 신호이다.
상기 셀프리프레시신호(sref)는 셀프리프레시 모드에 진입하였을 때 논리 하이 값을 갖고 셀프리프레시 모드를 탈출하였을 때 논리 로우 값을 갖는 신호이다.
상기 지연고정루프 디제이블신호(dis_dll)신호는 지연고정루프 비활성화 모드(disable dll mode) 시에는 논리 로우 값을 갖고 지연고정루프 활성화모드(enable dll mode) 시에는 논리 하이 값을 갖는 신호이다.
상기 파워업신호(pwrup)는 칩에 파워가 인가되었을 때에 논리 하이 값을 갖는 신호이다.
상기 지연고정루프 록킹신호(dll_lockz)는 지연고정루프에서 생성되는 신호이며, 외부클럭과 동기되는 내부클럭이 만들어졌다라는 정보를 갖는 신호로 지연고정루프가 록킹되었을 때는 논리 로우 값을 갖고 지연고정로프가 록킹이 되지 않았을 경우에는 논리 하이 값을 갖는 신호이다.
동작을 설명하면, 상기 지연고정루프리셋신호(dll_reset)가 논리 하이 값을 갖고 상기 셀프리프레시신호(sref)가 논리 로우, 상기 지연고정루프 디제이블신호(dis_dll)가 논리 로우 값을 가지며 상기 지연고정루프 록킹신호(dll_lockz)가 논리 로우 값을 가질 때, 상기 제1 및 제2 노아게이트(102, 104)의 출력이 논리 하이 값을 출력하게 된다.
출력된 논리 하이 값이 상기 엔모스트랜지스터(106, 107)를 턴-온(Turn-On)시켜 상기 입력부(100)의 출력을 논리 로우로 만들고 상기 출력부(130)의 제1클럭제어신호(sel_clkb)를 논리 로우로 인에이블시키게 된다.
이렇게 발생된 상기 제1클럭제어신호(sel_clkb)는 상기 클럭제어신호발생부(140)로 입력되어서 상기 제2클럭제어신호(set_dll_clk)를 논리 하이로 활성화시키고 상기 제3클럭제어신호(set_clkp2)를 논리 로우로 만들어주게 된다.
도2는 클럭펄스신호 발생기의 회로도이다.
도2를 참조하면, 클럭펄스신호 발생기는 외부클럭펄스신호(clkp2)로부터 생성된 지연고정루프비활성화클럭(dlloff_clkp2)와 상기 제2 및 제3클럭제어신호(set_dll_clk, set_clkp2)를 입력받아 상기 지연고정루프비활성화클럭(dlloff_clkp2)을 전달하기 위한 외부클럭입력부(200)와, 내부클럭(dll_clkp2)로부터 생성된 지연고정루프활성화클럭(dllon_clkp2)와 상기 제2 및 제3클럭제어신호(set_dll_clk, set_clkp2)를 입력받아 상기 지연고정루프활성화클럭(dllon_clkp2)을 전달하기 위한 내부클럭입력부(210)와, 상기 외부클럭입력부(200)와 상기 내부클럭입력부(210)의 출력신호를 선택적으로 입력받아 클럭펄스신호(clkp4)를 생성하기 위한 펄스 생성부(220)를 구비한다.
동작을 설명하면, 상기 제2클럭제어신호(set_dll_clk)가 논리 로우이고 상기 제3클럭제어신호(set_clkp2)가 논리 하이일 때 상기 외부클럭입력부(200)가 온되어 상기 지연고정루프비활성화클럭(dlloff_clkp2)을 입력받는다. 그러면 입력된 상기 지연고정루프비활성화클럭(dlloff_clkp2)은 펄스생성부(220)를 거쳐서 클럭펄스신호(clkp4)를 인에이블 시키게 된다.
반면에, 상기 제2클럭제어신호(set_dll_clk)가 논리 하이이고 상기 제3클럭제어신호(set_clkp2)가 논리 로우일 때 상기 내부클럭입력부(210)가 온되어 상기 지연고정루프활성화클럭(dllon_clkp2)을 입력받는다. 그러면 입력된 상기 지연고정루프활성화클럭(dllon_clkp2)은 펄스생성부(220)를 거쳐서 클럭펄스신호(clkp4)를 인에이블 시키게 된다.
이렇게 생성된 상기 클럭펄스신호(clkp4)는 외부의 커맨드(command)를 입력받는 제어신호로 사용된다.
도3은 종래기술의 문제점을 나타내는 타이밍도이다.
도3을 참조하면, 셀프리프레시 모드에서 탈출한 후에 커맨드를 받아들이는 시간을 규정한 AC 파라미터로 tXSC가 있는데, 셀프리프레시가 끝나고 지연고정루프가 동작하여 외부클럭과 내부클럭이 동기되는 록킹 시간에 커맨드가 들어올 경우 내부클럭에 의해서 상기 클럭펄스신호(clkp4)가 활성화되지 않는 것을 나타내었다.
셀프리프레시 모드로 진입하게 되면 상기 지연고정루프 록킹신호(dll_lockz)와 상기 제3클럭제어신호(set_clkp2)는 논리 하이 값을 가지게 되고, 상기 지연고정루프비활성화신호(dlloff_clkp2)의 클럭이 입력된다. 반면에, 셀프리프레시 모드에서 탈출하게 되면 지연고정루프는 외부클럭과 동기된 내부클럭을 만들기 위한 동작을 수행하게 되고 지연고정루프가 록킹(locking)이 되면 지연고정루프의 록킹 정보를 갖는 상기 지연고정루프 록킹신호(dll_lockz)는 논리 로우 값을 갖는다. 그러면, 상기 지연고정루프 록킹신호(dll_lockz)를 상기 입력부(100)에서 입력받아 상기 제3클럭제어신호(set_clkp2)를 논리 로우 값을 갖게 하고 상기 지연고정루프활성화신호(dllon_clkp2)의 클럭으로 상기 클럭펄스신호(clkp4)를 생성하게 된다.
이 때의 타이밍을 살펴보면, 상기 제3클럭제어신호(set_clkp2)가 논리 로우가 되는 순간에 외부클럭과 동기되어 커맨드가 들어오게 될 경우에, 지연고정루프에서 외부클럭신호와 동기된 내부클럭신호(dll_clkp2)의 펄스와 중첩이 되면, 상기 내부클럭신호(dll_clkp2)는 상기 제3클럭제어신호(set_clkp2)가 논리 로우 값을 갖기 전에 이미 펄스가 활성화된 상태이므로, 상기 내부클럭신호(dll_clkp2)에 의해서 생성되는 상기 지연고정루프활성화신호(dllon_clkp2)가 인에이블되지 못하게 된다.
따라서, 상기 클럭펄스신호(clkp4)를 생성하지 못하게 된다.
그러므로 상기 클럭펄스신호(clkp4)에 의해서 입력되어지는 커맨드를 받아들이지 못하는 문제점이 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 셀프리프레시 모드에서 탈출할 때 외부클럭펄스신호에 동기되어 커맨드를 입력받도록 제어하는 클럭제어 회로를 구비하는 반도체메모리 장치를 제공하는데 그 목적이 있다.
도1은 종래기술의 클럭제어 회로의 상세한 회로도,
도2는 클럭펄스신호 발생기의 회로도,
도3은 종래기술의 문제점을 나타내는 타이밍도,
도4는 본 발명의 클럭제어 회로의 상세한 회로도,
도5는 본 발명의 클럭제어 회로를 사용하였을 때의 동작을 나타내는 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
400 : 입력부 420 : 래치부
430 : 제1레지스터 440 : 제2레지스터
상기 목적을 달성하기 위하여 본 발명의 반도체메모리 장치는 외부클럭과 내부클럭을 동기시키기 위한 지연고정루프와, 상기 지연고정루프에서 생성된 내부클럭과 외부클럭에 응답하여 클럭 펄스를 생성하는 클럭펄스 발생기와, 상기 클럭펄스 발생기를 제어하는 클럭제어회로를 구비하는 반도체메모리 장치에 있어서, 상기 클럭제어회로는 셀프리프레시 모드에서 탈출한 후 내부 클럭으로 외부의 커멘드를 받아들이는 클럭펄스신호의 생성을 제어하되, 외부의 클럭에 동기시켜 지연고정루프 록킹신호를 입출력하여 상기 클럭펄스 발생기를 제어하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 클럭제어 회로의 상세한 회로도이다.
도4를 참조하면, 본 발명의 클럭제어 회로는 지연고정루프를 리셋하는 지연고정루프리셋신호(dll_reset)와 셀프리프레시신호(sref)와 지연고정루프 디제이블신호(dis_dll)와 지연고정루프 록킹(locking)신호(dll_lockz)를 입력받는 입력부(400)와, 파워업신호(pwrup)를 입력받아 파워업 시에 상기 입력부(400)의 출력 노드에 초기치를 인가하기 위한 피모스트랜지스터(410)와, 상기 입력부(400)의 출력 신호를 래치하기 위한 래치부(420)와, 외부클럭으로부터 생성된 외부클럭펄스신호(clkp2)에 제어받아 상기 래치부(420)의 출력을 전달하고 일시적으로 저장하기 위한 제1레지스터(430)와, 외부클럭으로부터 생성된 외부클럭펄스신호(clkp2)에 제어받아 상기 제1레지스터(430)의 출력을 전달하고 일시적으로 저장하여 제1클럭제어신호(sel_clkb)를 생성하기 위한 제2레지스터(440)와, 상기 제1클럭제어신호(sel_clkb)를 입력받아서 제2 및 제3클럭제어신호(set_dll_clk, set_clkp2)를 생성하기 위한 클럭제어신호발생부(450)를 구비한다.
구체적으로, 상기 입력부(400)는 지연고정루프리셋신호(dll_reset)를 입력받는 인버터(401)와, 상기 인버터(401)의 출력과 셀프리프레시신호(sref)와 지연고정루프 디제이블신호(dis_dll)를 입력받는 제1노아게이트(402)와, 지연고정루프 록킹신호(dll)lockz)를 지연하는 지연부(403)와, 상기 지연고정루프디제이블신호(dis_dll)와 상기 지연부(403)의 출력을 입력받는 제2노아게이트(404)와, 상기 제1노아게이트(402)의 출력을 게이트로 입력받고 소스-드레인 경로가 전원전압과 입력부(400)의 출력노드 사이에 형성된 피모스트랜지스터(405)와, 상기 제1노아게이트(402)의 출력과 상기 제2노아게이트(404)의 출력을 입력받고 상기 입력부(400)의 출력노드와 접지단 사이에 직렬연결된 엔모스트랜지스터(406, 407)를 구비한다.
구체적으로, 상기 제1레지스터(430)는 외부클럭펄스신호(clkp2)를 입력받는 제1인버터(431)와, 상기 제1인버터(431)의 출력을 피모스트랜지스터의 게이트단으로 입력받고 상기 외부클럭펄스신호(clkp2)를 엔모스트랜지스터의 게이트단으로 입력받아 상기 래치부(420)의 출력을 전달하는 트랜스퍼게이트(432)와, 상기 래치부(420)의 출력과 상기 트랜스퍼게이트(432)의 출력을 입력받는 난드게이트(433)와, 상기 난드게이트(433)의 출력을 입력받아 상기 트랜스퍼게이트(432)의 출력으로 전달하여 래치하는 제2인버터(434)와, 상기 난드게이트(433)의 출력을 입력받는 제3인버터(435)를 구비한다.
구체적으로, 상기 제2레지스터(440)는 외부클럭펄스신호(clkp2)를 입력받는 제1인버터(441)와, 상기 제1인버터(441)의 출력을 엔모스트랜지스터의 게이트단으로 입력받고 상기 외부클럭펄스신호(clkp2)를 피모스트랜지스터의 게이트단으로 입력받아 상기 제1레지스터(430)의 출력을 전달하는 트랜스퍼게이트(442)와, 상기 래치부(420)의 출력과 상기 트랜스퍼게이트(432)의 출력을 입력받는 난드게이트(443)와, 상기 난드게이트(443)의 출력을 입력받아 상기 트랜스퍼게이트(442)의 출력으로 전달하여 래치하는 제2인버터(444)와, 상기 난드게이트(443)의 출력을 입력받는 제3인버터(445)와, 상기 제3인버터(445)의 출력을 입력받아 상기 제1클럭제어신호(sel_clkb)를 출력하는 제4인버터(446)를 구비한다.
동작을 살펴보면, 칩에 파워가 인가되면 상기 파워업신호(pwrup)가 논리 로우 펄스를 생성하여 상기 입력부(400)의 피모스트랜지스터(410)를 온(On) 시켜서 출력 노드에 초기치를 인가한다.
상기 지연고정루프리셋신호(dll_reset)가 논리 하이로 활성화되어서 지연고정루프를 리셋시키고, 셀프리프레시 모드에서 탈출하여 상기 셀프리프레시신호(sref)가 논리 로우 값을 가지며, 상기 지연고정루프 디제이블신호(dis_dll)가 논리 로우 값을 가져서 지연고정루프가 활성화 모드로 동작하게 될 때, 지연고정루프의 내부클럭이 외부클럭과 동기되었음을 알리는 지연고정루프 록킹신호(dll_lockz)가 논리 로우로 활성화되면 상기 입력부(400)의 제1노아게이트(402)의 출력이 논리 하이가 되고 상기 제2노아게이트(404)의 출력이 논리 하이가 되어, 상기 엔모스트랜지스터(406, 407)를 턴-온(Turn-On)시키게 된다.
그러면, 상기 입력부(400)의 출력신호는 논리 로우가 되고 상기 래치부(420)에 의해 반전되고 래치되어서 상기 제1레지스터(430)로 입력된다.
상기 제1레지스터(430)는 외부클럭펄스신호(clkp2)가 논리 하이 값을 가질 때 상기 입력부(400)의 출력을 전달받고 상기 외부클럭펄스신호(clkp2)가 논리 로우 값을 가질 때 상기 입력부(400)의 출력을 래치하여 저장한다.
이렇게 래치되어 있던 상기 제1레지스터(430)의 지연고정루프 록킹(Locking)의 정보를 갖고 있던 데이터가 상기 외부클럭펄스신호(clkp2)가 논리 로우 값을 가질 때 상기 제2레지스터(440)으로 입력되어 제1클럭제어신호(sel_clkb)를 인에이블시킨다.
상기 제1클럭제어신호(sel_clkb)는 논리 로우로 활성화되며, 상기 클럭제어신호발생부(450)으로 입력되어 상기 제2클럭제어신호(set_dll_clk)를 논리 하이로, 상기 제3클럭제어신호(set_clkp2)를 논리 로우로 활성화시킨다.
상기 셀프리프레시신호(sref)가 논리 하이 값을 가지면 상기 입력부(400)의 피모스트랜지스터(405)가 턴-온되어 상기 입력부(400)의 출력은 논리 하이 값을 출력하고 상기 제1 및 제2레지스터(430, 440)와는 상관없이 상기 제1클럭제어신호(sel_clkb)를 논리 하이로 만들어 준다.
따라서 이 경우는 외부클럭펄스신호(clkp2)와는 상관없이 상기 제1클럭제어신호(sel_clkb)를 논리 하이 값을 가지게 하여 외부클럭에 의해서 생성된 지연고정루프비활성화클럭(dlloff_clkp2)이 상기 클럭펄스신호(clkp4)를 인에이블시키게 한다.
도5는 본 발명의 클럭제어 회로를 사용하였을 때의 동작을 나타내는 타이밍도이다.
도5를 참조하면, 상기 제1 및 제2레지스터(430, 440)가 상기 외부클럭펄스신호(clkp2)에 동기되어 입력신호를 받아들이고 저장하기 때문에 상기 제3클럭제어신호(set_clkp2)가 상기 외부클럭펄스신호(clkp2)가 하이 펄스로 활성화되는 중간에논리 로우로 떨어지지 않고 상기 외부클럭펄스신호(clkp2)가 충분히 펄스를 생성하고 난 후에 논리 로우로 활성화되는 것을 알 수 있다.
즉, 상기 외부클럭펄스신호(clkp2)의 상승시에 상기 지연고정루프 록킹신호(dll_lockz)의 정보를 받아들이고, 상기 외부클럭펄스신호(clkp2)의 하강시에 상기 지연고정루프 록킹신호(dll_lockz)의 정보를 내보낸다. 다시 말하면, 상기 외부클럭펄스신호(clkp2)를 입력받아 상기 지연고정루프 비활성화신호(dlloff_clkp2)가 만들어진 이 후에 상기 제3클럭제어신호(set_clkp2)를 논리 로우로 바꾸어주고, 상기 지연고정루프비활성화신호(dlloff_clkp2)를 입력받아 상기 클럭펄스신호(clkp4)를 생성한다. 그리고 난 후에 상기 지연고정루프활성화신호(dllon_clkp2)를 입력받아 상기 클럭펄스신호(clkp4)를 생성하도록 한다.
따라서, 상기 클럭펄스신호(clkp4)를 만들지 못해서 커맨드를 받아들이지 못하는 경우는 없어지게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 상기 외부클럭펄스신호(clkp2)로 제어되는 제1 및제2레지스터를 두어 상기 지연고정루프 록킹신호(dll_lockz)의 정보를 전달함으로써, 상기 제1 내지 제3클럭제어신호(sel_clkb, set_dll_clk, set_clkp2)가 생성되지 못하여 상기 클럭펄스신호(clkp4)를 만들지 못하는 경우를 없애서 외부의 커맨드를 입력받지 못하는 페일(Fail)을 제거할 수 있다.

Claims (5)

  1. 외부클럭과 내부클럭을 동기시키기 위한 지연고정루프와, 상기 지연고정루프에서 생성된 내부클럭과 외부클럭에 응답하여 클럭 펄스를 생성하는 클럭펄스 발생기와, 상기 클럭펄스 발생기를 제어하는 클럭제어회로를 구비하는 반도체메모리 장치에 있어서,
    상기 클럭제어회로는 셀프리프레시 모드에서 탈출한 후 내부 클럭으로 외부의 커멘드를 받아들이는 클럭펄스신호의 생성을 제어하되, 외부의 클럭에 동기시켜 지연고정루프 록킹신호를 입출력하여 상기 클럭펄스 발생기를 제어하는 것을 특징으로 하는 반도체메모리 장치.
  2. 제 1 항에 있어서,
    상기 클럭제어회로는,
    지연고정루프를 리셋하는 지연고정루프리셋신호와 셀프리프레시신호와 지연고정루프 비활성화신호와 지연고정루프 록킹신호를 입력받는 입력부;
    파워업신호를 입력받아 파워업 시에 상기 입력부의 출력 노드에 초기치를 인가하기 위한 피모스트랜지스터;
    상기 입력부의 출력 신호를 래치하기 위한 래치부;
    외부클럭으로부터 생성된 외부클럭펄스신호에 제어받아 상기 래치부의 출력을 전달하고 일시적으로 저장하기 위한 제1레지스터;
    외부클럭으로부터 생성된 외부클럭펄스신호에 제어받아 상기 제1레지스터의 출력을 전달하고 일시적으로 저장하여 제1클럭제어신호를 생성하기 위한 제2레지스터; 및
    상기 제1클럭제어신호를 입력받아서 제2 및 제3클럭제어신호를 생성하기 위한 클럭제어신호발생부
    를 포함하여 이루어진 반도체메모리 장치.
  3. 제 1 항에 있어서,
    상기 입력부는,
    지연고정루프리셋신호를 입력받는 인버터;
    상기 인버터의 출력과 셀프리프레시신호와 지연고정루프 디제이블신호를 입력받는 제1노아게이트;
    지연고정루프 록킹신호를 입력받아 지연하는 지연부;
    상기 지연고정루프 디제이블신호와 상기 지연부의 출력을 입력받는 제2노아게이트;
    상기 제1노아게이트의 출력을 게이트로 입력받고 소스-드레인 경로가 전원전압과 상기 입력부의 출력노드 사이에 형성된 피모스트랜지스터; 및
    상기 제1노아게이트의 출력과 상기 제2노아게이트의 출력을 입력받고 상기입력부의 출력노드와 접지단 사이에 직렬연결된 엔모스트랜지스터
    를 포함하여 이루어진 것을 특징으로 하는 클럭제어 회로.
  4. 제 1 항에 있어서,
    상기 제1레지스터는,
    외부클럭펄스신호를 입력받는 제1인버터;
    상기 제1인버터의 출력을 피모스트랜지스터의 게이트단으로 입력받고 상기 외부클럭펄스신호를 엔모스트랜지스터의 게이트단으로 입력받아 상기 래치부의 출력을 전달하는 트랜스퍼게이트;
    상기 래치부의 출력과 상기 트랜스퍼게이트의 출력을 입력받는 난드게이트;
    상기 난드게이트의 출력을 입력받아 상기 트랜스퍼게이트의 출력으로 전달하여 래치하는 제2인버터; 및
    상기 난드게이트의 출력을 입력받는 제3인버터
    를 포함하여 이루어진 것을 특징으로 하는 클럭제어 회로.
  5. 제 1 항에 있어서,
    상기 제2레지스터는,
    외부클럭펄스신호를 입력받는 제1인버터;
    상기 제1인버터의 출력을 엔모스트랜지스터의 게이트단으로 입력받고 상기 외부클럭펄스신호를 피모스트랜지스터의 게이트단으로 입력받아 상기 제1레지스터의 출력을 전달하는 트랜스퍼게이트;
    상기 래치부의 출력과 상기 트랜스퍼게이트의 출력을 입력받는 난드게이트;
    상기 난드게이트의 출력을 입력받아 상기 트랜스퍼게이트의 출력으로 전달하여 래치하는 제2인버터;
    상기 난드게이트의 출력을 입력받는 제3인버터; 및
    상기 제3인버터의 출력을 입력받아 상기 제1클럭제어신호를 출력하는 제4인버터
    를 포함하여 이루어진 것을 특징으로 하는 클럭제어 회로.
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