KR100945230B1 - 지연 고정 루프 제어 회로를 포함하는 반도체 메모리 장치 - Google Patents

지연 고정 루프 제어 회로를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 지연 고정 루프의 시동을 제어하는 회로를 포함하는 반도체 메모리 장치에 관한 것으로서, 셀프 리프레쉬 탈출시, 상기 셀프 리프레쉬 동작에서 디스에이블되지 않는 제 1 기준 전압과 지연 고정 루프에 사용되는 제 2 기준 전압의 레벨을 비교하여 지연 고정 루프 플레그 신호를 출력하는 지연 고정 루프 시동 시점 제어부; 상기 셀프 리프레쉬 탈출시, 상기 제 2 기준 전압에 상응하는 지연 고정 루프용 전원 전압을 발생하는 지연 고정 루프용 전원 전압 공급부; 및 상기 지연 고정 루프 플레그 신호에 의해 턴 온되어서, 상기 지연 고정 루프용 전원 전압을 공급받아 외부 클럭에 대한 지연 및 고정을 수행하는 지연 고정 루프;를 포함함을 특징으로 한다.

Description

지연 고정 루프 제어 회로를 포함하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING DELAY LOCKED LOOP CONTROL CIRCUIT}
도 1은 종래의 셀프 리프레쉬 탈출시 DLL 시동 시점을 나타내는 파형도.
도 2는 본 발명의 반도체 메모리 장치를 나타내는 블럭도.
도 3은 도 2의 DLL 시동 시점 제어부(20)의 상세 회로도.
도 4는 본 발명의 셀프 리프레쉬 탈출 후 DLL 시동 시점을 나타내는 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 지연 고정루프의 시동 시점을 제어하는 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 고속 동작하는 반도체 메모리 장치는 데이터를 외부 클럭에 동기시켜 처리하므로, 지연 고정 루프(Delay Locked Loop : DLL, 이하 'DLL'이라 함) 등을 이용하여 외부 클럭에 일정 지연을 준 내부 클럭을 발생시켜 데이터가 외부 클럭의 에지에 정확히 정렬되어 출력되도록 제어한다.
이러한 DLL은 전류 절약 모드, 예를 들어, 파워다운(power down) 모드 또는 셀프 리프레쉬(self refresh) 모드 등에서 동작하지 않다가 전류 절약 모드를 탈출 한 이후에 동작을 시작한다.
특히, DLL용 전원 전압을 공급받는 아날로그 DLL은 DLL용 기준 전압이 안정되지 않은 시점에 동작하면 DLL용 전원 전압이 충분한 레벨을 갖지 못하여 DLL 동작 에러가 발생할 수 있으므로, 전류 절약 모드 탈출 후 DLL용 전원 전압의 기준 레벨이 되는 DLL용 기준 전압이 안정된 후에 동작을 시작한다.
종래의 아날로그 DLL은, 도 1에 도시된 바와 같이, 셀프 리프레쉬 탈출(self refresh exit) 후, DLL용 기준 전압 VREF_DLL이 안정화되고 소정 시간 이후에 동작을 시작(DLL start)하였다.
즉, 셀프 리프레쉬 모드시 DLL용 기준 전압 VREF_DLL이 접지 전압 레벨로 유지되다가, 셀프 리프레쉬 탈출(self refresh exit)시 셀프 리프레쉬 플레그 신호 SREF_FLAG가 인에이블됨에 따라 소정 레벨로 점점 상승한다.
그 후, DLL용 기준 전압 VREF_DLL이 소정 레벨로 안정화되면, 소정 시간 뒤에 DLL 플레그 신호 DLL_FLAG가 인에이블되어 DLL이 시동한다(DLL start).
이때, DLL 플레그 신호 DLL_FLAG는 종래에 내부 카운터에 의해 시물레이션(simulation)한 결과를 이용하여 DLL용 기준 전압 VREF_DLL이 안정화될 때까지의 시간을 알아낸 후, DLL용 기준 전압 VREF_DLL이 안정화된 시점에서 소정 마진(margin)을 보장한 후에 인에이블되도록 설계되었다.
하지만, DLL용 기준 전압 VREF_DLL의 안정화 시점은 공정(process) 변화에 따라 달라진다. 이러한 공정 변화에 따른 DLL용 기준 전압 VREF_DLL의 안정화 시점을 모두 보장하여 DLL 플레그 신호 DLL_FLAG가 인에이블되도록 설계하면, DLL의 락킹(locking) 시간이 크게 늘어나는 문제점이 있다.
따라서, 본 발명의 목적은 공정 변화에 따른 DLL용 기준 전압의 안정화 시점 변화를 유동적으로 대처하여 DLL 락킹 시간을 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 메모리 장치는, 셀프 리프레쉬 탈출시, 상기 셀프 리프레쉬 동작에서 인에이블 상태를 유지하는 제 1 기준 전압과 지연 고정 루프에 사용되는 제 2 기준 전압의 레벨을 비교하여 지연 고정 루프 플레그 신호를 출력하는 지연 고정 루프 시동 시점 제어부; 상기 셀프 리프레쉬 탈출시, 상기 제 2 기준 전압에 상응하는 지연 고정 루프용 전원 전압을 발생하는 지연 고정 루프용 전원 전압 공급부; 및 상기 지연 고정 루프 플레그 신호에 의해 턴 온되어서, 상기 지연 고정 루프용 전원 전압을 공급받아 외부 클럭에 대한 지연 및 고정을 수행하는 지연 고정 루프;를 포함함을 특징으로 한다.
여기서, 상기 제 1 기준 전압은 백 바이어스 전압, 셀 플레이트 전압, 코어 전압, 또는 비트 라인 프리차지 전압에 대한 기준이 되는 전압임이 바람직하다.
상기 지연 고정 루프 시동 시점 제어부는 상기 셀프 리프레쉬 탈출시, 상기 제 2 기준 전압이 상기 제 1 기준 전압 이상의 레벨을 가질 때 상기 지연 고정 루프 플레그 신호를 인에이블시킴이 바람직하다.
이러한 상기 지연 고정 루프 시동 시점 제어부는, 상기 셀프 리프레쉬 탈출 시 턴 온되어서, 상기 제 1 기준 전압과 상기 제 2 기준 전압의 레벨을 비교하여 비교 신호로 출력하는 비교기; 및 상기 셀프 리프레쉬 탈출시 인에이블되는 셀프 리프레쉬 플레그 신호와 상기 비교 신호를 논리 조합하여 상기 지연 고정 루프 플레그 신호를 출력하는 조합부;를 포함함이 바람직하다.
상기 비교기는 상기 제 1 기준 전압과 상기 제 2 기준 전압의 레벨이 동일할 때 상기 비교 신호를 인에이블시킴이 바람직하다.
그리고, 상기 조합부는 상기 셀프 리프레쉬 플레그 신호와 상기 비교 신호가 모두 인에이블될 때 상기 지연 고정 루프 플레그 신호를 인에이블시킴이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 아날로그 지연 고정 루프의 시동 시점을 제어하는 지연 고정 루프 제어 회로는, 셀프 리프레쉬 탈출시 턴 온되어서, 셀프 리프레쉬 동작에서 인에이블 상태를 유지하는 제 1 기준 전압과 지연 고정 루프에 사용되는 제 2 기준 전압의 레벨을 비교하여 비교 신호로 출력하는 비교기; 및 상기 셀프 리프레쉬 탈출시 인에이블되는 셀프 리프레쉬 플레그 신호와 상기 비교 신호를 논리 조합하여 상기 아날로그 지연 고정 루프의 시동을 제어하는 지연 고정 루프 플레그 신호를 출력하는 조합부;를 포함함을 특징으로 한다.
여기서, 상기 제 1 기준 전압은 백 바이어스 전압, 셀 플레이트 전압, 코어 전압, 또는 비트 라인 프리차지 전압에 대한 기준이 되는 전압임이 바람직하다.
상기 비교기는 상기 제 2 기준 전압이 상기 제 1 기준 전압 이상의 레벨을 가질 때 상기 비교 신호를 인에이블시킴이 바람직하다.
그리고, 상기 조합부는 상기 셀프 리프레쉬 플레그 신호와 상기 비교 신호가 모두 인에이블될 때 상기 지연 고정 루프 플레그 신호를 인에이블시킴이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 반도체 메모리 장치는 DLL용 기준 전압이 셀프 리프레쉬 모드시 디스에이블되지 않는 기준 전압의 레벨에 도달할 때 DLL 플레그 신호를 인에이블시켜 DLL을 동작시킨다.
구체적으로, 도 2를 참조하여 살펴보면, 본 발명의 반도체 메모리 장치는 DLL 시동 시점 제어부(20), DLL용 전원 전압 공급부(22), 및 DLL(24)을 포함한다.
DLL 시동 시점 제어부(20)는 셀프 리프레쉬 플레그 신호 SREF_FLAG에 의해 턴 온되어서, 셀프 리프레쉬 동작시 디스에이블되지 않는 기준 전압 VREF과 DLL용 기준 전압 VREF_DLL의 레벨을 비교하여 DLL 플레그 신호 DLL_FLAG를 출력한다.
여기서, 기준 전압 VREF은 셀프 리프레쉬 동작시 데이터의 손실을 막기 위한 최소한의 동작을 위해서 사용되는 기준 전압으로서, 백 바이어스(back bias) 전압, 셀 플레이트(cell plate) 전압, 코어(core) 전압, 또는 비트라인 프리차지(bit line precharge) 전압 등의 기준이 되는 전압이다.
DLL용 전원 전압 공급부(22)는 셀프 리프레쉬 플레그 신호 SREF_FLAG에 의해 턴 온되어서, DLL용 기준 전압 VREF_DLL에 상응하는 DLL용 전원 전압 VDLL을 생성 한다.
DLL(24)은 DLL 플레그 신호 DLL_FLAG에 의해 턴 온되어서, DLL용 전원 전압 VDLL을 공급받아 외부 클럭 CLK에 대한 지연 및 고정을 수행한다.
한편, DLL 시동 시점 제어부(20)는 일 예로, 도 3과 같은 구성을 갖는다. 도 3을 참조하면, DLL 시동 시점 제어부(20)는 셀프 리프레쉬 플레그 신호 SREF_FLAG에 응답하여서 기준 전압 VREF과 DLL용 기준 전압 VREF_DLL을 비교하여 비교 신호 COMP로 출력하는 비교기(30)와, 비교 신호 COMP와 셀프 리프레쉬 플레그 신호 SREF_FLAG를 논리 조합하여 DLL 플레그 신호 DLL_FLAG로 출력하는 조합부(32)를 포함한다.
비교기(30)는 셀프 리프레쉬 플레그 신호 SREF_FLAG가 디스에이블될 때, 즉, 셀프 리프레쉬 탈출시 턴 온되어 기준 전압 VREF과 DLL용 기준 전압 VREF_DLL을 비교하여 DLL용 기준 전압 VREF_DLL의 안정화 시점을 감지하며, DLL용 기준 전압 VREF_DLL이 기준 전압 VREF 레벨 이상으로 상승할 때 비교 신호 COMP를 인에이블시킴이 바람직하다.
조합부(32)는 비교 신호 COMP와 셀프 리프레쉬 플레그 신호 SREF_FLAG가 모두 인에이블될 때 DLL 플레그 신호 DLL_FLAG를 인에이블시키며, 바람직하게는 셀프 리프레쉬 플레그 신호 SREF_FLAG를 반전하는 인버터(INV)와, 비교 신호 COMP와 인버터(INV)에서 출력된 신호를 낸드 조합하여 DLL 플레그 신호 DLL_FLAG로 출력하는 낸드 게이트(NAND)를 포함하여 구성된다.
이러한 구성을 갖는 본 발명의 반도체 메모리 장치의 DLL 시동 시점 제어 동 작을 도 4을 참조하여 살펴보면, 우선, 셀프 리프레쉬 모드시 셀프 리프레쉬 플레그 신호 SREF_FLAG가 인에이블되고 DLL용 기준 전압 VREF_DLL은 접지 전압 레벨로 유지된다.
셀프 리프레쉬 탈출시(self refresh exit) 셀프 리프레쉬 플레그 신호 SREF_FLAG가 디스에이블되고 DLL용 기준 전압 VREF_DLL의 레벨은 점점 상승한다.
이후, DLL용 기준 전압 VREF_DLL이 기준 전압 VREF의 레벨 이상으로 상승하여 DLL용 기준 전압 VREF_DLL이 안정화되었다고 판단되면, 비교 신호 COMP에 의해 DLL 플레그 신호 DLL_FLAG가 인에이블되어 DLL 동작이 시작된다(DLL start).
예를 들어, DLL용 기준 전압 VREF_DLL과 기준 전압 VREF의 레벨이 동일할 때 DLL용 기준 전압 VREF_DLL이 안정화된 시점이라고 가정하면, DLL용 기준 전압 VREF_DLL과 기준 전압 VREF의 레벨이 동일할 때 DLL 플레그 신호 DLL_FLAG가 인에이블되어 DLL 동작이 시작된다(DLL start).
이상에서 살펴본 바와 같이, 본 발명의 반도체 메모리 장치는 셀프 리프레쉬 동작시 디스에이블되지 않고 인에이블 상태를 유지하는 기준 전압 VREF과 DLL용 기준 전압 VREF_DLL의 레벨을 비교하여 DLL용 기준 전압 VREF_DLL의 안정화 시점을 검출한다. 이때, 기준 전압 VREF의 레벨은 공정 변화에 대응하여 변하므로, DLL용 기준 전압 VREF_DLL의 안정화 시점 검출 결과는 공정 변화에 대응하여 변하게 된다.
즉, 공정 변화에 따라 DLL용 기준 전압 VREF_DLL의 안정화 시점 변화가 적절히 검출되고, 상기 검출된 결과에 따라 DLL 플레그 신호 DLL_FLAG가 인에이블되므 로, 공정 변화에 따라 유동적으로 DLL 동작이 제어될 수 있다.
따라서, 본 발명의 반도체 메모리 장치는 안정적인 DLL 동작 확보와 DLL의 최적화된 락킹 시간을 보장할 수 있는 효과가 있다.
이와 같이, 본 발명은 공정 변화에 따라 가변되는 DLL용 기준 전압의 안정화 시점에 대응하여 DLL을 적절히 시동시킴으로써, 안정적인 DLL 동작과 효율적인 DLL 락킹 시간을 보장할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (16)

  1. 셀프 리프레쉬 탈출시, 상기 셀프 리프레쉬 동작에서 인에이블 상태를 유지하는 제 1 기준 전압과 지연 고정 루프에 사용되는 제 2 기준 전압의 레벨을 비교하여 지연 고정 루프 플레그 신호를 출력하는 지연 고정 루프 시동 시점 제어부;
    상기 셀프 리프레쉬 탈출시, 상기 제 2 기준 전압에 상응하는 지연 고정 루프용 전원 전압을 발생하는 지연 고정 루프용 전원 전압 공급부; 및
    상기 지연 고정 루프 플레그 신호에 의해 턴 온되어서, 상기 지연 고정 루프용 전원 전압을 공급받아 외부 클럭에 대한 지연 및 고정을 수행하는 지연 고정 루프;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 기준 전압은 백 바이어스 전압에 대한 기준이 되는 전압임을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 기준 전압은 셀 플레이트 전압에 대한 기준이 되는 전압임을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 기준 전압은 코어 전압에 대한 기준이 되는 전압임을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 기준 전압은 비트 라인 프리차지 전압에 대한 기준이 되는 전압임을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 지연 고정 루프 시동 시점 제어부는 상기 셀프 리프레쉬 탈출시, 상기 제 2 기준 전압이 상기 제 1 기준 전압 이상의 레벨을 가질 때 상기 지연 고정 루프 플레그 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 지연 고정 루프 시동 시점 제어부는,
    상기 셀프 리프레쉬 탈출시 턴 온되어서, 상기 제 1 기준 전압과 상기 제 2 기준 전압의 레벨을 비교하여 비교 신호로 출력하는 비교기; 및
    상기 셀프 리프레쉬 탈출시 인에이블되는 셀프 리프레쉬 플레그 신호와 상기 비교 신호를 논리 조합하여 상기 지연 고정 루프 플레그 신호를 출력하는 조합부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 비교기는 상기 제 1 기준 전압과 상기 제 2 기준 전압의 레벨이 동일할 때 상기 비교 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 조합부는 상기 셀프 리프레쉬 플레그 신호와 상기 비교 신호가 모두 인에이블될 때 상기 지연 고정 루프 플레그 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  10. 아날로그 지연 고정 루프의 시동 시점을 제어하는 지연 고정 루프 제어 회로에 있어서,
    셀프 리프레쉬 탈출시 턴 온되어서, 셀프 리프레쉬 동작에서 인에이블 상태를 유지하는 제 1 기준 전압과 지연 고정 루프에 사용되는 제 2 기준 전압의 레벨을 비교하여 비교 신호로 출력하는 비교기; 및
    상기 셀프 리프레쉬 탈출시 인에이블되는 셀프 리프레쉬 플레그 신호와 상기 비교 신호를 논리 조합하여 상기 아날로그 지연 고정 루프의 시동을 제어하는 지연 고정 루프 플레그 신호를 출력하는 조합부;를 포함함을 특징으로 하는 지연 고정 루프 제어 회로.
  11. 제 10 항에 있어서,
    상기 제 1 기준 전압은 백 바이어스 전압에 대한 기준이 되는 전압임을 특징으로 하는 지연 고정 루프 제어 회로.
  12. 제 10 항에 있어서,
    상기 제 1 기준 전압은 셀 플레이트 전압에 대한 기준이 되는 전압임을 특징으로 하는 지연 고정 루프 제어 회로.
  13. 제 10 항에 있어서,
    상기 제 1 기준 전압은 코어 전압에 대한 기준이 되는 전압임을 특징으로 하는 지연 고정 루프 제어 회로.
  14. 제 10 항에 있어서,
    상기 제 1 기준 전압은 비트 라인 프리차지 전압에 대한 기준이 되는 전압임을 특징으로 하는 지연 고정 루프 제어 회로.
  15. 제 10 항에 있어서,
    상기 비교기는 상기 제 2 기준 전압이 상기 제 1 기준 전압 이상의 레벨을 가질 때 상기 비교 신호를 인에이블시킴을 특징으로 하는 지연 고정 루프 제어 회로.
  16. 제 10 항에 있어서,
    상기 조합부는 상기 셀프 리프레쉬 플레그 신호와 상기 비교 신호가 모두 인에이블될 때 상기 지연 고정 루프 플레그 신호를 인에이블시킴을 특징으로 하는 지연 고정 루프 제어 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002619A (ko) * 2000-06-30 2002-01-10 박종섭 클럭제어 회로를 갖는 반도체메모리 장치
KR20020036297A (ko) * 2000-11-09 2002-05-16 윤종용 지연동기회로의 위상 락킹 정보를 저장하는데 필요한시간을 확보하는 반도체 집적회로 및 그 위상 락킹 정보저장방법
KR20020040443A (ko) * 2000-11-24 2002-05-30 윤종용 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법
KR20060038603A (ko) * 2004-10-30 2006-05-04 주식회사 하이닉스반도체 지연고정루프의 전원공급회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002619A (ko) * 2000-06-30 2002-01-10 박종섭 클럭제어 회로를 갖는 반도체메모리 장치
KR20020036297A (ko) * 2000-11-09 2002-05-16 윤종용 지연동기회로의 위상 락킹 정보를 저장하는데 필요한시간을 확보하는 반도체 집적회로 및 그 위상 락킹 정보저장방법
KR20020040443A (ko) * 2000-11-24 2002-05-30 윤종용 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법
KR20060038603A (ko) * 2004-10-30 2006-05-04 주식회사 하이닉스반도체 지연고정루프의 전원공급회로

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