KR100429888B1 - 반도체 메모리 장치의 초기화 신호의 발생 방법 - Google Patents

반도체 메모리 장치의 초기화 신호의 발생 방법 Download PDF

Info

Publication number
KR100429888B1
KR100429888B1 KR10-2002-0038893A KR20020038893A KR100429888B1 KR 100429888 B1 KR100429888 B1 KR 100429888B1 KR 20020038893 A KR20020038893 A KR 20020038893A KR 100429888 B1 KR100429888 B1 KR 100429888B1
Authority
KR
South Korea
Prior art keywords
memory device
semiconductor memory
mode setting
command
initialization
Prior art date
Application number
KR10-2002-0038893A
Other languages
English (en)
Other versions
KR20030009141A (ko
Inventor
배일만
이재형
김재훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to DE2002132859 priority Critical patent/DE10232859B4/de
Priority to CN 02131526 priority patent/CN1287443C/zh
Priority to JP2002210061A priority patent/JP2003045175A/ja
Publication of KR20030009141A publication Critical patent/KR20030009141A/ko
Priority to US10/632,572 priority patent/US6901018B2/en
Application granted granted Critical
Publication of KR100429888B1 publication Critical patent/KR100429888B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Dram (AREA)

Abstract

안정화 회로가 차지하는 레이 아웃 면적과 전력 소모를 줄일 수 있는 안정화 신호 발생 방법이 개시된다. 외부 전원의 인가에 따른 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 안정화 신호의 발생 방법은 (a) 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계, (b) 수신된 프리 차지 명령에 응답하여 안정화 신호를 제 1 레벨로 활성화하는 단계, (c) 프리 차지 명령을 수신한 후, 반도체 메모리 장치를 리프레시하기 위한 리프레시 명령을 수신하는 단계, (d) 리프레시 명령을 수신한 후, 반도체 메모리 장치의 동작 모드를 설정하는 모드 설정 명령을 수신하는 단계 및 (e) 수신된 모드 설정 명령에 응답하여 안정화 신호를 제 2 레벨로 비활성화 하는 단계를 구비한다.
본 발명에 따른 안정화 신호 발생 방법에 의해서 파워-업시 안정화 회로가 차지하는 레이 아웃 면적과 전력 소모를 줄일 수 있는 장점이 있다.

Description

반도체 메모리 장치의 초기화 신호의 발생 방법{Initializing signal generating method for semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서 특히, 반도체 메모리 장치의 파워-업(power-up)에 따른 내부 회로들의 불안정한 동작을 방지하는 안정화 신호의 발생 방법에 관한 것이다.
반도체 메모리 장치를 사용하기 위하여 외부 전원을 인가하는 것을 파워-업(power-up)이라고 하며, 반도체 메모리 장치에는 파워-업 동작시 반도체 메모리 장치의 회로 내부의 불안정한 동작을 방지하기 위하여 안정화 회로를 두고 있다. 여기서 불안정한 동작이라 함은 외부에서 인가되는 외부 전원이 완전히 안정되지 않았기 때문에 데이터의 논리 하이 또는 논리 로우에 대한 회로적 판단이 파워-업동작구간에서는 어렵다는 것을 의미한다. 따라서 파워-업 구간에서 일시적으로 논리 하이 값을 가지다가 논리 로우 값으로 떨어지는 안정화 신호를 이용하여 회로 내부를 논리 하이나 논리 로우의 일정한 안정적인 레벨로 래치 시킴으로써 내부 회로의 불안정한 동작을 방지한다.
도 1은 파워-업 순간의 내부회로의 불안정한 동작을 방지하는 안정화 회로를 나타내는 도면이다.
안정화 회로(100)는 피모스 트랜지스터(MP1), 커패시터(300), 저항(R1) 및 인버터들(I11, I12, I13)을 구비한다.
안정화 회로(100)의 동작을 살펴보면, 외부에서 외부 전원(EVC)이 인가되고 외부 전원(EVC)의 전압 레벨이 높아지는 경우, 안정화 회로(100)의 출력 신호인 안정화 신호(VCCHB)는 외부 전원(EVC)의 전압 레벨의 증가에 따라 함께 증가한다. 외부 전원(EVC)이 일정 전압 이상이 되면 제 1 노드(N11)가 논리 하이 레벨로 인식될 수 있는 적정한 전압으로 세팅된다. 안정화 신호(VCCHB)는 제 1 노드(N11)가 논리 하이 레벨로 인식되는 순간부터 인버터들(I11, I12, I13)에 의해 논리 로우 레벨로 발생된다. 따라서 안정화 신호(VCCHB)는 일종의 펄스 신호와 같은 모습을 나타내며, 이와 같은 펄스 신호 형태의 안정화 신호(VCCHB)는 파워-업 순간에 반도체 메모리 장치의 내부 회로들의 불안정한 동작을 막기 위한 신호로서 사용된다.
도 2는 안정화 신호를 사용하여 내부회로를 안정화시키는 일 예를 나타내는 회로도이다.
동작을 살펴보면, 파워-업 순간에 입력 신호(IN)는 입력되지 않으며, 따라서제 1 노드(N21)는 불안정한 상태를 가진다. 이때 안정화 신호(VCCHB)가 논리 하이 레벨로 입력되면, 인버터(I21)에 의해 피모스 트랜지스터(MP2)를 턴 온 시키고 제 1 노드(N21)는 논리 하이 레벨로 래치되어 안정화된다. 따라서 출력 신호(OUT)의 변동이 방지된다. 안정화 신호(VCCHB)가 논리 로우 레벨로 천이되면 피모스 트랜지스터(MP2)는 턴 오 프 되고 제 1노드(N21)는 논리 하이 레벨로 래치된 상태로 유지된다. 이와 같이 안정화 신호(VCCHB)는 반도체 메모리 장치의 내부 회로들의 노드들을 파워-업 순간에 일정한 논리 레벨로 세팅해주는 기능을 한다.
그런데 안정화 회로(100)는 일반적으로 큰 레이 아웃(lay-out)을 차지하고, 안정화 신호(VCCHB)의 발생 후에도 디바이스가 동작하는 동안에는 일정하게 전력을 소모하는 문제가 있다. 또한 인가되는 외부 전원(EVC)의 전압 레벨이 낮아지는 추세에 따라 안정화 신호(VCCHB)도 그 레벨이 낮아지게 되어 내부 회로들의 불안정한 동작을 방지하기 위한 신호로서의 기능을 수행하는데 어려운 문제가 있다.
본 발명이 이루고자하는 기술적 과제는, 안정화 회로가 차지하는 레이 아웃 면적과 전력 소모를 줄일 수 있는 안정화 신호 발생 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 파워-업 순간의 내부회로의 불안정한 동작을 방지하는 안정화 회로를 나타내는 도면이다.
도 2는 안정화 신호를 사용하여 내부회로를 안정화시키는 일 예를 나타내는 회로도이다.
도 3은 본 발명의 제 1 실시예에 따른 안정화 신호의 발생 방법을 나타내는 플로우 차트이다.
도 4는 본 발명의 제 2 실시예에 따른 안정화 신호의 발생 방법을 나타내는 플로우 차트이다.
도 5는 본 발명의 제 3 실시예에 따른 안정화 신호의 발생 방법을 나타내는 플로우 차트이다.
도 6은 본 발명의 제 4 실시예에 따른 안정화 신호의 발생 방법을 나타내는 플로우 차트이다.
도 7은 본 발명의 제 5 실시예에 따른 안정화 회로의 턴 오프 방법을 나타내는 플로우 차트이다.
도 8은 본 발명의 제 6 실시예에 따른 안정화 회로의 턴 오프 방법을 나타내는 플로우 차트이다.
도 9는 본 발명의 제 7 실시예에 따른 초기화 신호의 발생 방법을 나타내는 플로우 차트이다.
도 10은 본 발명의 제 8 실시예에 따른 초기화 신호의 발생 방법을 나타내는 플로우 차트이다.
도 11은 도 9의 초기화 신호 발생 방법을 설명하는 블록도이다.
도 12는 도 11의 초기화 신호 및 제어 신호의 파형을 나타내는 파형도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 초기화 신호 발생 방법은, 외부 전원의 인가에 따른 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호의 발생 방법에 있어서, (a) 상기 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계, (b) 상기 수신된 프리 차지 명령에 응답하여 상기 초기화 신호를 제 1 레벨로 활성화하는 단계, (c) 상기 프리 차지 명령을 수신한 후, 상기 반도체 메모리 장치를 리프레시하기 위한 리프레시 명령을 수신하는 단계, (d) 상기 리프레시 명령을 수신한 후, 상기 반도체 메모리 장치의 초기화를 위한 모드 설정 명령을 수신하는 단계 및 (e) 상기 수신된 모드 설정 명령에 응답하여 상기 초기화 신호를 제 2 레벨로 비활성화 하는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 초기화 신호 발생 방법은, 외부 전원의 인가에 따른 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호의 발생 방법에 있어서, (a) 상기 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계 및 (b) 상기 수신된 프리 차지 명령에 응답하여 자동 펄스를 발생하여 상기 초기화 신호로서 사용하는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 초기화 신호 발생 방법은, 외부 전원의 인가에 따른 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호의 발생 방법에 있어서, (a) 상기 반도체 메모리 장치의 초기화를 위한 모드 설정 명령을 수신하는 단계 및 (b) 상기 수신된 모드 설정 명령에 응답하여 자동 펄스를 발생하여 상기 초기화 신호로서 사용하는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 4 실시예에 따른 초기화 신호 발생 방법은, 외부 전원의 인가에 따른 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 회로를 구비하며, 상기 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호의 발생 방법에 있어서, (a) 상기 외부 전원에 응답하여 상기 초기화 회로가 예비 초기화 신호를 발생하는 단계, (b) 상기 반도체 메모리 장치의 초기화를 위한 모드 설정 명령을 수신하는 단계 및 (c) 상기 예비 초기화 신호 및 상기 수신된 모드 설정 명령에 응답하여 자동 펄스를 발생하여 상기 초기화 신호로서 사용하는 단계를 구비하는 것을 특징으로 한다.
상기 초기화 신호 발생 방법은 (d) 상기 발생된 초기화 신호에 응답하여 상기 초기화 회로를 턴 오프 시키는 단계를 더 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 5 실시예에 따른 초기화 회로의 턴 오프 방법은, 외부 전원의 인가에 따라 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호를 발생하는 초기화 회로를 턴 오프 시키는 방법에 있어서, (a) 상기 외부 전원에 응답하여 상기 초기화 회로가 초기화 신호를 발생하는 단계, (b) 상기 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계, (c) 상기 프리 차지 명령에 응답하여 상기 초기화 회로를 턴 오프 시키는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 6 실시예에 따른 초기화 회로의 턴 오프 방법은, 외부 전원의 인가에 따라 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호를 발생하는 초기화 회로를 턴 오프 시키는 방법에 있어서, (a) 상기 외부 전원에 응답하여 상기 초기화 회로가초기화 신호를 발생하는 단계, (b) 상기 반도체 메모리 장치의 초기화를 위한 모드 설정 명령을 수신하는 단계 및 (c) 상기 모드 설정 명령에 응답하여 상기 초기화 회로를 턴 오프 시키는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 7 실시예에 따른 반도체 메모리 장치의 내부 회로를 초기화시키는 초기화 신호 발생 방법은, (a) 상기 내부 회로의 초기화를 위한 모드 설정 명령을 수신하는 단계 및 (b) 상기 수신된 모드 설정 명령에 응답하여 제어신호를 발생하고, 상기 제어 신호를 상기 초기화 신호로서 사용하는 단계를 구비하는 것을 특징으로 한다.
상기 모드 설정 명령은 외부 핀을 통하여 상기 반도체 메모리 장치로 인가되는 신호인 것을 특징으로 한다. 상기 모드 설정 명령은 싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)이며, 어싱크로너스 디램(Asynchronous DRAM)에서는 WCBR(WriteCASBeforeRAS)인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 8 실시예에 따른 반도체 메모리 장치의 내부 회로를 초기화시키는 초기화 신호 발생 방법은, (a) 상기 반도체 메모리 장치를 프리 차지하는 프리 차지 명령을 수신하는 단계, (b) 상기 프리차지 명령을 수신한 후, 상기 내부 회로의 초기화를 위한 모드 설정 명령을 수신하는 단계 및 (c) 상기 수신된 모드 설정 명령에 응답하여 제어신호를 발생하고, 상기 제어 신호를 상기 초기화 신호로서 사용하는 단계를 구비하는 것을 특징으로 한다.
상기 모드 설정 명령은 외부 핀을 통하여 상기 반도체 메모리 장치로 인가되는 신호인 것을 특징으로 한다. 또한 상기 모드 설정 명령은 싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)이며, 어싱크로너스 디램(Asynchronous DRAM)에서는 WCBR(WriteCASBeforeRAS)인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
반도체 메모리 장치의 파워가 턴 온 되면 반도체 메모리 장치의 내부 회로들이 불안정한 동작을 하게된다. 불안정한 동작이라 함은 외부에서 인가되는 외부 전원이 완전히 안정되지 않았기 때문에 반도체 메모리 장치 내부 노드들의 논리 레벨이 하이 인지 로우인지에 대한 회로적 판단이 어렵다는 것을 의미한다.
따라서 안정화 회로는 반도체 메모리 장치 내부 노드들을 논리 하이나 논리 로우의 일정한 안정적인 논리 레벨로 래치 시키는 기능을 하는 회로를 의미하며, 안정화 신호는 상기와 같은 기능을 하는 신호를 의미한다.
다시 설명하면, 안정화 회로 및 안정화 신호는 불안정한 논리 레벨을 가지는 내부 노드들을 논리 하이 또는 논리 로우 중 하나의 레벨로 초기화시키는 기능을 한다. 따라서 안정화 회로가 초기화 회로라고 명명될 수 있으며, 안정화 신호가 초기화 신호라고 명명될 수 있는 것은 본 발명의 기술 분야의 당업자에게는 당연하다고 할 수 있다.
이하에서는, 안정화 회로와 초기화 회로 및 안정화 신호와 초기화 신호를 동일한 회로 및 신호를 지칭하는 것으로 하여 혼용하기로 한다.
도 3은 본 발명의 제 1 실시예에 따른 안정화 신호의 발생 방법을 나타내는 플로우 차트이다.
외부 전원(EVC)이 인가되면 반도체 메모리 장치는 모든 뱅크들을 프리차지 하는 프리차지 명령, 리프레시 명령 및 모드 설정 명령을 순차적으로 수신한다. 이들 명령들은 반도체 메모리 장치로 외부 전원이 인가되면 발생되며, 반도체 메모리 장치는 이들 명령들을 수신한 후에 실제 동작을 위한 명령들을 수신하여 동작된다. 본 발명의 제 1 실시예는 이와 같이 외부 전원(EVC)의 인가시 초기에 발생되는 명령들을 이용하여 안정화 회로로부터 발생되는 안정화 신호를 발생하는 방법에 관한 것이다.
이하 도 3을 참조하여 본 발명의 제 1 실시예에 따른 안정화 신호의 발생 방법(300)이 상세히 설명된다.
반도체 메모리 장치로 외부 전원이 인가된 후, 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신한다(310 단계). 프리차지 명령이 인가되면 프리차지를 위한 신호가 발생되어 프리차지 동작이 수행될 것이다. 그러나 이런 동작과 별개로 수신된 프리 차지 명령에 응답하여 안정화 신호를 제 1 레벨로 활성화한다(320 단계) 이는 프리차지 명령이 인가되면 반도체 메모리 장치의 내부에서 하나의 플래그(flag), 즉 펄스 형태의 신호가 발생되도록 회로를 구성함에 의해 구현할 수 있다. 여기서 제 1 레벨은 논리 하이 레벨이거나 또는 논리 로우 레벨일 수 있다.
프리 차지 명령을 수신한 후, 반도체 메모리 장치를 리프레시하기 위한 리프레시 명령을 수신한다(330 단계). 리프레시 명령에 응답하여 반도체 메모리 장치는 수 차례에 걸쳐서 리프레시 된다. 리프레시 명령을 수신한 후, 반도체 메모리 장치의 동작 모드를 설정하는 모드 설정 명령을 수신한다(340). 모드 설정 명령은 반도체 메모리 장치의 동작 모드를 설정하여 주는 명령으로서, 싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)이며, 어싱크로너스 디램(Asynchronous DRAM)에서는 WCBR(Write CAS Before RAS)인 것을 특징으로 한다.
모드 설정 명령을 수신한 후에는 반도체 메모리 장치는 다른 명령을 수신하여 명령에 따른 동작을 수행하게 된다. 다음으로, 수신된 모드 설정 명령에 응답하여 안정화 신호를 제 2 레벨로 비활성화 한다(350 단계). 여기서 제 2 레벨은 제 1 레벨이 논리 하이 레벨이면 논리 로우 레벨이 되고, 제 1 레벨이 논리 로우 레벨이면 논리 하이 레벨이 된다. 제 1레벨과 제 2 레벨에 의해서 안정화 신호는 하나의 펄스 신호 형태를 유지하게 되며, 이는 안정화 회로로부터 발생되는 안정화 신호의 역할을 대신하게 된다. 따라서 안정화 회로를 제거하여 안정화 회로가 차지하는 레이 아웃 면적을 줄이고 또한 안정화 회로의 전력 소모를 줄이면서도 파워-업 순간에 불안정하게 동작하는 내부 회로들을 명령들에 의해 발생되는 안정화 신호에 의해 안정화시킬 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 안정화 신호의 발생 방법을 나타내는 플로우 차트이다.
도 4를 참조하여 본 발명의 제 2 실시예에 따른 안정화 신호의 발생 방법(400)을 설명한다. 본 발명의 제 2 실시예는 프리차지 명령에 응답하여 하나의 펄스를 발생한다는 점에서 본 발명의 제 1 실시예와 차이가 있다. 즉, 외부 전원이 반도체 메모리 장치로 인가된 후, 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신한다(410 단계). 프리 차지 명령을 수신한 후, 순차적으로 리프레시 명령 및 모드 설정 명령을 수신한다. 그러나 이들 명령의 수신과는 별개로 반도체 메모리 장치는 수신된 프리 차지 명령에 응답하여 자동 펄스를 발생하여 안정화 신호로서 사용한다(420 단계). 이는 프리 차지 명령에 응답하여 펄스 신호를 발생하는 자동 펄스 발생기를 반도체 메모리 장치의 내부에 구비함으로써 구현할 수 있다. 자동 펄스 발생기로부터 발생된 펄스 신호는 안정화 회로로부터 발생되는 안정화 신호의 역할을 대신하게 된다. 따라서 제 1 실시예와 동일한 효과를 발생한다.
도 5는 본 발명의 제 3 실시예에 따른 안정화 신호의 발생 방법을 나타내는 플로우 차트이다.
도 5를 참조하여 본 발명의 제 3 실시예에 따른 안정화 신호의 발생 방법(500)을 설명한다. 본 발명의 제 3 실시예는 모드 설정 명령에 응답하여 하나의 펄스를 발생한다는 점에서 본 발명의 제 1 실시예 및 제 2 실시예와 차이가 있다. 즉, 외부 전원이 반도체 메모리 장치로 인가된 후, 반도체 메모리 장치의 동작 모드를 설정하는 모드 설정 명령을 수신한다(510 단계). 그리고 반도체 메모리 장치는 수신된 모드 설정 명령에 응답하여 자동 펄스를 발생하여 안정화 신호로서 사용한다(520 단계). 이는 모드 설정 명령에 응답하여 펄스 신호를 발생하는 자동 펄스 발생기를 반도체 메모리 장치의 내부에 구비함으로써 구현할 수 있다. 여기서, 모드 설정 명령은 제 1 실시예와 마찬가지로 싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)이고 어싱크로너스 디램(Asynchronous DRAM)에서는 WCBR(Write CAS Before RAS)이다. 자동 펄스 발생기로부터 발생된 펄스 신호는 안정화 회로로부터 발생되는 안정화 신호의 역할을 대신하게 된다. 따라서 제 1 실시예 및 제 2 실시예와 동일한 효과를 발생한다.
상기 본 발명의 제 3 실시예에 따른 안정화 신호의 발생 방법(500)은 제 510 단계의 전 단계에 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계, 및 상기 프리 차지 명령을 수신한 후, 상기 반도체 메모리 장치를 리프레시하기 위한 리프레시 명령을 수신하는 단계를 더 구비할 수 있다.
도 6은 본 발명의 제 4 실시예에 따른 안정화 신호의 발생 방법을 나타내는 플로우 차트이다.
도 6을 참조하여 본 발명의 제 4 실시예에 따른 안정화 신호의 발생 방법(600)을 설명한다. 본 발명의 제 4 실시예는 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 안정화 회로를 구비한다는 점에서 본 발명의 제 1, 제 2 및 제 3 실시예와 구별된다.
즉, 외부 전원에 응답하여 안정화 회로가 예비 안정화 신호를 발생한다(610 단계). 예비 안정화 신호는 도 1의 안정화 회로(100)로부터 출력되는 신호(VCCHB)와 동일한 신호로서 내부회로들을 안정화시키는 역할을 한다.
반도체 메모리 장치가 모드 설정 명령을 수신한다(620 단계). 그리고 반도체 메모리 장치는 예비 안정화 신호 및 수신된 모드 설정 명령에 응답하여 자동 펄스를 발생하여 안정화 신호로서 사용한다(630 단계). 이는 예비 안정화 신호 및 모드 설정 명령에 응답하여 펄스 신호를 발생하는 자동 펄스 발생기를 반도체 메모리 장치의 내부에 구비함으로써 구현할 수 있다. 최근 전원 전압 레벨이 낮아지는 추세에 따라 예비 안정화 신호의 전압 레벨도 낮아지고 있다. 따라서 외부 전원의 인가시 예비 안정화 신호만으로 내부회로들을 안정화시키는 것보다 예비 안정화 신호와 모드 설정 명령에 응답하여 펄스 신호를 발생하여 안정화 신호로서 사용하면 내부 회로들을 좀더 확실히 안정화시킬 수 있다. 여기서, 모드 설정 명령은 제 1 실시예와 마찬가지로 싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)이고 어싱크로너스 디램(Asynchronous DRAM)에서는 WCBR(Write CAS Before RAS)이다. 본 발명의 제 4 실시예에 따른 안정화 신호 발생 방법은, 발생된 안정화 신호에 응답하여 안정화 회로를 턴 오프 시키는 단계를 더 구비할 수 있다. 따라서 파워-업 후에도 안정화 회로에 일정한 직류 전류가 흐름으로 인하여 발생하는 전력 소비를 줄일 수 있다.
본 발명의 제 4 실시예에 따른 안정화 신호의 발생 방법(600)은 제 610 단계와 제 620 단계의 사이에 상기 반도체 메모리 장치의 모든 뱅크를 프리 차지하는프리 차지 명령을 수신하는 단계 및 상기 프리 차지 명령을 수신한 후, 상기 반도체 메모리 장치를 리프레시하기 위한 리프레시 명령을 수신하는 단계를 더 구비할 수 있다.
도 7은 본 발명의 제 5 실시예에 따른 안정화 회로의 턴 오프 방법을 나타내는 플로우 차트이다.
도 7을 참조하여 본 발명의 제 5 실시예에 따른 안정화 회로의 턴 오프 방법(700)을 설명한다. 외부 전원이 반도체 메모리 장치로 인가된 후, 외부 전원에 응답하여 안정화 회로가 안정화 신호를 발생한다(710 단계). 안정화 신호는 도 1의 안정화 회로(100)로부터 출력되는 신호(VCCHB)와 동일한 신호로서 내부회로들을 안정화시키는 역할을 한다. 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신한다(720 단계). 그리고 프리 차지 명령을 수신한 후, 순차적으로 리프레시 명령 및 모드 설정 명령을 수신한다. 그러나 이들 명령의 수신과는 별개로 반도체 메모리 장치는 수신된 프리 차지 명령에 응답하여 안정화 회로를 턴 오프 시킨다(730 단계). 이는 프리 차지 명령에 응답하여 안정화 회로를 턴 오프 시킬 수 있는 회로를 구성함에 의해 구현할 수 있다. 따라서 파워-업 후에도 안정화 회로에 일정한 직류 전류가 흐름으로 인하여 발생하는 전력 소비를 줄일 수 있다.
도 8은 본 발명의 제 6 실시예에 따른 안정화 회로의 턴 오프 방법을 나타내는 플로우 차트이다.
도 8을 참조하여 본 발명의 제 6 실시예에 따른 안정화 회로의 턴 오프 방법(800)을 설명한다. 외부 전원에 응답하여 안정화 회로가 안정화 신호를 발생한다(810 단계). 안정화 신호는 도 1의 안정화 회로(100)로부터 출력되는 신호(VCCHB)와 동일한 신호로서 내부회로들을 안정화시키는 역할을 한다. 반도체 메모리 장치가 모드 설정 명령을 수신한다(820 단계). 그리고 반도체 메모리 장치는 수신된 모드 설정 명령에 응답하여 안정화 회로를 턴 오프 시킨다(830 단계). 이는 모드 설정 명령에 응답하여 안정화 회로를 턴 오프 시킬 수 있는 회로를 구성함에 의해 구현할 수 있다. 따라서 파워-업 후에도 안정화 회로에 일정한 직류 전류가 흐름으로 인하여 발생하는 전력 소비를 줄일 수 있다. 여기서, 모드 설정 명령은 제 1 실시예와 마찬가지로 싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)이고 어싱크로너스 디램(Asynchronous DRAM)에서는 WCBR(Write CAS Before RAS)이다.
본 발명의 제 6 실시예에 따른 안정화 회로의 턴 오프 방법(800)은
상기 810 단계와 상기 820 단계의 사이에 상기 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계 및 상기 프리 차지 명령을 수신한 후, 상기 반도체 메모리 장치를 리프레시하기 위한 리프레시 명령을 수신하는 단계를 더 구비할 수 있다.
도 9는 본 발명의 제 7 실시예에 따른 초기화 신호의 발생 방법을 나타내는 플로우 차트이다.
도 9를 참조하면, 본 발명의 제 7실시예에 따른 초기화 신호 발생 방법(900)은 반도체 메모리 장치의 내부 회로의 초기화를 위한 모드 설정 명령을 수신한다(910 단계) 그리고, 상기 수신된 모드 설정 명령에 응답하여 제어신호를발생하고, 상기 제어 신호를 상기 초기화 신호로서 사용한다(920 단계)
제 1 내지 제 6 실시예는 반도체 메모리 장치의 파워 업 동작시 내부 회로의 불안정한 동작을 초기화하는 방법에 관한 것이다. 즉, 일반 적인 안정화 회로는 반도체 메모리 장치의 파워-업 동작시 내부 회로를 초기화하는 것이 가능하지만, 파워 온 상태에서 반도체 메모리 장치의 동작 중에 반도체 메모리 장치를 초기화 할 수 없다. 제 7 실시예는 반도체 메모리 장치의 동작 중에 반도체 메모리 장치를 초기화하는 방법에 관한 것이다.
도 9의 제 7 실시예에 따른 초기화 신호 발생 방법(900)은 먼저, 반도체 메모리 장치의 내부 회로의 초기화를 위한 모드 설정 명령을 수신한다(910 단계). 여기서모드 설정 명령은 싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)이며, 어싱크로너스 디램(Asynchronous DRAM)에서는 WCBR(WriteCASBeforeRAS)이다.
반도체 메모리 장치의 동작 중 반도체 메모리 장치를 초기화할 필요가 있을 경우, 초기화 신호를 발생하기 위한 MRS를 새롭게 설정한다. MRS는 기존에 존재하는 것이 아니며, 초기화 신호를 발생시키기 위하여 새롭게 설정된 MRS이다.
수신된 모드 설정 명령에 응답하여 제어신호를 발생하고, 상기 제어 신호를 상기 초기화 신호로서 사용한다(920 단계). 반도체 메모리 장치의 초기화를 위한 MRS 가 발생되면, MRS에 응답하여 제어 신호가 발생된다. 제어 신호는 펄스 신호의 형태를 가지는 신호이다. 일반적인 초기화 회로에서 발생되는 초기화 신호가 펄스 형태를 가지므로, 제어 신호를 펄스 신호의 형태를 가지도록 함으로써 제어 신호를초기화 신호로서 사용할 수 있다.
모드 설정 명령은 외부 핀을 통하여 상기 반도체 메모리 장치로 인가되는 신호일 수 있다. 즉, 반도체 메모리 장치의 동작중에 반도체 메모리 장치를 초기화하는 신호를 인가할 수 있는 별도의 핀을 칩에 장착한다. 그리고, 반도체 메모리 장치를 초기화 해야할 필요가 있는 경우, 핀을 통하여 신호를 인가한다.
이 때 핀을 통하여 인가되는 별도의 핀을 이용하여 반도체 메모리 장치를 초기화하는 경우, 모드 설정 명령은 MRS를 이용할 수 없으며, 모드 설정 명령은 펄스 형태를 가지는 신호이어야 한다.
도 11을 참조하여 도 9의 제 7 실시예에 따른 초기화 신호 발생 방법(900)을 좀더 구체적으로 설명한다.
도 11은 도 9의 초기화 신호 발생 방법을 설명하는 블록도이다.
도 12는 도 11의 초기화 신호 및 제어 신호의 파형을 나타내는 파형도이다.
초기화 회로(100)는 초기화 신호(VCCHB)를 발생하는 도 1에 도시된 종래의 초기화 회로이다. 초기화 회로(100)의 내부 구성에 따라 초기화 신호(VCCHB)가 하이 레벨인 경우 내부 회로(1020)를 초기화 할 수 있고, 또는 초기화 신호(VCCHB)가 로우 레벨인 경우 내부 회로(1020)를 초기화 할 수도 있다.
여기서는 설명의 편의를 위하여 초기화 신호(VCCHB)가 하이 레벨일 경우 내부 회로(1020)가 초기화되고, 로우 레벨이면 초기화 신호(VCCHB)는 내부 회로(1020)에 영향을 미치지 않는 것으로 한다.
파워 업 동작시에는 외부 전원의 전압 레벨이 높아지고, 초기화 회로(100)의출력 신호인 초기화 신호(VCCHB)는 외부 전원의 전압 레벨을 쫓아서 높아지다가 일정한 전압 레벨에 도달하면 로우 레벨로 발생된다. 이는 도 12(a)에 나타나있다.
이때 제어 신호(CTRLS)는 로우 레벨로 설정되어 있는 상태이다. 파워 업 동작시에는 제어 신호(CTRLS)는 로우 레벨이고 초기화 신호(VCCHB)는 하이 레벨이므로 논리합 수단(1010)에 의해서 초기화 제어 신호(VCCHB_A)는 하이 레벨로 발생된다. 그러면 내부 회로(1020)는 초기화 제어 신호(VCCHB_A)에 의하여 초기화된다.
초기화 신호(VCCHB)가 로우 레벨로 천이되면 초기화 제어 신호(VCCH_A)도 로우 레벨로 된다. 초기화 제어 신호(VCCHB_A)가 로우 레벨인 경우 내부 회로(1020)는 초기화 신호(VCCHB)의 영향을 받지 아니한다.
반도체 메모리 장치의 동작 중에 반도체 메모리 장치를 초기화할 필요가 있는 경우, 먼저, 모드 설정 신호가 발생된다. 모드 설정 신호는 앞서 설명된 것과 마찬가지로 MRS 또는 WCBR 일 수 있다. 모드 설정 명령이 발생되면 모드설정 명령에 응답하여 제어 신호(CTRLS)가 발생된다. 제어 신호(CTRLS)는 펄스 형태의 신호이다.
따라서, 제어 신호(CTRLS)의 상승 에지 에서 초기화 제어 신호(VCCHB_A)는 논리합 수단(1010)에 의하여 하이 레벨로 천이되고 내부 회로(1020)는 초기화된다. 제어 신호(CTRLS)의 하강 에지 에서 초기화 제어 신호(VCCHB_A)는 로우 레벨로 천이된다.
제어 신호(CTRLS)와 초기화 제어 신호(VCCHB_A)의 동작 파형이 도 12(b) 및 도 12(c)에 나타나 있다.
도 11에서 초기화 회로(100)를 생략하고 제어 신호(CTRLS)를 직접 내부 회로(1020)로 인가하여 내부 회로(1020)를 초기화하는 회로 구성도 생각할 수도 있을 것이다. 이러한 회로의 동작도 앞서 설명된 모드 설정 명령이나 제어 신호(CTRLS)의 동작은 동일하므로 상세한 설명은 생략한다.
도 10은 본 발명의 제 8 실시예에 따른 초기화 신호의 발생 방법을 나타내는 플로우 차트이다.
도 10을 참조하면, 본 발명의 제 8실시예에 따른 초기화 신호 발생 방법(950)은 반도체 메모리 장치를 프리 차지하는 프리 차지 명령을 수신한다(960 단계). 상기 프리차지 명령을 수신한 후, 내부 회로의 초기화를 위한 모드 설정 명령을 수신한다(970 단계) 그리고, 상기 수신된 모드 설정 명령에 응답하여 제어신호를 발생하고, 상기 제어 신호를 상기 초기화 신호로서 사용한다(980 단계)
프리차지 명령은 반도체 메모리 장치의 파워 업 동작시 발생된 후, 반도체 메모리 장치의 동작 중에도 발생된다. 파워가 턴 온 된 후 바로 발생되는 프리차지 명령을 제외하고, 프리차지 명령이 발생되면 반도체 메모리 장치는 기입이나 독출 등의 동작 중임을 나타낸다.
따라서 제 8 실시예에 따른 초기화 신호 발생 방법(950)은 반도체 메모리 장치의 동작 중의 프리 차지 명령을 인식한 후, 상기 제 7 실시예의 초기화 신호 발생 방법(900)과 동일한 동작에 의하여 초기화 신호를 발생하는 것이다. 도 8의 실시예의 초기화 신호 발생 방법(950)은 프리차지 신호에 의하여 반도체 메모리 장치의 동작상태를 판단하는 것 이외에는 도 7의 실시예의 초기화 신호 발생 방법(900)과 동일하므로 상세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본발명에 따른 안정화 신호 발생 방법은, 파워-업시 안정화 회로가 차지하는 레이 아웃 면적과 전력 소모를 줄일 수 있는 장점이 있다.

Claims (29)

  1. 외부 전원의 인가에 따른 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호의 발생 방법에 있어서,
    (a) 상기 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계 ;
    (b) 상기 수신된 프리 차지 명령에 응답하여 상기 초기화 신호를 제 1 레벨로 활성화하는 단계 ;
    (c) 상기 프리 차지 명령을 수신한 후, 상기 반도체 메모리 장치를 리프레시하기 위한 리프레시 명령을 수신하는 단계 ;
    (d) 상기 리프레시 명령을 수신한 후, 상기 반도체 메모리 장치의 초기화를 위한 모드 설정 명령을 수신하는 단계 ; 및
    (e) 상기 수신된 모드 설정 명령에 응답하여 상기 초기화 신호를 제 2 레벨로 비활성화 하는 단계를 구비하는 것을 특징으로 하는 초기화 신호 발생 방법.
  2. 제 1항에 있어서,
    상기 제 1 레벨은 논리 하이 레벨이고 상기 제 2 레벨은 논리 로우 레벨인 것을 특징으로 하는 초기화 신호 발생 방법.
  3. 제 1항에 있어서,
    상기 제 1 레벨은 논리 로우 레벨이고 상기 제 2 레벨은 논리 하이 레벨인 것을 특징으로 하는 초기화 신호 발생 방법.
  4. 제 1항에 있어서, 상기 모드 설정 명령은,
    싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)인 것을 특징으로 하는 초기화 신호 발생 방법.
  5. 제 1항에 있어서, 상기 모드 설정 명령은,
    어싱크로너스 디램(Asynchronous DRAM)에서는 WCBR(Write CAS Before RAS)인것을 특징으로 하는 초기화 신호 발생 방법.
  6. 외부 전원의 인가에 따른 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호의 발생 방법에 있어서,
    (a) 상기 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계 ;
    (b) 상기 수신된 프리 차지 명령에 응답하여 자동 펄스를 발생하여 상기 초기화 신호로서 사용하는 단계를 구비하는 것을 특징으로 하는 초기화 신호 발생 방법.
  7. 외부 전원의 인가에 따른 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호의 발생 방법에 있어서,
    (a) 상기 반도체 메모리 장치의 초기화를 위한 모드 설정 명령을 수신하는 단계 ; 및
    (b) 상기 수신된 모드 설정 명령에 응답하여 자동 펄스를 발생하여 상기 초기화 신호로서 사용하는 단계를 구비하는 것을 특징으로 하는 초기화 신호 발생 방법.
  8. 제 7항에 있어서, 상기 모드 설정 명령은,
    싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)인 것을특징으로 하는 초기화 신호 발생 방법.
  9. 제 7항에 있어서, 상기 모드 설정 명령은,
    어싱크로너스 디램(Asynchronous DRAM)에서는 WCBR(Write CAS Before RAS)인 것을 특징으로 하는 초기화 신호 발생 방법.
  10. 제 7항에 있어서, 상기 초기화 신호 발생 방법은,
    상기 (a) 단계의 전단계에,
    (a1) 상기 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계 ; 및
    (a2) 상기 프리 차지 명령을 수신한 후, 상기 반도체 메모리 장치를 리프레시하기 위한 리프레시 명령을 수신하는 단계를 더 구비하는 것을 특징으로 하는 초기화 신호 발생 방법.
  11. 외부 전원의 인가에 따른 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 회로를 구비하며, 상기 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호의 발생 방법에 있어서,
    (a) 상기 외부 전원에 응답하여 상기 초기화 회로가 예비 초기화 신호를 발생하는 단계 ;
    (b) 상기 반도체 메모리 장치의 초기화를 위한 모드 설정 명령을 수신하는 단계 ; 및
    (c) 상기 예비 초기화 신호 및 상기 수신된 모드 설정 명령에 응답하여 자동 펄스를 발생하여 상기 초기화 신호로서 사용하는 단계를 구비하는 것을 특징으로 하는 초기화 신호 발생 방법
  12. 제 11항에 있어서, 상기 모드 설정 명령은,
    싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)인 것을 특징으로 하는 초기화 신호 발생 방법.
  13. 제 11항에 있어서, 상기 모드 설정 명령은,
    어싱크로너스 디램(Asynchronous DRAM) 에서는 WCBR(Write CAS Before RAS)인 것을 특징으로 하는 초기화 신호 발생 방법.
  14. 제 11항에 있어서, 상기 초기화 신호 발생 방법은,
    (d) 상기 발생된 초기화 신호에 응답하여 상기 초기화 회로를 턴 오프 시키는 단계를 더 구비하는 것을 특징으로 하는 초기화 신호 발생 방법.
  15. 제 11항에 있어서, 상기 초기화 신호 발생 방법은,
    상기 (a)단계와 상기 (b)단계의 사이에,
    (b1) 상기 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계 ; 및
    (b2) 상기 프리 차지 명령을 수신한 후, 상기 반도체 메모리 장치를 리프레시하기 위한 리프레시 명령을 수신하는 단계를 더 구비하는 것을 특징으로 하는 초기화 신호 발생 방법.
  16. 제 15항에 있어서, 상기 초기화 신호 발생 방법은,
    상기 (c)단계 후에,
    (d) 상기 발생된 초기화 신호에 응답하여 상기 초기화 회로를 턴 오프 시키는 단계를 더 구비하는 것을 특징으로 하는 초기화 신호 발생 방법.
  17. 외부 전원의 인가에 따라 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호를 발생하는 초기화 회로를 턴 오프 시키는 방법에 있어서,
    (a) 상기 외부 전원에 응답하여 상기 초기화 회로가 초기화 신호를 발생하는 단계 ;
    (b) 상기 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계 ; 및
    (c) 상기 프리 차지 명령에 응답하여 상기 초기화 회로를 턴 오프 시키는 단계를 구비하는 것을 특징으로 하는 초기화 회로의 턴 오프 방법.
  18. 외부 전원의 인가에 따라 반도체 메모리 장치의 내부 회로들의 불안정한 초기 동작을 방지하기 위한 초기화 신호를 발생하는 초기화 회로를 턴 오프 시키는 방법에 있어서,
    (a) 상기 외부 전원에 응답하여 상기 초기화 회로가 초기화 신호를 발생하는 단계 ;
    (b) 상기 반도체 메모리 장치의 초기화를 위한 모드 설정 명령을 수신하는 단계 ; 및
    (c) 상기 모드 설정 명령에 응답하여 상기 초기화 회로를 턴 오프 시키는 단계를 구비하는 것을 특징으로 하는 초기화 회로의 턴 오프 방법.
  19. 제 18항에 있어서, 상기 모드 설정 명령은,
    싱크로너스 디램(Synchronous DRAM) 에서는 MRS(Mode Register Set)인 것을 특징으로 하는 초기화 회로의 턴 오프 방법.
  20. 제 18항에 있어서, 상기 모드 설정 명령은,
    어싱크로너스 디램(Asynchronous DRAM) 에서는 WCBR(Write CAS Before RAS)인 것을 특징으로 하는 초기화 회로의 턴 오프 방법.
  21. 제 18항에 있어서, 상기 초기화 회로의 턴 오프 방법은,
    상기 (a)단계와 상기 (b)단계의 사이에,
    (b1) 상기 반도체 메모리 장치의 모든 뱅크를 프리 차지하는 프리 차지 명령을 수신하는 단계 ; 및
    (b2) 상기 프리 차지 명령을 수신한 후, 상기 반도체 메모리 장치를 리프레시하기 위한 리프레시 명령을 수신하는 단계를 더 구비하는 것을 특징으로 하는 초기화 회로 턴 오프 방법.
  22. 반도체 메모리 장치의 내부 회로를 초기화시키는 초기화 신호 발생 방법에 있어서,
    (a) 상기 내부 회로의 초기화를 위한 모드 설정 명령을 수신하는 단계 ; 및
    (b) 상기 수신된 모드 설정 명령에 응답하여 제어신호를 발생하고, 상기 제어 신호를 상기 초기화 신호로서 사용하는 단계를 구비하는 것을 특징으로 하는 초기화 신호 발생 방법.
  23. 제 22항에 있어서, 상기 모드 설정 명령은,
    외부 핀을 통하여 상기 반도체 메모리 장치로 인가되는 신호인 것을 특징으로 하는 초기화 신호 발생 방법.
  24. 제 22항에 있어서, 상기 모드 설정 명령은,
    싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)인 것을특징으로 하는 안정화 신호 발생 방법.
  25. 제 22항에 있어서, 상기 모드 설정 명령은,
    어싱크로너스 디램(Asynchronous DRAM)에서는 WCBR(WriteCASBeforeRAS)인 것을 특징으로 하는 안정화 신호 발생 방법.
  26. 반도체 메모리 장치의 내부 회로를 초기화시키는 초기화 신호 발생 방법에 있어서,
    (a) 상기 반도체 메모리 장치를 프리 차지하는 프리 차지 명령을 수신하는 단계 ;
    (b) 상기 프리차지 명령을 수신한 후, 상기 내부 회로의 초기화를 위한 모드 설정 명령을 수신하는 단계 ; 및
    (c) 상기 수신된 모드 설정 명령에 응답하여 제어신호를 발생하고, 상기 제어 신호를 상기 초기화 신호로서 사용하는 단계를 구비하는 것을 특징으로 하는 초기화 신호 발생 방법.
  27. 제 26항에 있어서, 상기 모드 설정 명령은,
    외부 핀을 통하여 상기 반도체 메모리 장치로 인가되는 신호인 것을 특징으로 하는 초기화 신호 발생 방법.
  28. 제 26항에 있어서, 상기 모드 설정 명령은,
    싱크로너스 디램(Synchronous DRAM)에서는 MRS(Mode Register Set)인 것을 특징으로 하는 안정화 신호 발생 방법.
  29. 제 26항에 있어서, 상기 모드 설정 명령은,
    어싱크로너스 디램(Asynchronous DRAM)에서는 WCBR(WriteCASBeforeRAS)인 것을 특징으로 하는 안정화 신호 발생 방법.
KR10-2002-0038893A 2001-07-18 2002-07-05 반도체 메모리 장치의 초기화 신호의 발생 방법 KR100429888B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE2002132859 DE10232859B4 (de) 2001-07-18 2002-07-17 Verfahren zur Erzeugung eines Initialisierungssignals
CN 02131526 CN1287443C (zh) 2001-07-18 2002-07-18 半导体存储装置中产生初始化信号的方法
JP2002210061A JP2003045175A (ja) 2001-07-18 2002-07-18 初期化信号の発生方法
US10/632,572 US6901018B2 (en) 2001-07-18 2003-08-01 Method of generating initializing signal in semiconductor memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20010043111 2001-07-18
KR1020010043111 2001-07-18

Publications (2)

Publication Number Publication Date
KR20030009141A KR20030009141A (ko) 2003-01-29
KR100429888B1 true KR100429888B1 (ko) 2004-05-03

Family

ID=19712255

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0038893A KR100429888B1 (ko) 2001-07-18 2002-07-05 반도체 메모리 장치의 초기화 신호의 발생 방법

Country Status (2)

Country Link
US (1) US6791892B2 (ko)
KR (1) KR100429888B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100750590B1 (ko) 2004-06-15 2007-08-20 삼성전자주식회사 파워-업시 내부 전원 전압 제어 방법 및 장치, 이를가지는 반도체 메모리 장치
US7464243B2 (en) * 2004-12-21 2008-12-09 Cisco Technology, Inc. Method and apparatus for arbitrarily initializing a portion of memory
JP4267006B2 (ja) * 2006-07-24 2009-05-27 エルピーダメモリ株式会社 半導体記憶装置
US10450545B2 (en) * 2011-09-14 2019-10-22 National Tsing Hua University Microfluidic chips for acquiring sperms with high motility, productions and applications thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990031079A (ko) * 1997-10-08 1999-05-06 윤종용 파워 온 리셋 회로
JP2000056864A (ja) * 1998-08-05 2000-02-25 Hitachi Ltd リセット機能を有するセットアップ情報格納メモリ
KR20010061464A (ko) * 1999-12-28 2001-07-07 박종섭 메모리 칩의 파워업 리세트 회로
JP2002050200A (ja) * 2000-08-02 2002-02-15 Hitachi Ltd 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4331135A1 (de) * 1993-09-14 1995-03-16 Bayer Ag Neue antiviral wirksame valinhaltige Pseudopeptide
EP0809492A4 (en) * 1995-02-17 2007-01-24 Smithkline Beecham Corp IL-8 RECEPTOR ANTAGONISTS
KR0142970B1 (ko) * 1995-06-24 1998-08-17 김광호 반도체 메모리 장치의 기준전압 발생회로
US5822766A (en) * 1997-01-09 1998-10-13 Unisys Corporation Main memory interface for high speed data transfer
KR100224764B1 (ko) * 1997-01-10 1999-10-15 윤종용 로우 어드레스 스트로우브신호 입력버퍼
KR100272164B1 (ko) * 1997-12-30 2000-11-15 윤종용 모드레지스터셋회로를갖는반도체장치
US6633804B2 (en) * 2001-12-27 2003-10-14 Case Corporation Skid steer vehicle with self-leveling suspension

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990031079A (ko) * 1997-10-08 1999-05-06 윤종용 파워 온 리셋 회로
JP2000056864A (ja) * 1998-08-05 2000-02-25 Hitachi Ltd リセット機能を有するセットアップ情報格納メモリ
KR20010061464A (ko) * 1999-12-28 2001-07-07 박종섭 메모리 칩의 파워업 리세트 회로
JP2002050200A (ja) * 2000-08-02 2002-02-15 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
US6791892B2 (en) 2004-09-14
US20030016581A1 (en) 2003-01-23
KR20030009141A (ko) 2003-01-29

Similar Documents

Publication Publication Date Title
US5568440A (en) Semiconductor memory device having self-refreshing function
US7319361B2 (en) Internal voltage generation circuit of a semiconductor device
KR100193409B1 (ko) 반도체 장치의 파워관리 회로 및 반도체 메모리장치
US20020064083A1 (en) Clock generating circuits controlling activation of a delay locked loop circuit on transition to a standby mode of a semiconductor memory device and methods for operating the same
US5535171A (en) Data output buffer of a semiconducter memory device
JP2006012388A (ja) ダイナミックランダムアクセスメモリアレイの電力を低減するための方法および集積回路装置
US5986959A (en) Semiconductor memory device having internal voltage down-converting circuit reducing current consumption upon power ON
US6678206B2 (en) Semiconductor memory device including standby mode for reducing current consumption of delay locked loop
US6606274B2 (en) Semiconductor memory device having function of supplying stable power supply voltage
US7872926B2 (en) Input buffer and method with AC positive feedback, and a memory device and computer system using same
KR100468718B1 (ko) 외부 리프레쉬 명령을 사용하지 않는 메모리장치의리프레쉬 제어회로 및 그 방법
US6320457B1 (en) High level voltage generator
KR100448246B1 (ko) 고전압 제어 장치
JPH1166855A (ja) 電位検出回路、半導体装置、及び半導体記憶装置
KR100429888B1 (ko) 반도체 메모리 장치의 초기화 신호의 발생 방법
US6337814B1 (en) Semiconductor memory device having reference potential generating circuit
US5881013A (en) Apparatus for controlling circuit response during power-up
US7512019B2 (en) High speed digital signal input buffer and method using pulsed positive feedback
US6901018B2 (en) Method of generating initializing signal in semiconductor memory device
JP2002246891A (ja) 入力バッファ回路および半導体装置
US6833741B2 (en) Circuit for controlling an initializing circuit in a semiconductor device
JP2003045175A (ja) 初期化信号の発生方法
KR100750590B1 (ko) 파워-업시 내부 전원 전압 제어 방법 및 장치, 이를가지는 반도체 메모리 장치
US7368953B2 (en) Buffer
KR100224666B1 (ko) 반도체장치의 전원제어회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
LAPS Lapse due to unpaid annual fee