JP2000100159A

JP2000100159A - 集積回路装置

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Publication number: JP2000100159A
Application number: JP10263031A
Authority: JP
Inventors: Masahiro Yada; 雅大矢田; Hiroyoshi Tomita; 浩由富田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-09-17
Filing date: 1998-09-17
Publication date: 2000-04-07
Anticipated expiration: 2018-09-17
Also published as: JP3868126B2

Abstract

(57)【要約】【課題】ＤＬＬ回路のオーバーフロー時は、非オーバー
フロー時と同様のタイミングで内部回路に内部クロック
信号を供給することができない。【解決手段】ＤＬＬ回路がオーバーフローしている場合
の内部クロック信号の出力タイミングを、非オーバーフ
ロー時の内部クロック信号の出力タイミングに合わせ
る。本発明によれば、集積回路装置の内部回路の動作タ
イミングは、ＤＬＬ回路のオーバーフロー時にも非オー
バーフロー時と同じになる。従って、パワーダウンエン
トリー時において、ＤＬＬ回路がオーバーフローしてい
る場合でも、非オーバーフロー時と同様に内部クロック
信号が出力されるので、コマンドラッチ回路は、セルフ
リフレッシュコマンドを取り込むことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部クロック信号
に同期した内部クロック信号を生成するＤＬＬ回路を有
する集積回路装置に関し、特に、ＤＬＬ回路がオーバー
フローした状態でパワーダウンモードに移行する際に、
オーバーフローしていない場合と同様のタイミングで、
内部クロック信号を内部回路に供給する集積回路装置に
関する。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）の一種にシンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ）がある。ＳＤＲＡＭは、システム側から与えら
れるコマンド、データ、アドレス等の入出力信号を、シ
ステム側から与えられる外部クロック信号に同期して内
部回路に供給または出力するものであり高速動作が可能
である。

【０００３】この場合、外部クロック信号の動作周波数
が２００ＭＨｚ以上の高速動作領域になると、外部クロ
ック信号と入出力信号の同期をとることが最重要課題と
なり、ディレー・ロックド・ループ（ＤｅｌａｙＬｏ
ｃｋｅｄＬｏｏｐ、以下単にＤＬＬ）回路が必要とな
る。ＤＬＬ回路は可変遅延回路を備え、可変遅延回路の
遅延時間を外部クロック信号に合わせて最適値に設定す
ることにより、内部クロック信号の位相を外部クロック
信号と所定の関係にする。例えば、ＤＬＬ回路は、内部
クロック信号を外部クロック信号から３６０度遅れた位
相に調整する。

【０００４】可変遅延回路は一定の遅延素子を直列に接
続した構造になっており、遅延量調節可能な範囲が決ま
っている。従って、外部クロック信号の周波数が低すぎ
るとその周期が長くなり、遅延量が可変遅延回路の調節
範囲を越えオーバーフローしてしまう。なお、オーバー
フローとは、可変遅延回路の遅延段数を使い切り、ＤＬ
Ｌ回路の遅延時間が最大に達して、外部クロック信号と
内部クロック信号との位相同期がとれなくなる状態をい
う。

【０００５】但し、外部クロック信号の周波数が低い場
合は、外部クロック信号と入出力信号のタイミングにも
余裕が確保できるため、ＤＬＬ回路によるクロックの位
相調整は必要ない。このため、ＤＬＬ回路がオーバーフ
ローしない状態ではＤＬＬ回路で調整した内部クロック
信号を内部回路に供給し、ＤＬＬ回路がオーバーフロー
した場合に入力バッファで取り込んだ外部クロック信号
を、そのまま内部回路に供給するようにしている。

【０００６】一方、クロック信号の高速化はＳＤＲＡＭ
の書き込みや読み出し等の頻度を増加させ、ＳＤＲＡＭ
の消費電力の増大を招いている。そこで、アクセスが行
われない場合にＳＤＲＡＭの内部動作を停止させるパワ
ーダウンモードを設け、パワーダウンモード時は、外部
クロック信号を取り込む入力バッファを停止させ、不要
な内部動作を停止させている。

【０００７】図１０は、従来の集積回路装置の入力部分
の構成図である。集積回路装置は、上位システムから外
部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号Ｃ
ＫＥとが供給され、コマンドラッチ回路１２１等の入力
回路に内部クロック信号Ｉ−ＣＬＫを出力する。

【０００８】外部クロック信号Ｅ−ＣＬＫは、入力バッ
ファ１１０を通過してクロック信号ＣＬＫ１となり、Ｃ
ＫＥコマンドラッチ回路１１３とインバータ１１９とＮ
ＡＮＤ回路１１６とに供給される。一方、クロックイネ
ーブル信号ＣＫＥは、入力バッファ１１１を通過してク
ロックイネーブル信号ＣＫＥ０となり、ＣＫＥコマンド
ラッチ回路１１３とスイッチＳ０とに供給される。

【０００９】ＣＫＥコマンドラッチ回路１１３は、クロ
ックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の
立ち上がりのタイミングでラッチし、クロックイネーブ
ル信号ＣＫＥ１を生成する。スイッチＳ０は、クロック
信号ＣＬＫ１がインバータ１１９を介して入力されるた
め、クロック信号ＣＬＫ１がＬレベルのときオンとな
る。ラッチ回路１１８は、スイッチＳ０がオンの時にク
ロックイネーブル信号ＣＫＥ０をラッチして内部クロッ
ク制御信号ＩＣＣＳを生成し、ＮＡＮＤ回路１１６に出
力する。

【００１０】ＮＡＮＤ回路１１６は、内部クロック制御
信号ＩＣＣＳがＨレベルの時にクロック信号ＣＬＫ１を
通過させ、内部クロック制御信号ＩＣＣＳがＬレベルの
時にクロック信号ＣＬＫ１の通過を阻止する。ＮＡＮＤ
回路１１６の出力信号は、インバータ１１７で反転され
てクロック信号ＣＬＫ２となり、ＤＬＬ回路１２０に供
給される。

【００１１】ＤＬＬ回路１２０は、内部に入力信号の遅
延時間を可変する可変遅延回路を有し、外部クロック信
号Ｅ−ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−
ＣＬＫを生成する。また、ＤＬＬ回路１２０は、外部ク
ロック信号Ｅ−ＣＬＫの周波数が低く、可変遅延回路で
調節可能な範囲を越えると、オーバーフロー信号ＯＶＦ
Ｌを出力する。

【００１２】クロック信号ＣＬＫ２はスイッチＳ１のｃ
端子に入力され、遅延クロック信号ＤＬＬ−ＣＬＫはス
イッチＳ１のｄ端子に入力される。スイッチＳ１は、オ
ーバーフロー信号ＯＶＦＬにより制御され、オーバーフ
ロー信号ＯＶＦＬがＨレベルの時ｃ端子に接続され、オ
ーバーフロー信号ＯＶＦＬがＬレベルの時ｄ端子に接続
される。即ち、ＤＬＬ回路１２０がオーバーフローとな
り、オーバーフロー信号ＯＶＦＬがＨレベルとなると、
スイッチＳ１はｄ端子からｃ端子に切り替わり、クロッ
ク信号ＣＬＫ２をそのまま内部クロック信号Ｉ−ＣＬＫ
として出力する。

【００１３】内部クロック信号Ｉ−ＣＬＫは、例えばコ
マンドラッチ回路１２１に供給され、コマンドラッチ回
路１２１は、上位システムから供給されるコマンド入力
信号ＣＯＭ−ＩＮを内部クロック信号Ｉ−ＣＬＫに同期
して取り込んで、コマンド出力信号ＣＯＭ−ＯＵＴをコ
マンドデコーダ等に出力する。

【００１４】一方、クロックイネーブル信号ＣＫＥはス
モールバッファ１１２にも入力され、クロックイネーブ
ル信号ＣＫＥ２となってパワーダウン制御回路１１４に
供給される。パワーダウン制御回路１１４は、クロック
イネーブル信号ＣＫＥ１、ＣＫＥ２に応答して、パワー
ダウン制御信号ＰＤ１を入力バッファ１１０及び１１１
に出力し、パワーダウン制御信号ＰＤ２をスモールバッ
ファ１１２に出力する。

【００１５】図１１は、従来の集積回路装置のタイムチ
ャートである。タイムチャートにより集積回路装置の内
部信号について説明する。外部クロック信号Ｅ−ＣＬＫ
は、入力バッファ１１０の遅延時間だけ遅れてクロック
信号ＣＬＫ１となる。通常モードでは、前述のように、
ＤＬＬ回路１２０が非オーバーフローの場合は、内部ク
ロック信号Ｉ−ＣＬＫとして遅延クロック信号ＤＬＬ−
ＣＬＫが出力され、ＤＬＬ回路１２０がオーバーフロー
の場合は、内部クロック信号Ｉ−ＣＬＫとしてクロック
信号ＣＬＫ２が出力される。

【００１６】次に、通常モードからパワーダウンモード
に移行するパワーダウンエントリー時の動作について説
明する。上位システムから供給されるクロックイネーブ
ル信号ＣＫＥがＬレベルになるとパワーダウンモードに
移行する。クロックイネーブル信号ＣＫＥがＬレベルに
なると、入力バッファ１１１の遅延時間後にクロックイ
ネーブル信号ＣＫＥ０がＬレベルになる。クロックイネ
ーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１がＬレベ
ルの時にスイッチ０を通過してラッチ回路１１８でラッ
チされ、内部クロック制御信号ＩＣＣＳをＬレベルとす
る。内部クロック制御信号ＩＣＣＳのＬレベル信号は、
ＮＡＮＤ回路１１６に入力され、クロック信号ＣＬＫ２
の出力を停止させる。

【００１７】この場合、ＤＬＬ回路１２０が非オーバー
フローの場合は、スイッチＳ１はｄ端子に接続され、内
部クロック信号Ｉ−ＣＬＫとして遅延クロック信号ＤＬ
Ｌ−ＣＬＫが出力される。このため、内部クロック信号
Ｉ−ＣＬＫは、クロック信号ＣＬＫ２の停止から１周期
遅れて停止する。一方、ＤＬＬ回路１２０がオーバーフ
ローしている場合は、スイッチＳ１はｃ端子に接続され
ているため、内部クロック信号Ｉ−ＣＬＫは、クロック
信号ＣＬＫ２と同じタイミングで停止する。

【００１８】一方、クロックイネーブル信号ＣＫＥ０の
Ｌレベル信号は、クロック信号ＣＬＫ１の立ち上がりエ
ッジのタイミングでＣＫＥコマンドラッチ回路１１３に
ラッチされ、クロックイネーブル信号ＣＫＥ１がＬレベ
ルになる。クロックイネーブル信号ＣＫＥ１のＬレベル
信号に応答して、パワーダウン制御回路１１４はパワー
ダウン制御信号ＰＤ１をＬレベルにし、入力バッファ１
１０を非活性化し、クロック信号ＣＬＫ１を停止させ
る。また、パワーダウン制御回路１１４は、パワーダウ
ン制御信号ＰＤ２をＨレベルとしてスモールバッファ１
１２を活性化する。活性化されたスモールバッファ１１
２は、クロックイネーブル信号ＣＫＥの変化を監視す
る。

【００１９】次にパワーダウンモードから通常モードに
復帰するパワーダウンイグジット時の動作について説明
する。上位システムから供給されるクロックイネーブル
信号ＣＫＥがＨレベルになると通常モードに復帰する。
クロックイネーブル信号ＣＫＥがＨレベルとなると、パ
ワーダウンモードで活性状態を維持しているスモールバ
ッファ１１２の遅延時間後に、クロックイネーブル信号
ＣＫＥ２がＨレベルになる。クロックイネーブル信号Ｃ
ＫＥ２がＨレベルになると、パワーダウン制御回路１１
４は、パワーダウン制御信号ＰＤ１をＨレベルにし、入
力バッファ１１０及び１１１を活性化させる。

【００２０】入力バッファ１１０及び１１１が活性化す
ると、外部クロック信号Ｅ−ＣＬＫとクロックイネーブ
ル信号ＣＫＥはそれぞれ入力バッファ１１０、１１１を
通過し、クロック信号ＣＬＫ１、クロックイネーブル信
号ＣＫＥ０となる。クロックイネーブル信号ＣＫＥ０の
Ｈレベル信号は、クロック信号ＣＬＫ１がＬレベルの時
にスイッチＳ０を通過してラッチ回路１１８でラッチさ
れ、内部クロック制御信号ＩＣＣＳはＨレベルになる。
内部クロック制御信号ＩＣＣＳのＨレベル信号は、ＮＡ
ＮＤ回路１１６に入力され、クロック信号ＣＬＫ２の出
力を開始させる。

【００２１】この場合、ＤＬＬ回路１２０が非オーバー
フローの場合は、スイッチＳ１はｄ端子に接続され、内
部クロック信号Ｉ−ＣＬＫとして遅延クロック信号ＤＬ
Ｌ−ＣＬＫが出力される。このため、内部クロック信号
Ｉ−ＣＬＫは、クロック信号ＣＬＫ２の出力から１周期
遅れて出力される。一方、ＤＬＬ回路１２０がオーバー
フローの場合は、スイッチＳ１はｃ端子に接続されてい
るため、内部クロック信号Ｉ−ＣＬＫは、クロック信号
ＣＬＫ２と同じタイミングで出力される。

【００２２】一方、クロックイネーブル信号ＣＫＥ０の
Ｈレベル信号は、ＣＫＥコマンドラッチ回路１１３によ
ってクロック信号ＣＬＫ１の立ち上がりエッジのタイミ
ングでラッチされ、クロックイネーブル信号ＣＫＥ１は
Ｈレベルになる。クロックイネーブル信号ＣＫＥ１のＨ
レベル信号は、パワーダウン制御信号ＰＤ２をＬレベル
にし、スモールバッファ１１２を非活性状態に戻す。こ
のためクロックイネーブル信号ＣＫＥ２はＬレベルに戻
る。

【００２３】

【発明が解決しようとする課題】図１１に示すように、
パワーダウンエントリー時において、ＤＬＬ回路１２０
がオーバーフローしている時は、非オーバーフロー時と
比較して１クロック前に内部クロック信号Ｉ−ＣＬＫの
出力が停止する。また、パワーダウンイグジット時にお
いて、オーバーフロー時は、非オーバーフロー時と比較
して１クロック前に内部クロック信号Ｉ−ＣＬＫの出力
が開始される。このため、集積回路装置の内部回路の動
作タイミングが、クロックイネーブル信号ＣＫＥに対し
て、オーバーフロー時には非オーバーフロー時より１ク
ロック早まってしまう。

【００２４】一方、ＳＤＲＡＭ等のパワーダウンモード
においては、内部メモリを自動的にリフレッシュするセ
ルフリフレッシュモードが存在する。この場合、上位シ
ステムは、クロックイネーブル信号ＣＫＥをＬレベルに
すると共に、セルフリフレッシュコマンドをコマンドラ
ッチ回路１２１に供給する。コマンドラッチ回路１２１
は、セルフリフレッシュコマンドを内部クロック信号Ｉ
−ＣＬＫに同期して取り込んで、コマンド出力信号ＣＯ
Ｍ−ＯＵＴをコマンドデコーダに出力する。

【００２５】この場合、パワーダウンエントリー時にＤ
ＬＬ回路１２０がオーバーフローしている場合は、非オ
ーバーフロー時と比較して１クロック前に内部クロック
信号Ｉ−ＣＬＫの出力が停止してしまう。このため、コ
マンドラッチ回路１２１は、セルフリフレッシュコマン
ド（ＣＯＭ−ＩＮ）を取り込むことができない。

【００２６】そこで、本発明は、ＤＬＬ回路がオーバー
フローしている場合であっても、非オーバーフロー時と
同様のタイミングで、内部回路に内部クロック信号を供
給することができる集積回路装置を提供することを目的
とする。

【００２７】また、本発明は、ＤＬＬ回路がオーバーフ
ローしている場合のパワーダウンエントリー時におい
て、セルフリフレッシュコマンドを取り込むことができ
る内部クロック信号を、コマンドラッチ回路に供給する
ことができる集積回路装置を提供することを目的とす
る。

【００２８】

【課題を解決するための手段】上記の目的を達成するた
めに本発明は、ＤＬＬ回路がオーバーフローしている場
合の内部クロック信号の出力タイミングを、非オーバー
フロー時の内部クロック信号の出力タイミングに合わせ
る。本発明によれば、集積回路装置の内部回路の動作タ
イミングは、ＤＬＬ回路のオーバーフロー時にも非オー
バーフロー時と同じになる。従って、パワーダウンエン
トリー時において、ＤＬＬ回路がオーバーフローしてい
る場合でも、非オーバーフロー時と同様に内部クロック
信号が出力されるので、コマンドラッチ回路は、セルフ
リフレッシュコマンドを取り込むことができる。

【００２９】また、上記の目的は、外部クロック信号か
ら第１のクロック信号を生成するクロック入力バッファ
と、クロックイネーブル信号を前記第１のクロック信号
の第１のエッジのタイミングで取り込む第１のラッチ回
路と、前記クロックイネーブル信号を前記第１のクロッ
ク信号の第１とは異なる第２のエッジのタイミングで取
り込む第２のラッチ回路と、前記第２のラッチ回路の出
力信号に応答して、前記第１のクロック信号を通過又は
阻止するゲート回路と、前記ゲート回路の出力信号を遅
らせて、前記外部クロック信号と所定の位相関係を有す
る遅延クロック信号を生成するＤＬＬ回路と、前記ＤＬ
Ｌ回路がオーバーフローしていない第１の状態では、前
記遅延クロック信号を内部クロック信号として選択し、
前記ＤＬＬ回路がオーバーフローしている第２の状態で
は、前記ゲート回路の出力信号を内部クロック信号とし
て選択して内部回路に供給する第１のスイッチ回路とを
有する集積回路装置において、前記第１の状態では、前
記クロックイネーブル信号を選択し、前記第２の状態で
は、前記第１のラッチ回路の出力信号を選択して前記第
２のラッチ回路に供給する第２のスイッチ回路を有する
ことを特徴とする集積回路装置を提供することにより達
成される。

【００３０】本発明によれば、クロックイネーブル信号
を第１のクロック信号の第１のエッジのタイミングで取
り込む第１のラッチ回路と、クロックイネーブル信号を
第１のクロック信号の第１とは異なる第２のエッジのタ
イミングで取り込む第２のラッチ回路と、ＤＬＬ回路が
オーバーフローしている場合は、第１のラッチ回路の出
力信号を選択して第２のラッチ回路に出力する第２のス
イッチ回路を有するので、内部クロック信号は、ＤＬＬ
回路がオーバーフローしている場合に、第１のクロック
信号を第２のラッチ回路でラッチしたタイミングで出力
が制御される。

【００３１】従って、ＤＬＬ回路がオーバーフローして
いる場合であっても、非オーバーフロー時と同様のタイ
ミングで、内部回路に内部クロック信号を供給すること
ができ、ＤＬＬ回路がオーバーフローしている場合のパ
ワーダウンエントリー時において、コマンドラッチ回路
はセルフリフレッシュコマンドを取り込むことができ
る。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、かかる実施の
形態が本発明の技術的範囲を限定するものではない。

【００３３】図１は、本発明の実施の形態の集積回路装
置の使用状態を示す説明図である。ＣＰＵ１００は、バ
ス１０４及びメモリコントローラ１０１を介して、メモ
リ１０〜４０にアクセスする。メモリコントローラ１０
１は、各メモリ１０〜４０に外部クロック信号Ｅ−ＣＬ
Ｋを供給すると共に、各メモリ１０〜４０を通常モード
又はパワーダウンモードに制御するためのクロックイネ
ーブル信号ＣＫＥ１０〜４０を出力する。メモリ１０〜
４０は、クロックイネーブル信号ＣＫＥ１０〜４０がＨ
レベルの時通常モードとなり、クロックイネーブル信号
ＣＫＥ１０〜４０がＬレベルの時パワーダウンモードと
なる。

【００３４】メモリ１０〜４０は、例えばＳＤＲＡＭ等
の集積回路装置でそれぞれ同様の構成を有する。メモリ
１０内の入力回路１０２は、外部クロック信号Ｅ−ＣＬ
Ｋを取り込み、クロック信号ＣＬＫ１を内部クロック発
生回路１５に出力する。内部クロック発生回路１５は、
クロック信号ＣＬＫ２をスイッチＳ１のｃ端子及びＤＬ
Ｌ回路２０に出力する。ＤＬＬ回路２０は、外部クロッ
ク信号Ｅ−ＣＬＫと位相同期した遅延クロック信号ＤＬ
Ｌ−ＣＬＫを生成し、スイッチＳ１のｄ端子に出力す
る。

【００３５】スイッチＳ１は、ＤＬＬ回路２０が非オー
バーフローの場合はｄ端子に接続され、遅延クロック信
号ＤＬＬ−ＣＬＫを内部クロック信号Ｉ−ＣＬＫとして
コマンドラッチ回路２１に出力する。一方、スイッチＳ
１は、ＤＬＬ回路２０がオーバーフローの場合はｃ端子
に接続され、クロック信号ＣＬＫ２を内部クロック信号
Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出力する。
コマンドラッチ回路２１は、上位システムから供給され
るコマンド入力信号ＣＯＭ−ＩＮを内部クロック信号Ｉ
−ＣＬＫでラッチし、コマンド出力信号ＣＯＭ−ＯＵＴ
を内部回路に出力する。

【００３６】一方、クロックイネーブル信号ＣＫＥ１０
は、メモリ１０の入力回路１０２に入力される。入力回
路１０２は、クロックイネーブル信号ＣＫＥ１０がＬレ
ベルになるとクロック信号ＣＬＫ１の出力を停止し、ク
ロック信号ＣＬＫ２の出力を停止させる。このため、Ｄ
ＬＬ回路２０及びコマンドラッチ回路２１等は動作を停
止し、メモリ１０はパワーダウンモードに移行する。

【００３７】クロックイネーブル信号ＣＫＥ１０がＨレ
ベルになると、クロック信号ＣＬＫ１の出力が開始され
通常モードとなるが、本実施の形態の集積回路装置で
は、ＤＬＬ回路２０がオーバーフローしている場合で
も、パワーダウンモードに移行する時及び通常モードに
復帰する時に、内部クロック信号Ｉ−ＣＬＫが非オーバ
ーフロー時と同じタイミングで停止又は出力されるの
で、コマンドラッチ回路２１がセルフリフレッシュコマ
ンド等のコマンド入力信号ＣＯＭ−ＩＮを取り込めない
という誤動作を防止することができる。

【００３８】図２は、本発明の実施の形態の集積回路装
置の構成図である。本実施の形態の集積回路装置は、上
位システムから外部クロック信号Ｅ−ＣＬＫとクロック
イネーブル信号ＣＫＥとが供給され、内部クロック信号
Ｉ−ＣＬＫをコマンドラッチ回路２１に出力する。

【００３９】外部クロック信号Ｅ−ＣＬＫは入力バッフ
ァ１０に入力されて波形整形され、クロック信号ＣＬＫ
１となって第１のラッチ回路であるＣＫＥコマンドラッ
チ回路１３、インバータ１９及びＮＡＮＤ回路１６に供
給される。一方、クロックイネーブル信号ＣＫＥは入力
バッファ１１に入力されて波形整形され、クロックイネ
ーブル信号ＣＫＥ０となってＣＫＥコマンドラッチ回路
１３、スイッチＳ２のｂ端子に供給される。

【００４０】ＣＫＥコマンドラッチ回路１３は、クロッ
クイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立
ち上がりのタイミングでラッチし、クロックイネーブル
信号ＣＫＥ１を生成し、スイッチＳ２のａ端子に供給す
る。スイッチＳ２は、ＤＬＬ回路２０のオーバーフロー
信号ＯＶＦＬにより制御され、オーバーフロー信号ＯＶ
ＦＬがＨレベルのときａ端子に接続され、オーバーフロ
ー信号ＯＶＦＬがＬレベルのときｂ端子に接続される。

【００４１】スイッチＳ０は、インバータ１９の出力信
号がＨレベルの時オンとなり、スイッチＳ２の出力信号
Ｎ１を第２のラッチ回路であるラッチ回路１８に通過さ
せる。ラッチ回路１８は、スイッチＳ０の出力信号Ｎ２
をラッチして内部クロック制御信号ＩＣＣＳを生成し、
ＮＡＮＤ回路１６に出力する。

【００４２】ＮＡＮＤ回路１６は、内部クロック制御信
号ＩＣＣＳがＨレベルの時にクロック信号ＣＬＫ１を通
過させ、内部クロック制御信号ＩＣＣＳがＬレベルの時
にクロック信号ＣＬＫ１の通過を阻止する。ＮＡＮＤ回
路１６の出力信号は、インバータ１７で反転されてクロ
ック信号ＣＬＫ２となり、ＤＬＬ回路２０及びスイッチ
Ｓ１のｃ端子に出力される。

【００４３】ＤＬＬ回路２０は、外部クロック信号Ｅ−
ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−ＣＬＫ
を生成する。また、ＤＬＬ回路２０は、外部クロック信
号Ｅ−ＣＬＫの周波数が低く、遅延時間の調節可能な範
囲を越えると、オーバーフロー信号ＯＶＦＬを出力す
る。

【００４４】クロック信号ＣＬＫ２はスイッチＳ１のｃ
端子に入力され、遅延クロック信号ＤＬＬ−ＣＬＫはス
イッチＳ１のｄ端子に入力される。スイッチＳ１は、オ
ーバーフロー信号ＯＶＦＬにより制御され、オーバーフ
ロー信号ＯＶＦＬがＨレベルの時ｃ端子に接続され、オ
ーバーフロー信号ＯＶＦＬがＬレベルの時ｄ端子に接続
される。即ち、ＤＬＬ回路２０がオーバーフローとな
り、オーバーフロー信号ＯＶＦＬがＨレベルとなると、
スイッチＳ１はｄ端子からｃ端子に切り替わり、クロッ
ク信号ＣＬＫ２をそのまま内部クロック信号Ｉ−ＣＬＫ
としてコマンドラッチ回路２１に出力する。コマンドラ
ッチ回路２１は、上位システムから供給されるコマンド
入力信号ＣＯＭ−ＩＮを内部クロック信号Ｉ−ＣＬＫに
同期してラッチし、コマンド出力信号ＣＯＭ−ＯＵＴを
コマンドデコーダ等の内部回路に出力する。

【００４５】一方、クロックイネーブル信号ＣＫＥは、
スモールバッファ１２にも入力され、波形整形されてク
ロックイネーブル信号ＣＫＥ２となり、パワーダウン制
御回路１４に出力される。パワーダウン制御回路１４
は、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２に応答
して、パワーダウン制御信号ＰＤ１を入力バッファ１０
及び１１に出力し、パワーダウン制御信号ＰＤ２をスモ
ールバッファ１２に出力する。

【００４６】次に、パワーダウンエントリー時の動作に
ついて説明する。クロックイネーブル信号ＣＫＥがＬレ
ベルになるとパワーダウンモードへの移行が開始され
る。クロックイネーブル信号ＣＫＥがＬレベルになる
と、クロックイネーブル信号ＣＫＥ０もＬレベルにな
る。また、ＣＫＥコマンドラッチ回路１３は、クロック
イネーブル信号ＣＫＥ０を、クロック信号ＣＬＫ１の立
ち上がりでラッチするので、クロックイネーブル信号Ｃ
ＫＥ１もＬレベルになる。

【００４７】スイッチＳ２は、ＤＬＬ回路２０が非オー
バーフローの時はｂ端子に接続され、ＤＬＬ回路２０が
オーバーフローの時はａ端子に接続される。従って、ス
イッチＳ２の出力信号Ｎ１は、ＤＬＬ回路２０が非オー
バーフローの時は、従来と同様にクロックイネーブル信
号ＣＫＥ０となり、ＤＬＬ回路２０がオーバーフローの
時は、クロックイネーブル信号ＣＫＥ１となる。この場
合、クロックイネーブル信号ＣＫＥ１は、クロックイネ
ーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上が
りエッジのタイミングでラッチした信号なので、クロッ
クイネーブル信号ＣＫＥ０からそのタイミングだけ遅れ
てＬレベルになる。

【００４８】スイッチＳ２の出力信号Ｎ１のＬレベル信
号は、インバータ１９の出力信号がＨレベル時に導通す
るスイッチＳ０を通過して信号Ｎ２となり、ラッチ回路
１８でラッチされて内部クロック制御信号ＩＣＣＳをＬ
レベルにする。内部クロック制御信号ＩＣＣＳのＬレベ
ル信号はＮＡＮＤ回路１６に入力され、クロック信号Ｃ
ＬＫ２の出力を停止させる。

【００４９】このように本実施の形態の集積回路装置で
は、ＤＬＬ回路２０がオーバーフローの時は、ラッチ回
路１８は、クロックイネーブル信号ＣＫＥ１のＬレベル
信号をラッチするので、内部クロック制御信号ＩＣＣＳ
がＬレベルになるタイミングが図１０に示した従来例よ
り遅れ、ＤＬＬ回路２０が非オーバーフローの時のタイ
ミングと同じになる。

【００５０】一方、クロックイネーブル信号ＣＫＥ１が
Ｌレベルになると、パワーダウン制御回路１４はパワー
ダウン制御信号ＰＤ１をＬレベルにし、パワーダウン制
御信号ＰＤ２をＨレベルにする。パワーダウン制御信号
ＰＤ１のＬレベル信号は、入力バッファ１０及び１１を
非活性状態とし、パワーダウン制御信号ＰＤ２のＨレベ
ル信号は、スモールバッファ１２を活性状態とする。

【００５１】次に、パワーダウンイグジット時の動作に
ついて説明する。クロックイネーブル信号ＣＫＥがＨレ
ベルになると通常モードに復帰する動作が開始される。
パワーダウンイグジット時はスモールバッファ１２は活
性状態を維持しているため、クロックイネーブル信号Ｃ
ＫＥがＨレベルになると、まずクロックイネーブル信号
ＣＫＥ２がＨレベルになる。クロックイネーブル信号Ｃ
ＫＥ２がＨレベルになると、パワーダウン制御回路１４
はパワーダウン制御信号ＰＤ１をＨレベルにし、入力バ
ッファ１０及び１１を活性状態とする。入力バッファ１
１が活性状態となると、クロックイネーブル信号ＣＫＥ
は入力バッファ１１を通過し、クロックイネーブル信号
ＣＫＥ０がＨレベルになる。また、ＣＫＥコマンドラッ
チ回路１３は、クロックイネーブル信号ＣＫＥ０を、ク
ロック信号ＣＬＫ１の立ち上がりでラッチするので、ク
ロックイネーブル信号ＣＫＥ１も遅れてＨレベルにな
る。

【００５２】スイッチＳ２は、前述のように、ＤＬＬ回
路２０が非オーバーフローの時はｂ端子に接続され、Ｄ
ＬＬ回路２０がオーバーフローの時はａ端子に接続され
ている。従って、スイッチＳ２の出力信号Ｎ１は、ＤＬ
Ｌ回路２０が非オーバーフローの時は、従来と同様にク
ロックイネーブル信号ＣＫＥ０となり、ＤＬＬ回路２０
がオーバーフローの時は、クロックイネーブル信号ＣＫ
Ｅ１となる。この場合、クロックイネーブル信号ＣＫＥ
１は、クロックイネーブル信号ＣＫＥ０からクロック信
号ＣＬＫ１のラッチタイミングだけ遅れてＨレベルにな
る。

【００５３】スイッチＳ２の出力信号Ｎ１は、インバー
タ１９の出力信号がＨレベル時に導通するスイッチＳ０
を通過して信号Ｎ２となり、ラッチ回路１８でラッチさ
れ、内部クロック制御信号ＩＣＣＳはＨレベルになる。
内部クロック制御信号ＩＣＣＳのＨレベル信号はＮＡＮ
Ｄ回路１６に入力され、クロック信号ＣＬＫ２の出力を
再開させる。

【００５４】このように本実施の形態の集積回路装置で
は、ＤＬＬ回路２０がオーバーフローの時は、ラッチ回
路１８がクロックイネーブル信号ＣＫＥ１のＨレベル信
号をラッチするので、内部クロック制御信号ＩＣＣＳが
Ｈレベルになるタイミングが図１０に示した従来例より
遅れるが、クロック信号ＣＬＫ２の出力タイミングは従
来例と同じになる。

【００５５】一方、クロックイネーブル信号ＣＫＥ１が
Ｈレベルになると、パワーダウン制御回路１４はパワー
ダウン制御信号ＰＤ２をＬレベルにする。パワーダウン
信号ＰＤ２のＬレベル信号は、スモールバッファ１２を
非活性状態として、通常モードに復帰させる。

【００５６】図３は、入力バッファ１０の回路例であ
る。入力バッファ１０は、外部クロック信号Ｅ−ＣＬＫ
とパワーダウン制御信号ＰＤ１とが入力され、クロック
信号ＣＬＫ１を出力する。また、入力バッファ１０は、
Ｐ型トランジスタ２５、２６とＮ型トランジスタ２７、
２８、２９からなる差動回路３１と、インバータ３０と
を有する。

【００５７】入力バッファ１０は、パワーダウン制御信
号ＰＤ１がＬレベルの場合は、差動回路３１に電流が流
れず非活性状態となる。一方、パワーダウン制御信号Ｐ
Ｄ１がＨレベルの場合は、差動回路３１が活性状態とな
り、外部クロック信号Ｅ−ＣＬＫを増幅して波形整形
し、クロック信号ＣＬＫ１を出力する。なお、入力バッ
ファ１１及びスモールバッファ１２もほぼ同様の構成を
有する。

【００５８】図４は、パワーダウン制御回路１４の回路
例である。パワーダウン制御回路１４は、ＮＡＮＤ回路
３２、３３とインバータ３４とを有し、クロックイネー
ブル信号ＣＫＥ１、ＣＫＥ２が入力され、パワーダウン
制御信号ＰＤ１、ＰＤ２を出力する。

【００５９】通常モードでは、クロックイネーブル信号
ＣＫＥ１がＨレベル、クロックイネーブル信号ＣＫＥ２
がＬレベルのため、パワーダウン制御回路１４は初期状
態を維持しており、パワーダウン制御信号ＰＤ１がＨレ
ベル、パワーダウン制御信号ＰＤ２がＬレベルである。

【００６０】パワーダウンエントリー時は、クロックイ
ネーブル信号ＣＫＥ１がＨレベルからＬレベルになるた
め、ＮＡＮＤ回路３２によりパワーダウン制御信号ＰＤ
２がＨレベルになり、ＮＡＮＤ回路３３によりパワーダ
ウン制御信号ＰＤ１がＬレベルになる。その結果、入力
バッファ１０、１１が非活性状態、スモールバッファ１
２が活性状態になる。

【００６１】一方、パワーダウンイグジット時は、クロ
ックイネーブル信号ＣＫＥ１がＬレベルであり、クロッ
クイネーブル信号ＣＫＥ２がＬレベルからＨレベルにな
るため、ＮＡＮＤ回路３３によってパワーダウン制御信
号ＰＤ１がＨレベルに反転し、パワーダウン制御信号Ｐ
Ｄ２はＨレベルのままである。パワーダウン制御信号Ｐ
Ｄ１のＨレベルに応答して入力バッファ１１が活性化し
た後、クロックイネーブル信号ＣＫＥ１もＨレベルにな
ると、ＮＡＮＤ回路３２によりパワーダウン制御信号Ｐ
Ｄ２はＬレベルに反転し、通常モードに復帰する。ま
た、パワーダウン制御信号ＰＤ２のＬレベルにより、ス
モールバッファ１２は非活性状態に戻る。

【００６２】図５は、ＣＫＥコマンドラッチ回路１３の
回路例を示す。ＣＫＥコマンドラッチ回路１３は、Ｐ型
トランジスタ４０、４１、４５、４６、５１、Ｎ型トラ
ンジスタ４２、４３、４７、４８、４９、５２、インバ
ータ４４、５０、５３、５４を有し、クロック信号ＣＬ
Ｋ１の立ち上がりのタイミングでクロックイネーブル信
号ＣＫＥ０をラッチし、クロックイネーブル信号ＣＫＥ
１を出力する。

【００６３】クロック信号ＣＬＫ１がＬレベルの時は、
Ｎ型トランジスタ４９はオフし、Ｐ型トランジスタ４
０、４６はオンとなるため、ノードＮ１０、Ｎ１１は共
にＨレベルである。このためＰ型トランジスタ５１とＮ
型トランジスタ５２は共にオフとなり、ノードＮ１２は
ハイインピーダンス状態となる。なお、ノードＮ１０、
Ｎ１１は共にＨレベルであるため、Ｎ型トランジスタ４
２、４７は共にオンとなっている。

【００６４】クロック信号ＣＬＫ１がＨレベルになると
Ｎ型トランジスタ４９はオンとなる。この時クロックイ
ネーブル信号ＣＫＥ０がＬレベルの場合は、インバータ
４４によりＮ型トランジスタ４８のゲートがＨレベルに
なるため、Ｎ型トランジスタ４８がオンしノードＮ１１
をＬレベルにする。一方、クロックイネーブル信号ＣＫ
Ｅ０がＨレベルの場合は、Ｎ型トランジスタ４３がオン
しノードＮ１０をＬレベルにする。ノードＮ１０又はＮ
１１がＬレベルとなると、Ｐ型トランジスタ４５又は４
１がオンし、反対側のノードＮ１１又はＮ１０をＨレベ
ルに確定する。

【００６５】ノードＮ１０がＬレベルでノードＮ１１が
Ｈレベルの場合は、Ｐ型トランジスタ５１はオン、Ｎ型
トランジスタ５２はオフとなり、ノードＮ１２はＨレベ
ルになってインバータ５３、５４によりラッチされる。
一方、ノードＮ１０がＨレベルでノードＮ１１がＬレベ
ルの場合は、Ｐ型トランジスタ５１はオフ、Ｎ型トラン
ジスタ５２はオンとなり、ノードＮ１２はＬレベルにな
ってインバータ５３、５４によりラッチされる。ノード
Ｎ１２からクロックイネーブル信号ＣＫＥ１が出力され
る。

【００６６】なお、図２のコマンドラッチ回路２１も同
様の構成を有する。その場合は、クロックイネーブル信
号ＣＫＥ０の代わりにコマンド入力信号ＣＯＭ−ＩＮが
入力され、クロックイネーブル信号ＣＫＥ１の代わりに
コマンド出力信号ＣＯＭ−ＯＵＴが出力される。また、
クロック信号ＣＬＫ１の代わりに内部クロック信号Ｉ−
ＣＬＫが入力される。

【００６７】図６は、スイッチＳ２の回路例である。ス
イッチＳ２は、Ｐ型トランジスタ６１とＮ型トランジス
タ６２によるトランスファーゲート６６と、Ｐ型トラン
ジスタ６４とＮ型トランジスタ６５によるトランスファ
ーゲート６７と、インバータ６３とを有する。

【００６８】スイッチＳ２は、クロックイネーブル信号
ＣＫＥ０とクロックイネーブル信号ＣＫＥ１とオーバー
フロー信号ＯＶＦＬとが入力され、信号Ｎ１を出力す
る。オーバーフロー信号ＯＶＦＬがＬレベルの場合は、
トランスファーゲート６６が導通するため、端子ｂに入
力されるクロックイネーブル信号ＣＫＥ０が信号Ｎ１と
して出力される。一方、オーバーフロー信号ＯＶＦＬが
Ｈレベルの場合は、トランスファーゲート６７が導通す
るため、端子ａに入力されるクロックイネーブル信号Ｃ
ＫＥ１が信号Ｎ１として出力される。なお、図２のスイ
ッチＳ１もスイッチＳ２と同様の構成を有する。

【００６９】図７は、スイッチＳ０とラッチ回路１８の
回路例である。スイッチＳ０は、Ｐ型トランジスタ７６
とＮ型トランジスタ７５によるトランスファーゲート７
４とインバータ７３とを有し、ラッチ回路１８は、イン
バータ７８、７９、８０を有する。信号Ｎ１はトランス
ファーゲート７４に入力され、クロック信号ＣＬＫ１の
反転信号がＨレベルの期間にトランスファーゲート７４
を通過して信号Ｎ２となり、ラッチ回路１８でラッチさ
れて内部クロック制御信号ＩＣＣＳとなる。

【００７０】図８は、本発明の実施の形態の集積回路装
置に内蔵されるＤＬＬ回路２０の構成図である。ＤＬＬ
回路２０は同じ遅延特性を有する可変遅延回路９０、９
１を備え、可変遅延回路９０の遅延量を最適値に設定す
ることにより、外部から供給される外部クロック信号Ｅ
−ＣＬＫの位相に同期した遅延クロック信号ＤＬＬ−Ｃ
ＬＫを生成する。

【００７１】外部から供給される外部クロック信号Ｅ−
ＣＬＫは、図２に示した入力バッファ１０等を介してク
ロック信号ＣＬＫ２となりＤＬＬ回路２０に入力され
る。クロック信号ＣＬＫ２は、可変遅延回路９０、９１
に供給されると共に、位相比較器９３にも供給される。

【００７２】可変遅延回路９１から出力されたクロック
信号Ｂ−ＣＬＫは、ダミー入力バッファ９２を介して、
位相比較器９３にクロック信号Ｃ−ＣＬＫとして供給さ
れる。位相比較器９３は、クロック信号ＣＬＫ２とクロ
ック信号Ｃ−ＣＬＫの位相を比較し、位相比較信号Ｎ４
を遅延制御回路９４に出力する。遅延制御回路９４は、
可変遅延回路９１と可変遅延回路９０とにそれぞれ遅延
制御信号Ｎ５を出力し、クロック信号ＣＬＫ２とクロッ
ク信号Ｃ−ＣＬＫの位相が一致するように、可変遅延回
路９０、９１の遅延量を制御する。即ち、その遅延量
は、外部クロック信号Ｅ−ＣＬＫの１周期の時間から入
力バッファ１０等の遅延時間を差し引いた時間である。

【００７３】可変遅延回路９０、９１は、多数の遅延素
子を直列に接続した構造になっており、遅延制御信号Ｎ
５により信号が通過する遅延素子の数が制御される。可
変遅延回路９０、９１は、遅延制御信号Ｎ５により同じ
遅延量を与えるように制御されるため、可変遅延回路９
０に入力されるクロック信号ＣＬＫ２は、可変遅延回路
９０により遅延クロック信号ＤＬＬ−ＣＬＫが外部クロ
ック信号Ｅ−ＣＬＫの位相と同期する遅延量を与えられ
てＤＬＬ回路２０から出力される。

【００７４】なお、可変遅延回路９０、９１は、遅延素
子の数により調節可能な範囲が決まっているため、外部
クロック信号Ｅ−ＣＬＫの周波数が低すぎると調節可能
な範囲を外れオーバーフローとなる。オーバーフローに
なると、遅延制御回路９４はオーバーフロー信号ＯＶＦ
Ｌを出力する。上記のＤＬＬ回路の詳細は、例えば特開
平１０−１１２１８２（平成１０年４月２８日公開）に
記載されている。

【００７５】図９は、本発明の実施の形態の集積回路装
置において、ＤＬＬ回路２０がオーバーフローしている
場合のタイムチャートを示す。ＤＬＬ回路２０がオーバ
ーフローしていない場合は、図１１に示した従来例と同
様であり、図９中には破線で示される。そこで、オーバ
ーフロー時の動作を以下に説明する。

【００７６】外部クロック信号Ｅ−ＣＬＫは、入力バッ
ファ１０の遅延時間だけ遅れてクロック信号ＣＬＫ１と
なる。スイッチＳ１はオーバーフロー時はｃ端子に接続
されているので、通常モードでは、クロック信号ＣＬＫ
１と同位相のクロック信号ＣＬＫ２がそのまま内部クロ
ック信号Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出
力される。

【００７７】パワーダウンエントリー時は、クロックイ
ネーブル信号ＣＫＥ、ＣＫＥ０がＬレベルになり、クロ
ックイネーブル信号ＣＫＥ０のＬレベルがクロック信号
ＣＬＫ１の立ち上がりエッジのタイミングでＣＫＥコマ
ンドラッチ回路１３によりラッチされて、クロックイネ
ーブル信号ＣＫＥ１もＬレベルになる。スイッチＳ２
は、オーバーフロー時はａ端子に接続されているので、
スイッチＳ０にはクロックイネーブル信号ＣＫＥ１が入
力される。

【００７８】クロックイネーブル信号ＣＫＥ１は、クロ
ック信号ＣＬＫ１がＬレベルの時にスイッチＳ０を通過
してラッチ回路１８でラッチされ、内部クロック制御信
号ＩＣＣＳをＬレベルにする。これによりクロック信号
ＣＬＫ２は出力を停止する。スイッチＳ１は、オーバー
フロー時はｃ端子に接続されているので、クロック信号
ＣＬＫ２の出力が停止すると、同時に内部クロック信号
Ｉ−ＣＬＫの出力も停止する。

【００７９】このように本実施の形態の集積回路装置
は、オーバーフロー時にスイッチＳ２がａ端子に接続さ
れている。このため第２のラッチ回路であるラッチ回路
１８は、第１のラッチ回路であるＣＫＥコマンドラッチ
回路１３がクロックイネーブル信号ＣＫＥ０のＬレベル
信号をクロック信号ＣＬＫ１の立ち上がりエッジのタイ
ミングｔ１でラッチしたクロックイネーブル信号ＣＫＥ
１を、クロック信号ＣＬＫ１の立ち下がりエッジのタイ
ミングｔ２でラッチする。従って、内部クロック制御信
号ＩＣＣＳは、オーバーフロー時に、破線で示す非オー
バーフロー時のタイミングより遅れてＬレベルとなり、
クロック信号ＣＬＫ２の出力を非オーバーフロー時と同
じタイミングで停止させる。

【００８０】オーバーフロー時はクロック信号ＣＬＫ２
がそのまま内部クロック信号Ｉ−ＣＬＫとしてコマンド
ラッチ回路２１に出力されるが、コマンドラッチ回路２
１は、オーバーフロー時も非オーバーフロー時と同様
に、セルフリフレッシュコマンド（ＣＯＭ−ＩＮ）を取
り込み、コマンド出力信号ＣＯＭ−ＯＵＴをコマンドデ
コーダに出力することができる。

【００８１】一方、クロックイネーブル信号ＣＫＥ１の
Ｌレベル信号は、パワーダウン制御信号ＰＤ１をＬレベ
ルにし、入力バッファ１０及び１１を非活性化してクロ
ック信号ＣＬＫ１を停止させる。また、パワーダウン制
御信号ＰＤ２をＨレベルにしてスモールバッファ１２を
活性化する。

【００８２】パワーダウンイグジット時は、クロックイ
ネーブル信号ＣＫＥがＨレベルになり、スモールバッフ
ァ１２の遅延時間後にクロックイネーブル信号ＣＫＥ２
がＨレベルになる。クロックイネーブル信号ＣＫＥ２が
Ｈレベルとなると、パワーダウン制御回路１４は、パワ
ーダウン制御信号ＰＤ１をＨレベルにして入力バッファ
１０及び１１を活性化させる。入力バッファ１０及び１
１が活性化すると、外部クロック信号Ｅ−ＣＬＫとクロ
ックイネーブル信号ＣＫＥは、それぞれ入力バッファ１
０、１１を通過する。

【００８３】クロックイネーブル信号ＣＫＥ０は、クロ
ック信号ＣＬＫ１の立ち上がりエッジのタイミングで、
ＣＫＥコマンドラッチ回路１３によりラッチされてクロ
ックイネーブル信号ＣＫＥ１となる。スイッチＳ２は、
オーバーフロー時はａ端子に接続されているので、スイ
ッチＳ０にはクロックイネーブル信号ＣＫＥ１が入力さ
れる。

【００８４】クロックイネーブル信号ＣＫＥ１は、クロ
ック信号ＣＬＫ１がＬレベルの時にスイッチ０を通過し
てラッチ回路１８でラッチされ、内部クロック制御信号
ＩＣＣＳをＨレベルにする。内部クロック制御信号ＩＣ
ＣＳのＨレベル信号は、ＮＡＮＤ回路１６に入力され、
クロック信号ＣＬＫ２の出力を開始させる。

【００８５】スイッチＳ１は、オーバーフロー時はｃ端
子に接続されているので、クロック信号ＣＬＫ２の出力
の開始と同時に内部クロック信号Ｉ−ＣＬＫの出力も開
始され、コマンドラッチ回路２１に供給される。

【００８６】このように本実施の形態の集積回路装置
は、オーバーフロー時のパワーダウンイグジット時にお
いて、スイッチＳ２はａ端子に接続されている。このた
め、第２のラッチ回路であるラッチ回路１８は、第１の
ラッチ回路であるＣＫＥコマンドラッチ回路１３がクロ
ックイネーブル信号ＣＫＥ０のＨレベル信号をクロック
信号ＣＬＫ１の立ち上がりエッジのタイミングｔ３でラ
ッチしたクロックイネーブル信号ＣＫＥ１を、クロック
信号ＣＬＫ１の立ち下がりエッジのタイミングｔ４でラ
ッチする。従って、内部クロック制御信号ＩＣＣＳは、
オーバーフロー時に、非オーバーフロー時のタイミング
より遅れてＨレベルとなるが、クロック信号ＣＬＫ２の
出力は非オーバーフロー時と同じタイミングで開始され
る。従って、内部クロック信号Ｉ−ＣＬＫは、非オーバ
ーフロー時よりも１クロック早く開始される。また、オ
ーバーフロー時は、スイッチＳ１がｃ端子に接続されて
いるため、クロック信号ＣＬＫ２がそのまま内部クロッ
ク信号Ｉ−ＣＬＫとして出力される。

【００８７】一方、クロックイネーブル信号ＣＫＥ１の
Ｈレベル信号は、パワーダウン制御信号ＰＤ２をＬレベ
ルとしてスモールバッファ１２を非活性化する。このた
めクロックイネーブル信号ＣＫＥ２はＬレベルに復帰す
る。

【００８８】

【発明の効果】以上説明した通り、本発明によれば、Ｄ
ＬＬ回路がオーバーフローした場合のパワーダウンエン
トリー時において、内部クロック信号は、非オーバーフ
ロー時の内部クロック信号と同じタイミングで出力され
るため、ＤＬＬ回路のオーバーフロー、非オーバーフロ
ーにかかわらず、常に安定した内部クロック信号を内部
回路に供給することができる。

【００８９】また、本発明によれば、ＤＬＬ回路がオー
バーフローしている場合のパワーダウンエントリー時に
おいても、コマンドラッチ回路がセルフリフレッシュコ
マンドを取り込むことができる内部クロック信号を供給
することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の集積回路装置の説明図で
ある。

【図２】本発明の実施の形態の集積回路装置の構成図で
ある。

【図３】入力バッファの回路図である。

【図４】パワーダウン制御回路の回路図である。

【図５】本発明の実施の形態のＣＫＥコマンドラッチ回
路の回路図である。

【図６】スイッチＳ２の回路図である。

【図７】スイッチＳ０とラッチ回路１８の回路図であ
る。

【図８】本発明の実施の形態のＤＬＬ回路の構成図であ
る。

【図９】本発明の実施の形態の集積回路装置のタイムチ
ャートである。

【図１０】従来の集積回路装置の構成図である。

【図１１】従来の集積回路装置のタイムチャートであ
る。

【符号の説明】

１０、１１入力バッファ１２スモールバッファ１３コマンドラッチ回路１４パワーダウン制御回路１５内部クロック発生回路１６ＮＡＮＤ回路１７、１９インバータ１８ラッチ回路２０ＤＬＬ回路２１コマンドラッチ回路

Claims

【特許請求の範囲】

【請求項１】外部クロック信号から第１のクロック信号
を生成するクロック入力バッファと、クロックイネーブル信号を前記第１のクロック信号の第
１のエッジのタイミングで取り込む第１のラッチ回路
と、前記クロックイネーブル信号を前記第１のクロック信号
の第１とは異なる第２のエッジのタイミングで取り込む
第２のラッチ回路と、前記第２のラッチ回路の出力信号に応答して、前記第１
のクロック信号を通過又は阻止するゲート回路と、前記ゲート回路の出力信号を遅らせて、前記外部クロッ
ク信号と所定の位相関係を有する遅延クロック信号を生
成するＤＬＬ回路と、前記ＤＬＬ回路がオーバーフローしていない第１の状態
では、前記遅延クロック信号を内部クロック信号として
選択し、前記ＤＬＬ回路がオーバーフローしている第２
の状態では、前記ゲート回路の出力信号を内部クロック
信号として選択して内部回路に供給する第１のスイッチ
回路とを有する集積回路装置において、前記第１の状態では、前記クロックイネーブル信号を選
択し、前記第２の状態では、前記第１のラッチ回路の出
力信号を選択して前記第２のラッチ回路に供給する第２
のスイッチ回路を有することを特徴とする集積回路装
置。
【請求項２】請求項１において、前記クロック入力バッファは、パワーダウンモード時
に、前記クロックイネーブル信号に応答して非活性化さ
れることを特徴とする集積回路装置。
【請求項３】請求項１において、前記ＤＬＬ回路は、オーバーフロー時に、前記第１のス
イッチ回路が前記ゲート回路の出力信号を選択し、前記
第２のスイッチ回路が前記第１のラッチ回路の出力信号
を選択するオーバーフロー信号を出力することを特徴と
する集積回路装置。
【請求項４】請求項１において、前記内部回路は、外部から供給されるコマンド信号を前
記内部クロック信号に応答して取り込むコマンドラッチ
回路を含むことを特徴とする集積回路装置。
【請求項５】請求項４において、前記コマンドラッチ回路は、前記クロックイネーブル信
号に応答して通常モードからパワーダウンモードに移行
する場合に、セルフリフレッシュコマンドが適宜入力さ
れることを特徴とする集積回路装置。
【請求項６】請求項１において、更に、パワーダウン制御回路と、前記クロックイネーブ
ル信号を取り込むクロックイネーブル入力バッファ及び
スモールバッファとを有し、前記パワーダウン制御回路の第１のパワーダウン制御信
号は、前記クロック入力バッファ及び前記クロックイネ
ーブル入力バッファを、通常モード時に活性化すると共
にパワーダウンモード時に非活性化し、前記パワーダウン制御回路の第２のパワーダウン制御信
号は、前記スモールバッファを通常モード時に非活性化
すると共に、パワーダウンモード時に活性化して前記ク
ロックイネーブル信号を取り込むことを特徴とする集積
回路装置。