KR20040095956A - Ｄｌｌ 제어 장치 - Google Patents

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    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used

Abstract

본 발명의 ＤＬＬ 제어 장치는, dll 인에이블 신호(dll_en)가 인에이블되는 클럭이 충분한 딜레이 후의 제어 클럭 신호(ctrl_clk)의 하향 에지를 받아 이 클럭 신호와 dll 인에이블 신호(dll_en)에 의해 완전한 내부 클럭 신호(dvd_clk)의 파형이 생성될 수 있도록 함으로써, DLL 회로의 오동작을 방지하는 ＤＬＬ 제어 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 복수개의 외부 입력 신호를 입력받아 논리 연산 과정을 수행하고, 그 결과 신호로서 파워 업 신호 및 주기 확장 초기화 신호를 생성하는 dll 구동부; 최초에 제어 클럭 신호를 입력받아 순차적으로 신호를 생성/출력하도록 연결되어, 입력된 클럭 신호의 주파수를 상기 주기 확장 초기화 신호의 활성화에 따라 감소시킨 후 감소된 신호 및 그 반전 신호를 출력하는 복수개의 상향 에지형 주파수 조정부; 스위칭 동작에 의하여 상기 복수개의 상향 에지형 주파수 조정부의 최종 출력 신호를 그대로 도통시키거나 상기 최종 출력 신호를 참조하여 지연된 신호를 출력하는 리셋 시간 조정부; 상기 dll 구동부로부터의 상기 주기 확장 초기화 신호 및 상기 제어 클럭 신호를 참조하여 상기 리셋 시간 조정부의 출력 신호를 지연시켜 출력하는 하향 에지형 주파수 조정부; 및 상기 주기 확장 초기화 신호에 의해 활성화되고, 상기 하향 에지형 주파수 조정부의 출력 신호를 래치하며, 래치된 신호를 참조하여 상기 제어 클럭 신호에 의해 내부 클럭 신호를 생성하고, 래치된 신호를 지연시켜 리셋 신호로서 출력하는 신호 래치부를 포함한다.

Description

ＤＬＬ 제어 장치{APPARATUS FOR CONTROLLING DLL}
본 발명은 ＤＬＬ 제어 장치에 관한 것으로, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)에 사용되는 DLL(Delay Locked Loop) 회로 내에 장착된 ＤＬＬ 제어 장치에 관한 것이다.
도 1은 종래의 ＤＬＬ 제어 장치가 적용된 DLL 회로를 나타낸 블록도로서, 이러한 종래의 DLL 회로는, 외부 클럭 및 dll 인에이블 신호를 입력받아 내부 클럭 신호(dvd_clk)를 생성하는 입력 버퍼(110); 복수개의 외부 입력 신호를 입력받고, 이에 의하여 dll 인에이블 신호, 리셋 신호(reset) 및 파워 업 신호(pc_pwrup)를 생성하는 DLL 제어부(120); dll 인에이블 신호에 의해 활성화되어 내부 클럭 신호(dvd_clk)를 분주하는 제1 분주기(130); 파워 업 신호(pc_pwrup)에 의해 활성화되어 내부 클럭 신호(dvd_clk), 제1 분주기(130)의 출력 신호 및 리플리카부(180)의 출력 신호를 입력받아 비교한 후, 그 결과에 따른 비교 신호를 생성하는 위상 비교부(140); 파워 업 신호(pc_pwrup)에 의해 활성화되어 위상 비교부(140)로부터 입력된 비교 신호에 의해 시프트 제어 신호를 생성하는 시프트 제어부(150); 리셋 신호(reset)에 의해 활성화되어 시프트 제어부(150)로부터 출력된 시프트 제어 신호에 따라 내부 클럭 신호(dvd_clk)를 지연시키는 딜레이라인(160); 딜레이 라인(160)으로부터 출력된 지연 클럭 신호를 분주하는 제2 분주기(170); 제2 분주기(170)로부터 입력된 신호를 보상한 후 출력하는 리플리카부(180); 및 딜레이 라인(160)으로부터 출력된 신호에 의하여 DLL 클럭 신호를 구동하는 DLL 드라이버(190)를 포함한다.
도 2는 종래의 ＤＬＬ 제어 장치를 나타낸 블록도로서, 이러한 종래의 ＤＬＬ 제어 장치는, 복수개의 외부 입력 신호(dis_dll, dll_reset, pwrup, srefd)를 입력받아 논리 연산 과정을 수행하고, 그 결과 신호로서 파워 업 신호(pc_pwrup) 및 주기 확장 초기화 신호(sttz)를 생성하는 dll 구동부(210); 제어 클럭 신호(ctrl_clk) 및 dll 구동부(210)로부터 주기 확장 초기화 신호(sttz)를 입력받고, 제어 클럭 신호(ctrl_clk)의 주파수를 감소시킨 후 출력하는 제1 주파수 조정부(221); 제1 주파수 조정부(221)의 출력 신호(q1) 및 dll 구동부(210)로부터 주기 확장 초기화 신호(sttz)를 입력받고, 제1 주파수 조정부(221)의 출력 신호(q1)의 주파수를 감소시킨 후 출력하는 제2 주파수 조정부(222); dll 구동부(210)로부터의 주기 확장 초기화 신호(sttz)에 활성화되고, 제2 주파수 조정부(222)의 출력 신호(g2)를 래치하는 래치부(231); 래치부(231)의 출력 신호를 반전한 후, 그 결과 신호를 dll 인에이블 신호(dll_en)로서 출력하는 제1 인버터(232); 제어 클럭 신호(ctrl_clk) 및 dll 인에이블 신호(dll_en)를 입력받아 NAND 연산을 수행하는 제1 NAND 게이트(233); dll 인에이블 신호(dll_en)를 반전한 후, 그 결과 신호를 리셋 신호로서 출력하는 제2 인버터(234); 및 제1 NAND 게이트(233)의 출력 신호를 반전한 후, 그 결과 신호를 내부 클럭 신호(dvd_clk)로서 출력하는 제3인버터(235)를 포함한다.
도 3은 도 2에 따른 종래의 dll 구동부(210)를 나타낸 회로도로서, 이러한 종래의 dll 구동부(210)는, 복수개의 외부 입력 신호(dis_dll, dll_reset, pwrup, srefd) 중 제1 입력 신호(srefd) 및 파워업 입력 신호(dll_reset)를 입력받아 NOR 연산을 수행하는 NOR 게이트(310); 복수개의 외부 입력 신호(dis_dll, dll_reset, pwrup, srefd) 중 리셋 입력 신호(dll_reset)를 입력받아 반전하는 제4 인버터(320); 복수개의 외부 입력 신호(dis_dll, dll_reset, pwrup, srefd) 중 제2 입력 신호(dis_dll)를 입력받아 반전하는 제5 인버터(330); NOR 게이트(310)의 출력 신호 및 제4 인버터(320)의 출력 신호를 입력받아 NAND 연산을 수행하는 제2 NAND 게이트(340); NOR 게이트(310)의 출력 신호, 제4 인버터(320)의 출력 신호 및 제5 인버터(330)의 출력 신호를 입력받아 NAND 연산을 수행하는 제3 NAND 게이트(350); 제2 NAND 게이트(340)의 출력 신호를 반전한 후, 그 결과 신호를 파워 업 신호(pc_pwrup)로서 출력하는 제6 인버터(360); 및 제3 NAND 게이트(350)의 출력 신호를 반전한 후, 그 결과 신호를 주기 확장 초기화 신호(sttz)로서 출력하는 제7 인버터(370)를 포함한다.
도 4는 도 2에 따른 종래의 주파수 조정부(221, 222)를 나타낸 회로도로서, 이러한 종래의 주파수 조정부(221, 222)는, 제어 클럭 신호(ctrl_clk) 또는 조정 신호(q1)를 입력받아 반전하는 제8 인버터(410); 제8 인버터(410)의 출력 신호를 반전하는 제9 인버터(420); 제9 인버터(420)의 출력 신호에 제어에 따라 반전 동작을 수행하는 제10 인버터(430); 주기 확장 초기화 신호(sttz) 및 제10 인버터(430)의 출력 신호를 입력받아 NAND 연산을 수행하는 제4 NAND 게이트(440); 제8 인버터(410)의 출력 신호의 제어에 따라 제4 NAND 게이트(440)의 출력 신호를 반전한 후 제4 NAND 게이트(440)로 출력하는 제11 인버터(450); 제8 인버터(410)의 출력 신호의 제어에 따라 제4 NAND 게이트(440)의 출력 신호를 반전하는 제12 인버터(460); 주기 확장 초기화 신호(sttz) 및 제12 인버터(460)의 출력 신호를 입력받아 NAND 연산을 수행하는 제5 NAND 게이트(470); 제9 인버터(420)의 출력 신호의 제어에 따라 제5 NAND 게이트(470)의 출력 신호를 반전한 후 제5 NAND 게이트(470)로 조정 신호(q1, q2)로서 출력하는 제13 인버터(480); 및 제5 NAND 게이트(470)의 출력 신호를 반전한 후, 제10 인버터(430)로 출력하는 제14 인버터(490)를 포함한다.
도 5는 종래의 ＤＬＬ 제어 장치의 동작을 나타낸 타이밍도로서, 이를 참조하여 상술한 종래의 ＤＬＬ 제어 장치의 동작에 관하여 설명하면 다음과 같다.
ＤＬＬ 제어 장치는, 최악의 조건(저전압, 고온, 느린 파라미터)에서 dll 인에이블 신호(dll_en)가 인에이블되는 시점(c)에서 제어 클럭 신호(ctrl_clk)의 클럭 에지(a)를 감지하고, 이 클럭 신호(b) 및 dll 인에이블 신호(dll_en)의 제2 논리 단계(High) 값과의 AND 연산에 의해서 내부 클럭 신호(dvd_clk)를 생성하는데, 클럭 상승에 대해서 딜레이가 많이 발생하여 결과적으로 내부 클럭 신호(dvd_clk)의 첫 인에이블 출력 파형(d)이 많이 줄어서 나오게 된다.
상술한 바와 같이, 종래의 ＤＬＬ 제어 장치는, 특히, 고주파에 있어서, 불완전한 내부 클럭 신호(dvd_clk)를 생성하여 딜레이 라인에 전달하므로, 분주기로의 피드백 과정에서 신호가 전달되지 않아 DLL 회로가 오동작하는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, dll 인에이블 신호(dll_en)가 인에이블되는 클럭이 충분한 딜레이 후의 제어 클럭 신호(ctrl_clk)의 하향 에지를 받아 이 클럭 신호와 dll 인에이블 신호(dll_en)에 의해 완전한 내부 클럭 신호(dvd_clk)의 파형이 생성될 수 있도록 함으로써, DLL 회로의 오동작을 방지하는 ＤＬＬ 제어 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 ＤＬＬ 제어 장치가 적용된 DLL 회로를 나타낸 블록도,
도 2는 종래의 ＤＬＬ 제어 장치를 나타낸 블록도,
도 3은 도 2에 따른 종래의 dll 구동부를 나타낸 회로도,
도 4는 도 2에 따른 종래의 주파수 조정부를 나타낸 회로도,
도 5는 종래의 ＤＬＬ 제어 장치의 동작을 나타낸 타이밍도,
도 6은 본 발명의 일 실시예에 의한 ＤＬＬ 제어 장치를 나타낸 블록도,
도 7은 본 발명의 일 실시예에 의한 ＤＬＬ 제어 장치 내에 장착된 상기 복수개의 상향 에지형 주파수 조정부를 나타낸 회로도,
도 8은 본 발명의 일 실시예에 의한 ＤＬＬ 제어 장치 내에 장착된 상기 복수개의 하향 에지형 주파수 조정부를 나타낸 회로도,
도 9는 본 발명의 일 실시예에 의한 ＤＬＬ 제어 장치의 동작을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
610 : dll 구동부 621~623 : 상향 에지형 주파수 조정부
630 : 리셋 시간 조정부 640 : 하향 에지형 주파수 조정부
650 : 신호 래치부
상기 목적을 달성하기 위하여 본 발명의 ＤＬＬ 제어 장치는, 복수개의 외부 입력 신호를 입력받아 논리 연산 과정을 수행하고, 그 결과 신호로서 파워 업 신호 및 주기 확장 초기화 신호를 생성하는 dll 구동부; 최초에 제어 클럭 신호를 입력받아 순차적으로 신호를 생성/출력하도록 연결되어, 입력된 클럭 신호의 주파수를 상기 주기 확장 초기화 신호의 활성화에 따라 감소시킨 후 감소된 신호 및 그 반전 신호를 출력하는 복수개의 상향 에지형 주파수 조정부; 스위칭 동작에 의하여 상기 복수개의 상향 에지형 주파수 조정부의 최종 출력 신호를 그대로 도통시키거나 상기 최종 출력 신호를 참조하여 지연된 신호를 출력하는 리셋 시간 조정부; 상기 dll 구동부로부터의 상기 주기 확장 초기화 신호 및 상기 제어 클럭 신호를 참조하여 상기 리셋 시간 조정부의 출력 신호를 지연시켜 출력하는 하향 에지형 주파수조정부; 및 상기 주기 확장 초기화 신호에 의해 활성화되고, 상기 하향 에지형 주파수 조정부의 출력 신호를 래치하며, 래치된 신호를 참조하여 상기 제어 클럭 신호에 의해 내부 클럭 신호를 생성하고, 래치된 신호를 지연시켜 리셋 신호로서 출력하는 신호 래치부를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 6은 본 발명의 일 실시예에 의한 ＤＬＬ 제어 장치를 나타낸 블록도로서, 이러한 본 발명의 ＤＬＬ 제어 장치는, dll 구동부(610), 복수개의 상향 에지형 주파수 조정부(621~623), 리셋 시간 조정부(630), 하향 에지형 주파수 조정부(640) 및 신호 래치부(650)를 포함한다.
dll 구동부(610)는, 복수개의 외부 입력 신호(dis_dll, dll_reset, pwrup, srefd)를 입력받아 논리 연산 과정을 수행하고, 그 결과 신호로서 파워 업 신호(pc_pwrup) 및 주기 확장 초기화 신호(sttz)를 생성하는 역할을 한다.
또한, 제1 상향 에지형 주파수 조정부(621)는, 제어 클럭 신호(ctrl_clk) 및 상기 dll 구동부(610)로부터 상기 주기 확장 초기화 신호(sttz)를 입력받고, 상기 제어 클럭 신호(ctrl_clk)의 주파수를 감소시킨 후 감소된 신호 및 그 반전 신호를 출력하는 역할을 한다.
한편, 제2 상향 에지형 주파수 조정부(622)는, 상기 제1 상향 에지형 주파수조정부(621)의 출력 신호 및 상기 dll 구동부(610)로부터 상기 주기 확장 초기화 신호(sttz)를 입력받고, 상기 제1 상향 에지형 주파수 조정부(621)의 출력 신호의 주파수를 감소시킨 후 감소된 신호 및 그 반전 신호를 출력하는 역할을 한다.
또한, 제3 상향 에지형 주파수 조정부(623)는, 상기 제2 상향 에지형 주파수 조정부(622)의 출력 신호 및 상기 dll 구동부(610)로부터 상기 주기 확장 초기화 신호(sttz)를 입력받고, 상기 제2 상향 에지형 주파수 조정부(622)의 출력 신호의 주파수를 감소시킨 후 감소된 신호 및 그 반전 신호를 출력하는 역할을 한다.
한편, 리셋 시간 조정부(630)는, 스위칭 동작에 의하여 상기 제3 상향 에지형 주파수 조정부(623)의 출력 신호를 그대로 도통시키거나 상기 제3 상향 에지형 주파수 조정부(623)의 출력 신호를 참조하여 지연된 신호를 출력하는 역할을 한다. 여기서, 상기 리셋 시간 조정부(630)에 관하여 상세히 설명하면 다음과 같다.
상기 리셋 시간 조정부(630)에 장착된 제1 NAND 게이트(631)는, 상기 복수개의 상향 에지형 주파수 조정부(621, 622, 623)로부터 각각 반전 신호를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.
또한, 상기 리셋 시간 조정부(630)에 장착된 제1 스위치(632)는, 스위칭 동작을 통하여 상기 제3 상향 에지형 주파수 조정부(623)의 출력 신호를 도통/차단시키는 역할을 한다.
한편, 상기 리셋 시간 조정부(630)에 장착된 제2 스위치(633)는, 스위칭 동작을 통하여 상기 제1 NAND 게이트(631)의 출력 신호를 도통/차단시키는 역할을 한다.
또한, 하향 에지형 주파수 조정부(640)는, 상기 리셋 시간 조정부(630)의 출력 신호, 상기 dll 구동부(610)로부터의 상기 주기 확장 초기화 신호(sttz) 및 상기 제어 클럭 신호(ctrl_clk)를 입력받고, 상기 dll 구동부(610)로부터의 상기 주기 확장 초기화 신호(sttz) 및 상기 제어 클럭 신호(ctrl_clk)를 참조하여 상기 리셋 시간 조정부(630)의 출력 신호를 지연시켜 출력하는 역할을 한다.
한편, 신호 래치부(650)는, 상기 dll 구동부(610)로부터의 주기 확장 초기화 신호(sttz)에 의해 활성화되고, 상기 하향 에지형 주파수 조정부(640)의 출력 신호(g4)를 래치하며, 상기 제어 클럭 신호(ctrl_clk)를 입력받고, 래치된 신호를 참조하여 상기 제어 클럭 신호(ctrl_clk)에 의해 내부 클럭 신호(dvd_clk)를 생성하며, 래치된 신호를 지연시켜 리셋 신호(reset_udc)로서 출력하는 역할을 한다.
도 7은 본 발명의 일 실시예에 의한 ＤＬＬ 제어 장치 내에 장착된 상기 복수개의 상향 에지형 주파수 조정부(621, 622, 623)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
제1 인버터(710)는, 입력 신호(ctrl_clk, q1, q2)를 반전하는 역할을 한다.
또한, 제2 인버터(720)는, 상기 제1 인버터(710)의 출력 신호를 반전하는 역할을 한다.
한편, 제3 인버터(730)는, 상기 제2 인버터(720)의 출력 신호에 제어에 따라 반전 동작을 수행하는 역할을 한다.
또한, 제2 NAND 게이트(740)는, 상기 주기 확장 초기화 신호(sttz) 및 상기제3 인버터(730)의 출력 신호를 입력받아 NAND 연산을 수행하는 역할을 한다.
한편, 제4 인버터(750)는, 상기 제1 인버터(710)의 출력 신호의 제어에 따라 상기 제2 NAND 게이트(740)의 출력 신호를 반전한 후, 상기 제2 NAND 게이트(740)로 출력하는 역할을 한다.
또한, 제5 인버터(760)는, 상기 제1 인버터(710)의 출력 신호의 제어에 따라 상기 제2 NAND 게이트(740)의 출력 신호를 반전하는 역할을 한다.
한편, 제3 NAND 게이트(770)는, 상기 주기 확장 초기화 신호(sttz) 및 상기 제5 인버터(760)의 출력 신호를 입력받아 NAND 연산을 수행하는 역할을 한다.
또한, 제6 인버터(780)는, 제2 인버터(720)의 출력 신호의 제어에 따라 제3 NAND 게이트(770)의 출력 신호를 반전한 후 제3 NAND 게이트(770)로 출력 신호(q1, q2, q3)로서 출력하는 역할을 한다.
한편, 제7 인버터(790)는, 상기 제3 NAND 게이트(770)의 출력 신호를 반전한 후, 반전 신호로서 상기 제3 인버터(730)로 출력하는 역할을 한다.
도 8은 본 발명의 일 실시예에 의한 ＤＬＬ 제어 장치 내에 장착된 상기 복수개의 하향 에지형 주파수 조정부(640)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
제8 인버터(810)는, 상기 제어 클럭 신호(ctrl_clk)를 반전하는 역할을 한다.
또한, 제9 인버터(820)는, 상기 제8 인버터(810)의 출력 신호를 반전하는 역할을 한다.
한편, 제10 인버터(830)는, 상기 제8 인버터(810)의 출력 신호에 제어에 따라 반전 동작을 수행하는 역할을 한다.
또한, 제4 NAND 게이트(840)는, 상기 주기 확장 초기화 신호(sttz) 및 상기 제10 인버터(830)의 출력 신호를 입력받아 NAND 연산을 수행하는 역할을 한다.
한편, 제11 인버터(850)는, 상기 제9 인버터(820)의 출력 신호의 제어에 따라 상기 제4 NAND 게이트(840)의 출력 신호를 반전한 후, 상기 제4 NAND 게이트(840)로 출력하는 역할을 한다.
또한, 제12 인버터(860)는, 상기 제9 인버터(820)의 출력 신호의 제어에 따라 상기 제4 NAND 게이트(840)의 출력 신호를 반전하는 역할을 한다.
한편, 제5 NAND 게이트(870)는, 상기 주기 확장 초기화 신호(sttz) 및 상기 제12 인버터(860)의 출력 신호를 입력받아 NAND 연산을 수행하는 역할을 한다.
또한, 제13 인버터(880)는, 상기 제8 인버터(810)의 출력 신호의 제어에 따라 상기 제5 NAND 게이트(870)의 출력 신호를 반전한 후 상기 제5 NAND 게이트(870)로 출력 신호(q4)로서 출력하는 역할을 한다.
도 9는 본 발명의 일 실시예에 의한 ＤＬＬ 제어 장치의 동작을 나타낸 타이밍도로서, 이에 관하여 설명하면 다음과 같다.
먼저, dll 구동부(610)에서 복수개의 외부 입력 신호(dis_dll, dll_reset, pwrup, srefd)를 입력받아 논리 연산 과정을 수행하고, 그 결과 신호로서 파워 업신호(pc_pwrup) 및 주기 확장 초기화 신호(sttz)를 생성하게 된다. 이 때, 주기 확장 초기화 신호(sttz)는 직접 신호 래치부(650)로 입력되거나, 복수개의 상향 에지형 주파수 조정부(621~623) 및 리셋 시간 조정부(630)로 입력된다. 이후에, 신호 래치부(650)의 래치 회로를 통하여 내부 클럭 신호(dvd_clk) 및 리셋 신호(reset_udc)를 생성하게 된다. 여기서, 복수개의 상향 에지형 주파수 조정부(621~623)로부터 출력된 반전 신호를 입력받는 제1 NAND 게이트(631) 등은 선택적인 구성요소로서, 제1 스위치(632)가 쇼트되고 제2 스위치(633)가 오픈일 때는, dll 인에이블 신호(dll_en)가 외부 입력 신호(dis_dll)의 제2 논리 단계(High)에서 제1 논리 단계(Low)로의 인에이블 직후, 대략 6.5 클럭(리셋 시간)의 딜레이 후 인에이블된다. 한편, 제1 스위치(632)가 오픈이고 제2 스위치(633)가 쇼트일 때는, dll 인에이블 신호(dll_en)가 외부 입력 신호(dis_dll)의 제2 논리 단계(High)에서 제1 논리 단계(Low)로의 인에이블 직후, 대략 8.5 클럭(리셋 시간)의 딜레이 후 인에이블된다. 즉, 리셋 시간 조정부(630)에 의해 리셋 타임이 조절된다.
또한, 외부 입력 신호(dis_dll)가 제2 논리 단계(High)에서 제1 논리 단계(Low)로 인에이블될 때, dll 인에이블 신호(dll_en)는 하향 에지형 주파수 조정부(640)의 출력 신호(q4)가 제2 논리 단계(High)에서 제1 논리 단계(Low)로 인에이블되는 시점에서 제1 논리 단계(low)에서 제2 논리 단계(High)로 인에이블된다. 이는 외부 입력 신호(dis_dll)가 활성화되고 난 후 6.5 클럭의 리셋 시간 후 dll 인에이블 신호(dll_en)가 활성화되는 것이며, 이러한 동작은 dll 구동부(610)를 거쳐 나온 주기 확장 초기화 신호(sttz)가 외부 입력 신호(dis_dll)의 인에이블 되는시점에서 인에이블되어 제어 클럭 신호(ctrl_clk)와 함께 상향 에지형 주파수 조정부(621)에 입력되어 도 9에 도시된 바와 같이 지연된 주파수를 갖는 복수개의 신호(q1, q2, q3)가 생성된다. 여기서, 최종적으로 제3 상향 에지형 주파수 조정부(623)의 출력 신호(q3)와 제어 클럭 신호(ctrl_clk)가 하향 에지형 주파수 조정부(640)에 입력되어 출력 신호(q4)를 생성하게 된다. 이러한 하향 에지형 주파수 조정부(640)의 출력 신호(q4)에 의해서 dll 인에이블 신호(dll_en)가 인에이블 되는 클럭(g)이 제어 클럭 신호(ctrl_clk)의 하향 클럭(e)을 받아, 그 클럭(f)과 dll 인에이블 신호(dll_en)의 제2 논리 단계(High) 값의 AND 연산에 의하여 내부 클럭 신호(dvd_clk)의 출력 파형(h)이 생성된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은 dll 인에이블 신호(dll_en)가 인에이블되는 클럭이 충분한 딜레이 후의 제어 클럭 신호(ctrl_clk)의 하향 에지를 받아 이 클럭 신호와 dll 인에이블 신호(dll_en)에 의해 완전한 내부 클럭 신호(dvd_clk)의 파형이 생성될 수 있도록 함으로써, DLL 회로의 오동작을 방지하는 장점이 있다.

Claims (4)

  1. 복수개의 외부 입력 신호를 입력받아 논리 연산 과정을 수행하고, 그 결과 신호로서 파워 업 신호 및 주기 확장 초기화 신호를 생성하는 dll 구동부;
    최초에 제어 클럭 신호를 입력받아 순차적으로 신호를 생성/출력하도록 연결되어, 입력된 클럭 신호의 주파수를 상기 주기 확장 초기화 신호의 활성화에 따라 감소시킨 후 감소된 신호 및 그 반전 신호를 출력하는 복수개의 상향 에지형 주파수 조정부;
    스위칭 동작에 의하여 상기 복수개의 상향 에지형 주파수 조정부의 최종 출력 신호를 그대로 도통시키거나 상기 최종 출력 신호를 참조하여 지연된 신호를 출력하는 리셋 시간 조정부;
    상기 dll 구동부로부터의 상기 주기 확장 초기화 신호 및 상기 제어 클럭 신호를 참조하여 상기 리셋 시간 조정부의 출력 신호를 지연시켜 출력하는 하향 에지형 주파수 조정부; 및
    상기 주기 확장 초기화 신호에 의해 활성화되고, 상기 하향 에지형 주파수 조정부의 출력 신호를 래치하며, 래치된 신호를 참조하여 상기 제어 클럭 신호에 의해 내부 클럭 신호를 생성하고, 래치된 신호를 지연시켜 리셋 신호로서 출력하는 신호 래치부
    를 포함하는 것을 특징으로 하는 ＤＬＬ 제어 장치.
  2. 제1항에 있어서, 상기 리셋 시간 조정부는,
    상기 복수개의 상향 에지형 주파수 조정부로부터 각각 반전 신호를 입력받아 NAND 연산하는 제1 NAND 게이트;
    스위칭 동작을 통하여 상기 상향 에지형 주파수 조정부의 최종 출력 신호를 도통/차단시키는 제1 스위치; 및
    스위칭 동작을 통하여 상기 제1 NAND 게이트의 출력 신호를 도통/차단시키는 제2 스위치
    를 포함하는 것을 특징으로 하는 ＤＬＬ 제어 장치.
  3. 제1항에 있어서,
    상기 복수개의 상향 에지형 주파수 조정부는, 주파수 감소를 위하여 피드백되는 반전 신호를 상기 리셋 시간 조정부로 출력하는
    것을 특징으로 하는 ＤＬＬ 제어 장치.
  4. 제1항에 있어서,
    상기 하향 에지형 주파수 조정부는, 주파수 유지를 위하여 신호를 피드백시키지 않고 상기 신호 래치부로 출력하는
    것을 특징으로 하는 ＤＬＬ 제어 장치.
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