KR20070036547A

KR20070036547A - 지연고정루프회로

Info

Publication number: KR20070036547A
Application number: KR1020050117122A
Authority: KR
Inventors: 최훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-09-29
Filing date: 2005-12-02
Publication date: 2007-04-03
Also published as: CN100545942C; TWI308345B; CN1941177A; KR100733465B1; TW200713329A

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 Synchronous DRAM의 지연고정루프(DLL : Delay Locked Loop)회로에 관한 것이며, 더 자세히는 반도체의 저전력(Low Power)동작을 위한 파워다운모드(Power Down Mode) 동작시 안정적인 지연고정루프(DLL)회로의 동작을 위한 회로에 관한 것이다. 본 발명은 파워다운모드 탈출시 발생할 수 있는 지연고정루프(DLL)회로의 위상 잠금 실패(DLL Locking fail)를 방지하기 위한 회로이다. 본 발명에서는 파워다운모드 탈출 후 내부클럭신호와 데이터출력단에서 출력되는 피드백신호의 위상을 비교하여 갱신(Phase Update)을 할 수 있는 시간이 짧을 경우, 상기 내부클럭신호와 피드백신호를 동기화해서 정상적인 데이터 송수신 어렵게 되는 것을 방지하기 위하여 파워다운모드 진입을 알려주는 제어신호의 클럭 에지를 감지하고 그 신호를 지연시킨 신호로 DLL의 클럭버퍼를 온/오프 구동한다.

DLL, 에지 딜레이, 파워다운모드, 위상 업데이트, 락킹 페일

Description

지연고정루프회로{DELAY LOCKED LOOP CIRCUIT}

도 1은 일반적인 지연고정루프회로의 기본동작을 설명하기 위하여 도시한 개념도.

도 2는 종래기술에 따른 지연고정루프회로의 구성을 설명하기 위한 블럭 구성도.

도 3은 도 2에 도시된 지연고정루프회로의 동작을 설명하기 위하여 도시한 타이밍 다이어그램(Timing diagram).

도 4는 본 발명의 지연고정루프회로의 구성을 설명하기 위한 블럭 구성도.

도 5는 본 발명의 파워다운제어부(Power down control) 및 클럭버퍼부(Clock buffer)의 구조를 함께 도시한 회로도.

도 6은 본 발명의 클럭에지지연부(clock edge delay)의 실시 예를 설명하기 위하여 도시한 회로도.

도 7은 도 4에 도시된 본 발명에 따른 지연고정루프회로의 동작을 설명하기 위하여 도시한 타이밍 다이어그램.

도 8a 및 도 8b는 도 2에 도시된 종래기술에 따른 지연고정루프회로를 적용한 시뮬레이션(Simulation).

도 9a 및 도 9b는 도 4에 도시된 본 발명에 따른 지연고정루프회로를 적용한 시뮬레이션(Simulation).

* 도면의 주요부분에 대한 부호의 설명

100 : 지연고정루프 120 : 클럭버퍼부

130 : 지연라인 140 : 더미지연라인

150 : 지연제어부 160 : 지연복제모델부

170 : 위상비교부 200 : 제어수단

220 : 파워다운제어부 240 : 클럭에지딜레이부

300 : 출력버퍼

본 발명은 반도체 설계 기술에 관한 것으로, 특히 Synchronous DRAM의 지연고정루프(DLL : Delay Locked Loop)회로에 관한 것이며, 더 자세히는 반도체의 저전력(Low Power)동작을 위한 파워다운모드(Power Down Mode)동작시 안정적인 동작을 수행하는 지연고정루프(DLL)회로에 관한 것이다.

DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(Controller)와 같은 외부 장치로부터 입력되는 외부클럭신호에 동기되어 고정된 내부클럭신호를 이용하여 외부의 장치들과 데이터의 전 송을 수행한다. 이는 메모리와 메모리 컨트롤러간의 안정적인 데이터 전송을 위해서는 기준클럭신호와 데이터간의 시간적 동기가 매우 중요하기 때문이다. 즉, 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 각 구성요소 들에서의 클럭으로부터 데이터가 버스에 실리는 시간을 역보상하여 데이터를 클럭의 에지(Edge), 혹은 중심(center)에 정확하게 위치시켜야만 하기 때문이다. 이러한 역활을 수행하는 클럭 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프(DLL)회로가 있으며, 외부클럭신호의 주파수와 내부클럭신호의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 위상고정루프(PLL)를 주로 사용한다. 그리고, 외부클럭신호와 내부클럭신호의 주파수가 동일한 경우에는 대부분 지연고정루프(DLL)를 사용한다. 지연고정루프(DLL)회로는 출력되는 클럭신호가 반도체 메모리 장치 내부의 데이터 출력단까지 전달되는 과정에서 발생하는 클럭 지연성분을 보상하여 내부클럭신호를 생성함으로써 최종데이터 입출력에 사용되는 클럭신호를 외부클럭신호에 동기되게 한다. 지연고정루프회로는 위상고정루프회로에 비해 잡음이 적고, 작은 면적으로 구현할 수 있는 장점이 있어 반도체 메모리 장치에서는 동기회로로서 지연고정루프회로를 사용하는 것이 일반적이다. 그 중에서도 가장 최근의 기술로는 고정 지연 값을 저장할 수 있는 레지스터를 구비하여 전원차단시, 레지스터에 고정 지연 값을 저장하였다가 다시 전원이 인가되면 레지스터에 저장되어 있던 고정 지연 값을 로딩하여 클럭 고정에 사용함으로써 최초 클럭 고정에 소요되는 시간을 줄일 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)회로가 가장 널리 사용되고 있다.

도 1은 일반적인 지연고정루프(DLL)회로의 기본동작을 설명하기 위하여 도시한 개념도이다. 지연고정루프의 기능은 외부에서 입력되는 클럭(Clock)신호를 받아 DRAM 내부 클럭신호가 지연(Delay)되는 양만큼을 보정하여, DRAM 출력신호가 외부 클럭과 동위상을 가지게 하는 장치이다. 외부 클럭과 DRAM 출력이 동위상을 가질 때, DATA를 오류 없이 칩셋(Chipset)에 전달할 수 있다.

도 2는 종래기술에 따른 지연고정루프(DLL)회로의 구성을 설명하기 위하여 도시한 회로도이다.(도 2는 레지스터 제어 지연고정루프(Register Controlled DLL)회로를 바탕으로 하고 있다.) 도 2에 보인 것처럼, 지연고정루프회로는 크게 클럭버퍼부(Clock buffer, 10), 파워다운모드제어부(Power Down Control, 20), 위상비교부(Phase Comparator, 30), 지연제어부(Delay Controller, 40), 위상지연부(Delay Line, 50) , 더미위상지연부(Dummy Delay Line, 60), 지연복제모델부(Delay Replica Model, 70)로 구성된다. 지연고정루프(DLL)의 출력(clk_dll)은 클럭신호라인(Clock Signal Line, 80)을 거쳐 출력버퍼(Output Buffer, 90)의 데이터 출력 타이밍을 제어한다.

클럭버퍼부(10)는 외부클럭(clk,clkb)을 입력받아 버퍼링하여 내부클럭신호(ref_clk)를 생성하는 장치이다.

파워다운모드제어부(20)는 DRAM의 파워다운모드시 클럭버퍼부(10) 를 오프(off) 시키는 장치이다. DRAM의 절전(Low Power)동작을 위해 DRAM의 읽기 (Read)/쓰기(Write) 동작이 없을 때, 클럭인에이블신호(CKE)의 로우레벨(Low)에 의해 파워다운모드(Power Down Mode)에 들어가게 된다. 이때의 클럭버퍼부(10)는 내부클럭신 호를 생성하지 않음으로써 지연고정루프의 현재상태 저장(Current Saving)을 위해 전원을 오프(Off)한다.

위상비교부(30)는 지연고정루프회로의 입력클럭과 출력클럭의 위상을 비교하여 두 클럭의 위상 차를 검출하는 장치이다. 보통의 경우 지연고정루프회로의 전력소모를 줄이기 위해 외부에서 들어오는 클럭을 분주기를 통해 주파수를 낮추어서 비교하게 된다. 제시된 도면에서는 분주기를 생략하고 클럭버퍼부(10)를 지난 내부클럭신호(ref_clk)와 지연고정루프회로의 내부 회로를 거처 피드백(feedback)된 피드백신호(Feedback Clock)의 위상을 비교하는 것을 도시하였다. 이 비교의 결과를 바탕으로 지연제어부(40)를 제어하게 된다.

지연제어부(40)는 위상지연부(50)의 입력 경로(path)를 정해 줄 수 있는 논리(Logic)와 경로의 방향을 바꾸어주는 양방향 쉬프트 레지스터(Bidirectional Shi ft Register)로 구성되어있다. 쉬프트 레지스터는 4개의 입력 신호(Signal)을 받아 쉬프팅(Shifting) 동작을 하게 되며, 초기 입력 조건(Initial Input Condition)은 양끝을 잡아주어 초기의 최대/최소 지연(Initially Max/ Min Delay)를 가지게 할 수 있다. 쉬프트 레지스터에 입력되는 신호는 오른쪽 쉬프트(Shifting Right) 2개 왼쪽 쉬프트(Shifting Left) 2개로 구성되어 있으며, 쉬프팅 동작을 위해서는 2개의 신호가 서로 겹치지(Overlap) 않게 하이레벨(High)인 구간을 가지면 된다.

위상지연부(50)은 외부에서 들어온 클럭의 위상을 지연시키는 회로다. 이때 위상 지연 정도는 위상비교부(30)를 통해 결정되며, 지연제어부(40)에 의해 제어를 받아 위상 지연을 결정하는 지연경로(Delay Path)를 결정하게 된다. 위상지연부 (50)는 NAND와 NAND로 연결되어있는 다수의 유닛 지연 셀(Unit Delay Cell)에 의해 구성되어 있다. 각각의 유닛 지연 셀의 입력은 쉬프트 레지스터와 1대1로 연결되어 있으며, 쉬프트 레지스터 출력단의 값이 하이레벨이 되는 곳이 클럭버퍼부를 지난 클럭이 들어오는 경로로 결정된다. 위상지연부(50)는 상승에지클럭(Rising Clock)용과 하강에지클럭(Falling Clock)용이 존재한다. 이는 상승에지와 하강에지를 동일하게 처리하여 어느 한쪽 방향의 왜곡을 따라가는 것(Duty Ratio Distortion)을 최대한 억제하기 위함이다.

더미위상지연부(60)는 위상비교기에 들어가는 피드백(Feedback)신호를 위한 지연라인이다. 구성은 위상지연부(50)과 동일하다.

지연복제모델부(70)는 칩 외부의 클럭이 들어와 위상지연부(50) 전까지, 그리고 위상지연부(50)의 출력클럭이 칩 외부까지 나갈 때까지의 지연 요소들을 모델링(Mo deling)해 놓은 것이다. 정확한 지연 요소들은 지연고정라인회로가 가지는 성능 중의 왜곡 값을 결정하게 되며, 지연복제모델부(70)는 기본회로를 줄이거나(Shrink), 간략화(Simplify)하거나, 그대로 이용하는 방법이 있다. 실제로 지연복제모델부(70)는 클럭버퍼와 지연고정루프 클럭 드라이버, R/F분할기(Div ider), 출력버퍼(Output Buffer)를 그대로 모델링 해 놓는다.

클럭신호라인(80)은 지연고정루프(DLL)의 출력(clk_dll)이 출력버퍼(90)까지 전달되는 경로이다.

출력버퍼(90)는 메모리 코어(Core)에서 데이터를 받아 지연고정루프(DLL)의 클럭에 동기 되어 데이터출력패드로 데이터를 출력하는 장치이다.

도 3은 도 2에 도시된 지연고정루프회로의 동작을 설명하기 위하여 도시한 타이밍 다이어그램(Timing diagram)이다. 파워다운모드로 진입(Entry)할 때 클럭인에이블신호(CKE)는 로직'하이'레벨(High)에서 로직'로우'레벨(Low)로 천이(Transition)한다. 이때 지연고정루프회로 현재상태저장(Current Saving)을 위해 위상을 갱신(Phase Update)하는 동작을 멈추고 이전의 락킹(Locking)된 정보를 기억하고 동결(Frozen)상태로 들어간다. 여기서 위상 갱신(Phase Update)이란 지연고정루프회로의 피드백 클럭(Feedback Clock)이 결정되어야 할 내부클럭신호(Reference Clock)와 위상차이를 비교하여 계속 추적(Tracking)한다는 의미이며, 동결상태란 이전에 락킹된 정보를 기억하고 위상을 갱신하지 않는 것을 말한다. 파워다운모드에 머무를 수 있는 시간은 최소 3클럭 ~ 최대 7.8us 까지의 시간을 가진다. 클럭인에이블신호(CKE)의 주기가 도 3과 같이 짧은 주기를 가지고 빈번한 파워다운모드 진입,종료를 반복할 때 다음과 같은 문제가 발생하게 된다.

첫째, 내부클럭신호와 피드백신호 간의 위상비교가 로직'로우'상태(Low), 로직'하이'상태 (High), 로직'하이'상태(High)의 결과를 내면 지연고정루프회로의 로우패스필터(Low Pass Filter)에 의해 위상비교를 할 수 없게 된다. 그러므로 위상갱신이 필요한 파워다운모드 종료상황에서 위상 비교가 되지 못하므로 피드백신호가 내부클럭신호를 더 이상 따라갈 수 없다. 참고로 로우패스필터는 지연고정루프의 위상 검파기(Phase Detector)의 오동작을 막기 위해 3번의 결과가 동일할 때만 위상갱신이 가능하도록 설계되었다.

둘째, 클럭인에이블 신호의 하이레벨(High)구간이 짧을 경우 내부클럭신호와 피드백신호 간의 충분한 비교시간을 가질 수 없게 된다. 이는 지연고정루프회로의 구조가 폐쇄루프(Close Loop)로 구성되어 있기 때문에 가지는 어쩔 수 없는 비동기적인(asynchronous) 지연 값이다. 충분한 위상비교의 시간의 없는 상태, 다시 말하면 위상비교를 하는 순간의 내부클럭신호가 토글링(Toggling) 하지 않으므로 위상 검파기의 결과는 항상 지연라인의 지연을 줄이라는 오동작을 하게 된다.

이러한 두 가지 이유로 인해 지연고정루프 클럭의 결정된 정보가 깨지게 된다. 잘못된 락킹정보를 가지고 있는 지연고정루프의 출력 클럭(Output Clock)를 가지고 뱅크 액티브(Bank Active) 시킨 후 읽기(READ) 동작을 하게 되면 DRAM출력이 외부 클럭과의 위상이 틀어져 정상적인 데이터의 송수신이 어렵게 된다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 파워다운모드 종료 후 위상 갱신시간이 짧을 경우에도, 즉 짧은 주기를 가지고 빈번한 파워다운모드의 진입 및 탈출이 반복되는 경우에도 정확한 위상 갱신을 수행할 수 있는 반도체 메모리 소자의 지연고정루프(DLL)장치 및 방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 노말모드(Normal Mode)와 저전력 소모(Low Power)를 위한 파워다운모드(Power down mode)를 갖는 동기식(Synchronous) 메모리 장치에 있어서, 상기 파워다운모드에서 위상 갱신(Phase Update)을 수행하지 않고, 상기 파워다운모드 탈출시(Power down mode exit)에 동결된 락킹(Locking) 정보를 갖는 DLL클럭을 생성하는 지연고정루프(DLL : Delay Locked Loop); 및 상기 노말모드에서 위상 갱신 시간의 마진을 얻기 위하여 상기 파워다운모드 진입시점의 일정시간 후에 상기 지연고정루프의 위상 갱신 동작을 오프(off)시키는 제어수단을 포함하는 동기식 메모리 장치가 제공된다.

상기의 기술적 과제를 달성하기 위한 본 발명의 타 측면에 따르면, 클럭인에이블신호(CKE)에 응답하여 파워다운모드에 진입(Entry)하거나 탈출(Exit)하는 것을 결정하는 제1제어신호(Clkbuff_enb)를 생성하는 파워다운모드 제어부(PDN_ctrl); 상기 제1제어신호를 입력받아 파워다운모드 진입시에 해당하는 상기 제1제어신호의 클럭에지(Clock Edge)를 지연시켜 제2제어신호(clkbuff_enb_delay)로서 출력하는 클럭에지지연부(Edge delay); 상기 제2제어신호에 응답해서 외부클럭신호(clk,clkb)를 입력받아 버퍼링(buffering)하여 내부클럭신호(ref_clk)로서 출력하는 클럭버퍼부(Clock buffer); 및 상기 내부클럭신호의 위상갱신을 수행하는 위상갱신부를 포함하는 지연고정루프회로가 제공된다.

본 발명에서는 파워다운모드 탈출 후 상기 내부클럭신호와 데이터출력단에서 출력되는 피드백신호의 위상을 비교하여 갱신(Phase Update)을 할 수 있는 시간이 짧을경우, 위상을 비교하여 갱신할 수 있는 시간을 늘려줌으로써 상기 내부클럭신호와 상기 피드백신호를 동기화해서 정상적인 데이터 송수신이 어렵게 되는 것을 방지할 수 있다. 이를 위해서는 파워다운모드 진입시 출력되는 제어신호 클럭의 에 지신호를 감지하고 그 신호를 지연시키는 구조가 필요한바, 여기에 클럭에지지연부를 이용할 수 있다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 소개하기로 한다.

도 4는 본 발명의 지연고정루프회로의 구성을 설명하기 위한 블럭 구성도이다.

도 4를 참조하면, 본 발명의 실시예에 따른 지연고정루프(DLL)회로는 노말모드(Normal Mode)와 저전력 소모(Low Power)를 위한 파워다운모드(Power down mode)를 갖는 동기식(Synchronous) 메모리 장치에 있어서, 상기 파워다운모드에서 위상 갱신(Phase Update)을 수행하지 않고, 상기 파워다운모드 탈출시(Power down mode exit)에 동결된 락킹(Locking) 정보를 갖는 DLL클럭을 생성하는 지연고정루프(DLL : Delay Locked Loop, 100)와, 상기 노말모드에서 위상 갱신 시간의 마진을 얻기 위하여 상기 파워다운모드 진입시점의 일정시간 후에 상기 지연고정루프의 위상 갱신 동작을 오프(off)시키는 제어수단(200)을 구비한다.

더 구체적으로 제어수단(200)은 클럭인에이블신호(CKE)에 응답하여 파워다운모드에 진입(Entry)하거나 탈출(Exit)하는 것을 결정하는 제1제어신호(Clkbuff_enb)를 생성하는 파워다운모드 제어부(PDN_ctrl, 220), 상기 제1제어신호를 입력받아 파워다운모드 진입시에 해당하는 상기 제1제어신호의 클럭에지(Clock Edge)를 지연시켜 제2제어신호(clkbuff_enb_delay)로서 출력하는 클럭에지지연부(Edge delay, 240)로 구성된다.

또한 지연고정루프(100)은 상기 제2제어신호에 응답해서 외부클럭신호(clk,clkb)를 입력받아 버퍼링(buffering)하여 내부클럭신호(ref_clk)로서 출력하는 클럭버퍼부(Clock buffer, 120)와, 상기 내부클럭신호의 위상갱신을 수행하는 위상갱신부(130,140,150,160,170)로 구성된다.

DLL의 출력(clk_dll)은 클럭신호라인(clock signal line)을 거쳐 출력버퍼(Output buffer, 300)의 데이터 출력 타이밍을 제어한다.

도 5는 본 발명의 파워다운제어부(Power down control) 및 클럭버퍼부(Clock buffer)의 구조를 함께 도시한 회로도이다.

도 5를 참조하면, 파워다운모드 제어부(PDN_ctrl, 220)는, 상기 클럭인에이블신호(CKE)를 반전시키는 제1인버터(INV1)와, 상기 파워다운모드시 상기 클럭인에이블신호와 반대의 위상을 갖는 아이들 (idle)신호와 상기 제1인버터(INV1)의 출력신호를 입력받는 낸드게이트(NAND1)와, 상기 낸드게이트(NAND1)의 출력을 반전시켜 상기 제1제어신호(Clkbuff_enb)를 출력하는 제2인버터(INV2)를 구비한다.

클럭버퍼부(Clock buffer, 120)는, 상기 외부클럭신호(Clk)와 상기 외부클럭신호의 반전신호(Clkb)를 입력받아 비교 및 증폭하는 차동증폭기(122)와, 상기 제2제어신호(Clkbuff_enb_delay)에 응답하여 상기 차동증폭기(122)의 출력을 상기 내부클럭신호(ref_clk)로서 전달하는 출력부(124)를 구비한다.

상기 클럭버퍼부(120)의 구성요소 중 상기 차동증폭기(122)는 인에이블신호(enable)에 응답하여 차동증폭기(122)의 동작을 제어하는 인에이블 NMOS(N1)와, 외부클럭신호(CLOCK)와 외부클럭신호의 반전신호(CLOCK_bar)에 응답하여 차동증폭기 (310)의 출력 값(tmp_clk)을 제어하는 입력 NMOS(N2 & N3)와, 전원전압단(V_DD)과 차동증폭기의 출력(tmp_clk)에 연결되어 상기 입력 NMOS(N2 & N3)에 응답하여 차동증폭기의 출력신호(tmp_clk)를 결정하는 출력 PMOS(P1 & P2)를 구비한다.

상기 출력부(124)는, 상기 제2제어신호(clkbuff_enb_delay)를 입력받아 반전된 제2제어신호(clkbuff_enb_delay bar)를 출력하는 제1인버터(INV3)와, 상기 차동증폭기의 출력(tmp_clk)을 입력받아 반전된 차동증폭기 출력신호(tmp_clk bar)를 출력하는 제2인버터(INV4)와, 상기 차동증폭기의 출력(tmp_clk)과 제2인버터의 출력(tmp_clk_bar)에 응답하여 상기 반전된 제2제어신호(clkbuff_enb_delay_bar)를 출력하는 것을 결정하는 전달게이트(pass1)와, 상기 차동증폭기의 출력신호(tmp_clk)를 입력받아 반전하고 일정시간 지연된 신호를 출력하는 직렬연결된 복수의 제3인버터(INV5, INV6, INV7)와, 상기 반전된 제2제어신호(clkbuff_enb_delay_bar)와 상기 제3인버터의 출력신호(tmp_clk_delay)를 부정논리곱하여 내부클럭신호(ref_clk)를 출력하는 낸드게이트(NAND2)를 구비한다.

도 6은 본 발명의 클럭에지지연부(clock edge delay)의 실시 예를 설명하기 위하여 도시한 회로도이다.

도 6을 참조하면, 클럭에지지연부(edge delay block, 240)는, 상기 제1제어신호(Clkbuff_enb)와 동위상을 갖고 일정하게 지연된 신호를 출력하는 신호지연부(242) 및 상기 신호지연부(242)의 출력신호와 상기 제1제어신호(Clkbuff_enb)를 입력받아 상기 제2제어신호(Clkbuff_enb_delay)를 출력하는 논리부(244)를 구비한다.

상기 클럭에지지연부(240)의 구성요소 중 상기 신호지연부(242)는, 직렬연결된 복수의 제1인버터(INV8, INV9, INV10, INV11)와, 각각의 상기 인버터 사이에 연결된 복수의 캐패시터(C1, C2, C3, C4)를 구비한다.

상기 논리부(244)는, 상기 신호지연부(242)로부터 출력신호와 상기 제1제어신호(Clkbuff_enb)를 입력받는 낸드게이트(NAND3)와, 상기 낸드게이트(NAND3)의 출력을 반전시켜 상기 제2제어신호(Clkbuff_enb_delay)를 출력하는 제2인버터(INV12)를 구비한다.

도 5와 도 6을 참조하여 신호의 흐름을 설명하면, 파워다운모드(Power down mode)진입시 파워다운모드 제어부(PDN_ctrl, 220)에 의해 현 상태를 나타내주는 플래그(flag)신호인 제1제어신호(clkbuff_enb)가 'H'로 천이(transition)하게 된다. 이 플래그 신호를 받아 클럭에지지연부(edge delay block, 240)는 플래그 신호의 상승에지(riging edge)를 지연(delay)시킨다. 이때, 제1제어신호(Clkbuff_enb)가 지연되는 만큼 DLL의 위상을 갱신(DLL phase update)할 수 있는 시간을 벌 수 있게 된다.

제2제어신호(Clkbuff_enb_delay)가 클럭버퍼부(clock buffer)에 입력되어 클럭버퍼부의 출력인 내부클럭신호(ref_clk)를 제1레벨(High)에서 제2레벨(Low)로 천이시키게 되어 파워다운모드 동작을 수행하게 된다.

파워다운모드탈출시 파워다운모드 제어부(PDN_ctrl)의 출력은 제2레벨 값을 나타내게 되고, 클럭에지지연부를 통과하면서 빠른 시간안에 클럭버퍼부를 활성화(enable)시킨다. 이때 제1제어신호(Clkbuff_enb)가 제2레벨로 천이할 때는 빠른 클 럭버퍼부(120)의 활성화를 위해 클럭에지지연부(240)는 플래그신호의 상승에지만을 지연시키도록 설계되었다. 만약, 플래그신호의 위상이 반대라면 제1제어신호의 하강에지만을 지연시키는 블럭으로 설계되어야 한다.

도 7은 도 4에 도시된 본 발명에 따른 지연고정루프회로의 동작을 설명하기 위하여 도시한 타이밍 다이어그램이다.

도 7을 참조하여, 클럭인에이블신호의 제1레벨, 즉 파워다운모드를 탈출한다음, 3클럭(3clk, min.spec)유지 후 다시 파워다운모드에 진입하는 패턴이 반복될 때, 제1제어신호의 상승에지를 지연시켜 충분한 위상 갱신(Phase update)시간을 벌어준다. 그러므로, 위상 갱신(Phase update)을 하는데 필요한 시간이 충분하므로 다시 말하면 피드백신호(feedback)는 내부클럭신호(ref_clk)에 대비해서 틀어진 정도를 정확하게 감지하고 내부클럭신호(ref_clk)를 추적(tracking)하게 된다. 또한 파워다운 상태의 현재상태 저장을 위해 오랜시간 파워다운모드에 진입(entry)할 때는 제1제어신호(Clkbuff_enb)가 제1레벨을 유지하게 되어 저전력(Low power) 동작도 가능하다.

도 8a 및 도8b는 도 2에 도시된 종래기술에 따른 지연고정루프회로를 적용한 시뮬레이션(Simulation)이다.

도 8a를 참조하여, 도 8a는 초기 락킹(Locking)을 완료한 후 액티브(Active) 상태에서 읽기(Read) 동작을 수행한 결과를 나타낸다. UDQS(DRAM의 스트로브 출력신호)의 결과 외부클럭신호대비 110ps 스큐(skew) 값을 가진다.

도 8b를 참조하여, 도 8b는 클럭인에이블신호가 짧은 주기를 갖고 빈번한 파 워다운모드 동작을 3us동안 반복 후 다시 액티브(Active) 상태에서 읽기(Read) 동작을 수행한 결과를 나타낸다. UDQS(DRAM의 스트로브 출력신호)의 결과 외부클럭신호대비 700ps 정도 틀어져 있음을 알 수 있다.

도 9a 및 도9b는 도 4에 도시된 본 발명에 따른 지연고정루프회로를 적용한 시뮬레이션(Simulation)이다.

도 9a 및 도 9b를 참조하여, 도 9a와 9b는 도 8a 및 도 8b와 각각 동일한 패턴을 가지고 본 발명의 회로에 적용한 결과를 나타낸다. 도 8a와 같이 실험한 도 9a의 파워다운 진입 전 UDQS(DRAM의 스트로브 출력신호)신호는 103ps의 오차를 갖고, 도 8b와 같이 실험한 도 9b의 3us후에 다시 액티브(Active) 상태에서 읽기(Read) 동작을 수행한 결과 UDQS의 신호는 외부클럭신호 대비 105ps의 오차를 가짐을 확인하였다.

이상의 설명에서 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

본 발명의 기술을 적용하므로써, 파워다운모드 탈출 후 짧은 시간을 가지고 위상을 갱신하는 작업을 진행 후 다시 파워다운모드로 진입하는 패턴이 반복될 때, 가지는 위상 갱신하는 작업의 동작 오류를 사전에 차단하여 지연고정루프회로에 관련된 실패를 방지하여 보다 안정적인 동작을 가능케 한다.

Claims

노말모드와 저전력 소모를 위한 파워다운모드를 갖는 동기식 메모리 장치에 있어서,

상기 파워다운모드에서 위상 갱신을 수행하지 않고, 상기 파워다운모드 탈출시에 동결된 락킹 정보를 갖는 DLL클럭을 생성하는 지연고정루프; 및

상기 노말모드에서 위상 갱신 시간의 마진을 얻기 위하여 상기 파워다운모드 진입시점의 일정시간 후에 상기 지연고정루프의 위상 갱신 동작을 오프(off)시키는 제어수단

을 포함하는 동기식 메모리 장치.
제1항에 있어서,

상기 지연고정루프는 외부클럭을 버퍼링하여 내부클럭을 생성하는 클럭버퍼를 구비하여, 상기 내부클럭에 근거하여 위상 갱신을 수행하는 것을 특징으로 하는 동기식 메모리 장치.
제2항에 있어서,

상기 제어수단은 상기 클럭버퍼의 구동을 온/오프 제어하는 것을 특징으로 하는 것을 포함하는 동기식 메모리 장치.
클럭인에이블신호에 응답하여 파워다운모드에 진입하거나 탈출하는 것을 결정하는 제1제어신호를 생성하는 파워다운모드 제어부;

상기 제1제어신호를 입력받아 파워다운모드 진입시에 해당하는 상기 제1제어신호의 클럭에지를 지연시켜 제2제어신호로서 출력하는 클럭에지지연부;

상기 제2제어신호에 응답해서 외부클럭신호를 입력받아 버퍼링하여 내부클럭신호로서 출력하는 클럭버퍼부; 및

상기 내부클럭신호의 위상갱신을 수행하는 위상갱신부

를 포함하는 지연고정루프회로.
제4항에 있어서,

상기 클럭에지지연부는,

파워다운모드 탈출시에 해당하는 상기 제1제어신호의 클럭에지를 지연 없이 상기 제2제어신호로서 출력하는 것을 특징으로 하는 지연고정루프회로.
제4항 또는 제5항에 있어서,

상기 클럭에지지연부는,

상기 제1제어신호와 동위상을 갖고 일정하게 지연된 신호를 출력하는 신호지연부; 및

상기 신호지연부의 출력신호와 상기 제1제어신호를 입력받아 상기 제2제어신호를 출력하는 논리부

를 포함하는 것을 특징으로 하는 지연고정루프회로.
제6항에 있어서,

상기 신호지연부는,

직렬연결된 복수의 인버터와, 각각의 상기 인버터 사이에 연결된 복수의 캐패시터를 구비하는 것을 특징으로 하는 지연고정루프회로.
제6항에 있어서,

상기 논리부는,

상기 신호지연부로부터 출력신호와 상기 제1제어신호를 입력받는 낸드게이트와 상기 낸드게이트의 출력을 반전시켜 상기 제2제어신호를 출력하는 인버터를 구비하는 것을 특징으로 하는 지연고정루프회로.
제4항에 있어서,

상기 파워다운모드 제어부는,

상기 클럭인에이블신호를 입력받아 상기 파워다운모드 진입시 제1논리레벨의 상기 제1제어신호를 출력하고, 상기 파워다운모드 탈출시 제2논리레벨의 상기 제1제어신호를 출력하는 것을 특징으로 하는 지연고정루프회로.
제9항에 있어서,

상기 파워다운모드 제어부는,

상기 클럭인에이블신호를 반전시키는 제1인버터;

상기 파워다운모드시 상기 클럭인에이블신호와 반대의 위상을 갖는 아이들 (idle)신호와 상기 제1인버터의 출력신호를 입력받는 낸드게이트;

상기 낸드게이트의 출력을 반전시켜 상기 제1제어신호를 출력하는 제2인버터

를 구비하는 것을 특징으로 하는 지연고정루프회로.
제4항에 있어서,

상기 클럭버퍼부는,

상기 외부클럭신호와 상기 외부클럭신호의 반전신호를 입력받아 비교 및 증 폭하는 차동증폭기;

상기 제2제어신호에 응답하여 상기 차동증폭기의 출력을 상기 내부클럭신호로서 전달하는 출력부

를 포함하는 것을 특징으로 하는 지연고정루프회로.
제11항에 있어서,

상기 출력부는,

상기 제2제어신호를 입력받아 반전된 제2제어신호를 출력하는 제1인버터;

상기 차동증폭기의 출력을 입력받아 반전된 차동증폭기 출력신호를 출력하는 제2인버터;

상기 차동증폭기의 출력과 제2인버터의 출력에 응답하여 상기 반전된 제2제어신호를 출력하는 것을 결정하는 전달게이트;

상기 차동증폭기의 출력신호를 입력받아 반전하고 일정시간 지연된 신호를 출력하는 직렬연결된 복수의 제3인버터; 및

상기 반전된 제2제어신호와 상기 제3인버터의 출력신호를 부정논리곱하여 내부클럭신호를 출력하는 낸드게이트

를 구비하는 것을 특징으로 하는 지연고정루프회로.
제4항에 있어서,

상기 위상갱신부는,

상기 내부클럭신호를 입력받아 위상을 지연시켜 출력하는 위상지연부;

상기 위상지연부와 실질적으로 동일한 구성을 가지는 더미위상지연부;

상기 더미위상지연부의 출력신호를 메모리내 클럭신호의 지연요소들로 모델링하여 피드백신호로서 출력하는 지연복제모델부;

상기 내부클럭신호와 피드백신호를 입력받아 두 신호의 위상의 차이를 검출하는 위상비교부; 및

상기 위상비교부로부터 출력신호를 입력받아 상기 위상지연부와 상기 더미위상지연부의 위상 지연을 제어하는 지연제어부

를 포함하는 것을 특징으로 하는 지연고정루프회로.