TWI308345B - Delay locked loop circuit - Google Patents

Description

1308345 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種一同步DRAM之延遲鎖定迴路（DLL) 電路且更特疋§之，本發明係關於一種在一省電模式（用 於半‘體I置之低功率操作）下執行一穩定操作的dLJ^電 路。 【先前技術】 諸如一雙倍資料速率同步DRAM(DDR SDRAM)之同步半 導體記憶體裝置藉由使用與自諸如記憶體控制器之外部裝 置輸入之外部時脈訊號同步鎖定《内部時脈訊號而與外部 裝置-起執行資料傳輸。參考時脈訊號與資料之間的時間 同^對於穩定地傳輸記憶體裝置與記憶體控制器之間的資 料疋重要的。冑了穩线傳輸資料，藉由補償不可避免地 由每一部件之資料傳輸與被載人匯流排中之資料之間的時 1差引起之延遲時間’來將該資料應精確^位於時脈之邊

用於補償延遲時間之時脈同步電路為相位敎迴路叫 或延遲鎖定迴路（DLL)。若外部時脈訊號頻率不同於内部鮮 f㈣㈣’戦制—倍頻功峰equeney祕plyin; 〇n) 11此，此情況中主要使用該PLL。相反，若外_ :訊號之頻率與内部時脈訊號之頻率相[則使㈣ 二DLL電路藉由補償時脈延遲成分(其發生於當將時邮 Λ旒仃進通過每一部件而傳輪 料輸出端子時)，DLL電路 —°己體裝置中之-貞

產生内邠時脈訊號。因此，DLI 112598.doc 1308345 電路實現使最終輸人/❹諸之時脈訊號时於外部時 脈訊號。與PLL電路相比，肌電路之優勢在於雜訊低且可 们'面積體現。因&，通f希望需要將採肋電路 作為半導體記憶體裝置中之同步電路。在各種類型組 中’最新技術提供-種能夠縮短鎖定第—時脈所花費時間 的受暫存器控制之DLL電路。

受暫存器控制之DLL電路具有—能夠健存—經鎖定延遲 值之暫存H ’且當中斷電源時’其將該經鎖定延遲值儲存 於該暫存器中’且當再次接通電源時，受暫存器控制之⑽ 電路載人儲存於暫存H巾之該經敎延遲值，使得該經鎖 定延遲值立即用於鎖定時脈。 圖1為說明典型延遲鎖定迴路（dll)之&本操作的時序 、DLL接收一外部時脈訊號且補償DRAM之内部時脈所延 遲之延遲DLL確保DRAM之輸出訊號與外部時脈訊號 同相。當外部時脈與⑽歲之輸出具有相同相位時，資料 可無錯誤地傳輸至晶片組。 圖2為已知DLL電路之方塊圖。圖2基於受暫存器控制之 / LL電路包括一時脈緩衝器丄〇、一省電模式控制 20、一相位比較器3〇、一延遲控制器4〇、一延遲線、 虛叹延遲線60及一延遲複製模型7〇。DLL電路之輸出時 CLKJDLL經由時脈訊號線8〇傳輸至輸出緩衝器卯以 資料之輪出時序。 112598.doc 1308345 時脈緩衝器ίο藉由接收且緩衝外部時脈訊號clk及外部 時脈禁止訊號CLKB ϋ生一内部時脈訊號聊―clk。 S DRAM進入省電模式時，省電模式控制器2崎開時脈 緩衝器10。為了在無讀取/寫人操作時低功率操作⑽錢， 當時脈啟用訊號CKE變成邏輯位準"低"時，進入省 電模式。此時，因為時脈緩衝器1〇不產生内部時脈訊號 REF_CLK，所以時脈緩衝器1〇斷開以用於儲存亂電路之 當前狀態。 藉由比較輸入時脈與輪出時脈彼此間之相位，相位比較 器30偵測DLL之輸入時脈與輸出時脈之間的相位差。通 常’為了降低DLL之功率消耗，㈣除頻器將外部時脈之 頻率除頻成預定頻率，且接著相位比較器观較該經除頻 之時脈。在圖2中’其中為了說明之便利性，省略除頻器， 在相位比較器30處比較行進通過時脈緩衝器1〇之内部時脈 訊號REF_CLK與在行進通過内部電路之後反饋回的反饋時 脈訊號FEEDBACK CL0CK彼此。相位比較器％基於比較結 果控制延遲控制器40。 ° 該延遲控制器40以一邏輯電路（用於確定延遲線5〇之輪 入路位）及雙向移位暫存器（用於移位該路徑之方向）組 態。接收四個輸入訊號且執行一移位操作之移位暫存器^ 由製造其初始輸入條件使得其最右訊號或最左訊號處於= 輯位準同而具有最大或最小延遲。輸入移位暫存器中之 訊號具有兩個右移訊號及兩個左移訊號。對於移位操作= 吕，邏輯位準"高”中之兩訊號不應彼此重疊。 112598.doc 1308345 延遲線50延遲外部時脈之相位。相位比較器3〇確定延遲 1。另外’該延遲線50在延遲控制器40之控制下確定一延 遲路徑，其確定相位延遲。延遲線5〇包括彼此連續耦接之 若干單位延遲元件。該等單位延遲元件之每一者皆包括彼 此連續耦接之兩個"反及"（NAND)閘。單位延遲元件之每一 者的輸入端一對一映射地連接至延遲控制器4〇中之移位暫 存器。其中移位暫存器之輸出變成邏輯位準"高”之區域被 確定為一路徑，其中行進通過時脈緩衝器1〇之時脈經由該 路徑輸入。延遲線50由兩個延遲線（一延遲線用於ddr SDRAM中之上升時脈，且另一延遲線用於DDr SDRAM中 之下降時脈）構造，以藉由同樣地處理上升緣及下降緣來盡 可能抑制占空率失真。 虛設延遲線60為用於產生施加於相位比較器3 〇之反饋時 脈訊號FEEDBACK CLOCK之延遲線。該虛設延遲線6〇與以 上所說明之延遲線50相同。 延遲複製模型70為用於模型化延遲因數之電路，其中該 等延遲因數影響外部時脈經由延磾線50輸入至晶片直至時 脈自晶片輸出之時脈時序。精確延遲因數確定DLL電路之 功能的退化值。延遲複製模型70模型化時脈緩衝器、dll 時脈驅動器、R/F除頻器及輸出緩衝器。 時脈訊號線80為DLL之輸出時脈CLK—DLL在其中傳輪至 輸出緩衝器90的路徑。 輸出缓衝器90自記憶體核心接收資料，且將該資料與 DLL電路之DLL時脈訊號DLL—CLK同步輸出至一資料輸出 112598.doc 1308345 墊。 圖3是用於操作圖2之DLL的時序圖。 如所展示，當進入省電模式時，時脈啟用訊號CKE自邏 輯位準”高”轉變至邏輯位準”低”。此時，DLL電路停止執行 相位更新以儲存當前狀態，且儲存先前鎖定之資訊以進入 ' 凍結狀態。在本文中，術語”相位更新”意謂DLL電路之反饋 時脈訊號FEEDBACK CLOCK與待確定且連續追蹤之内部 時脈訊號REF_CLK作相位比較。術語"凍結狀態”意謂其中 ί 儲存先前鎖定之資訊且相位不再更新之狀態。省電模式週 期處於最小三時脈至最大7.8 s之範圍。若時脈啟用訊號 CKE具有如圖3中所展示之短的週期且頻繁重複進入省電 模式/自省電模式退出，則可產生如以下將論述之問題。 首先，當内部時脈訊號REF_CLK與反饋時脈訊號 FEEDBACK CLOCK之間的比較結果分別是邏輯位準”低’，、

"高”及n高”時，如圖3之左側部分所展示，不可能由DLL電 路之低通濾波器來比較相位。當三個連續比較結果相同 B 時，該低通濾波器經設計以執行一相位更新，從而防止DLL 之相位偵測器的錯誤操作。由於省電模式起始之後不立即 執行相位比較，故反饋時脈訊號FEEDBACK CLOCK不能跟 上内部時脈訊號REF_CLK以完成所要求之相位更新。 其次，若時脈啟用訊號CKE之邏輯位準”高”的持續時間 太短，則很難確保足夠的比較時間，以用於互相比較内部 時脈訊號REF_CLK與反饋時脈訊號FEEDBACK CLOCK。非 同步延遲值不可避免的發生，因為DLL電路被構造為一封 112598.doc 1308345 閉迴路。因為比較時間不夠’意即，當在比較内部時脈訊 號REF_CLK與反饋時脈訊號fEEDBaCk CLOCK之相位 時，該内部時脈訊號REF—CLK未被觸發，所以相位偵測器 之結果總是產生命令縮短延遲線之延遲的錯誤操作。 歸因於前述原因，為DLL時脈所確定之資訊是不精確 的。結果，若藉由使用具有錯誤鎖定資訊之DLL的輸出時 脈來啟動記憶庫（bank)且執行讀取操作，則與外部時脈相 比，DRAM之輸出失真以致很難正常傳輸/接收資料。

【發明内容】 因此，本發明之一目標為提供一種一半導體記憶體裝置 之延遲鎖定迴路（DLL)電路及其鎖定方法，該延遲鎖定迴路 (DLL)電路用於即使因為短的時脈啟用訊號週期而頻繁重 複進入省電模式及自省電模式退出，亦執行一精確相位更 新。 根據本發明之一態樣，提供一種具有一正常模式及一省 電模式之同步記憶體裝置，其包括：_延遲鎖定迴路 (DLL) ’無需在省電模式中執行—相位更新操作，該延遲鎖 定迴路用於當退出省電模式時產生一具有;東結鎖定資訊的 肌時脈；及-控制器，其用於#在進人省電模式之後歷 時一預定時間時停止DLL之相位更新操作，進而為正常模 式中之相位更新操作獲得一時間裕度。 根據本發明之另—態樣’提供—種延遲鎖定迴路，盆包 括：—省電模式控制器，其用於回應於—時脈啟用訊號而 產生—確定進入省電模式還是退出該省電模式之第一控制 H2598.doc 1308345 時脈緣延遲單元，其用於#進人省電模式時接收 该第-控制訊號且延遲該第一控制訊號，且將該經延遲第 -控制訊號作為一第二控制訊號予以輪出；一時脈緩衝 ，’其用於回應於該第二控制訊號而緩衝—外部時脈訊 號，且將該經緩衝之外部時脈訊號作為一内部時脈訊號予 以輸出；及—相位更新單元，其用於執行該内部時脈訊號 之一相位更新操作。 根據本發明之又-態樣，提供—種具有_正常模式及一 省電模式之同步記憶體裝置，其包括：一省電模式控制器， 其用於回應於-時脈啟用訊號而產生一確定進入省電模式 還是退出省電模式之第-控制訊號時脈緣延遲單元， 其用於當進入省電模式時接收第一控制訊號且延遲該第一 控制訊號之一對應時脈緣，進而將該經延遲第一控制訊號 作為-第二控制訊號予以輸出；一時脈緩衝器，其用於回 應於該第二控制訊號而緩衝_外部時脈訊號，進而將該經 緩衝之外部時脈訊號作為一内部時脈訊號予以輸出；一延 遲線，其用於延遲該内部時脈訊號以輸出—經廷遲之内部 時脈訊號；-相位比較器，其用於接收該内部時脈訊號： 一反饋時脈訊號則貞測其間之相位差；及—延遲控制器， 其用於接收相位比較器之-輪出訊號以控制該延遲線之一 相位延遲。 。根據本發明，若在進入省電模式之後在比較内部時脈訊 號與反饋時脈訊號之相位彼此之後，用於更新一相位之時 間太短’則用於相位更新之時間可根據比較結果而加長。 112598.doc 1308345 因此内部時脈訊號與反饋時脈訊號彼此同步使得可防止 正常資料傳輸降級。為此，需要一延遲結構以當進入省電 模式時感測且延遲控制訊號時脈輸出之緣。為了滿足該需 要’將在本發明中制—種時脈緣延遲單元。 【實施方式】 將參看卩通附圖式詳細描述根據本發明之例示性實施例的 延遲鎖定迴路（DLL)電路。 圖4為忒明根據本發明之實施例之DLL，路的方塊圖。 根據本發明之實施例的DLL電路（其用於具有一正常模 式及一用於低功率消耗之省電模式的同步記憶體裝置中） 包括一DLL 100及一控制器200。該DLL· 100在省電模式中 不執行相位更新，且當退出省電模式時產生具有凍結鎖定 資訊之DLL時脈。當進入省電模式之後歷時一預定時間 時，該控制器200停止執行DLL的相位更新操作，以為正常 模式中之相位更新獲得一時間裕度。 控制器200由省電模式控制器22〇及時脈緣延遲單元24〇 組恕。該省電模式控制器220回應於時脈啟用訊號CKE來產 生一第一控制訊號CLKBUFF—ENB，其確定進入省電模式還 是退出省電模式。當進入省電模式時該時脈緣延遲單元24〇 接收該第一控制訊號CLKBUFF_ENB且延遲該第一控制訊 號CLKBUFF_ENB之一對應時脈緣，從而將經延遲第一控制 訊號作為一第二控制訊號CLKBUFF_ENB一DELAY予以輸 出。 DLL 100由一時脈緩衝器12〇及相位更新單元13〇至17〇組 H2598.doc •12- 1308345 態。該時脈緩衝器120回應於第二控制訊號CLKBUFF_ ENB—DELAY而接收且緩衝一外部時脈訊號CLK及一外部 時脈禁止訊號CLKB ’從而將該經緩衝外部時脈訊號作為一 内部時脈訊號REF_CLK予以輸出。相位更新單元130至170 執行内部時脈訊號REF_CLK的相位更新操作。 DLL 100之輸出時脈CLK—DLL經由時脈訊號線傳輸至輸 出緩衝器300，且控制輸出緩衝器300之資料的輸出時序。 圖5為圖4中所展示之省電模式控制器220及時脈缓衝器 12 0的詳細電路圖。 該省電模式控制器220包括：一第一反轉器INV1，其使 時脈啟用訊號CKE反轉；一第一"反及"閘NAND1，其接收 該第一反轉器IN V1之輸出訊號及一閒置訊號IDLE，在省電 模式中該閒置訊號IDLE之相位與時脈啟用訊號CKE之相位 相反；及一第二反轉器INV2，其使第一"反及"閘NAND1之 輸出反轉以輸出第一控制訊號CLKBUFF_ENB。 時脈緩衝器120包括：一差動放大器122，其用於比較外 部時脈訊號CLK與外部時脈禁止訊號CLKB以放大經比較 結果；及一輸出單元124’其用於回應於第二控制訊號 CLKBUFF一ENB_DELAY將差動放大器122之輸出作為内部 時脈訊號REF_CLK來傳輸。 差動放大器122包括：一啟用NMOS電晶體N1，其用於回 應於啟用訊號ENABLE來控制差動放大器122之操作；輸入 NMOS電晶體N2及N3，其回應於外部時脈訊號CLK及外部 時脈禁止訊號CLKB來控制差動放大器122之暫時時脈訊號 112598.doc -13 - 1308345 TMP_CLK ;及連接於源極電壓與暫時時脈訊號TMP_CLK 之節點之間的輸出PMOS電晶體pi及P2，其根據輸入NMOS 電晶體N2及N3來確定暫時時脈訊號TMP_CLK。 輸出單元124包括：一第三反轉器INV3，其用於接收第 二控制訊號CLKBUFF_ENB_DELAY以輸出一經反轉第二 控制訊號；一第四反轉器INV4，其用於接收暫時時脈訊號 TMP—CLK以輸出一經反轉暫時時脈訊號；一傳輸閘 PASS 1，其用於回應於該暫時時脈訊號TMP_CLK及該經反 轉暫時時脈訊號，來輸出經反轉之第二控制訊號；彼此串 聯連接之複數個第五反轉器INV5至INV7，其用於接收暫時 時脈訊號TMP_CLK且循序地使其反轉使得輸出一被延遲 一預定時間之延遲暫時時脈訊號TMP_CLK_DELAY ;及一 第二''反及”閘NAND2，其用於對該經反轉第二控制訊號與 該延遲暫時時脈訊號TMP_CLK_DELAY執行一邏輯"反及" 運算，以輸出内部時脈訊號REF_CLK。 圖6為圖4中所展示之時脈緣延遲單元240的詳細電路圖。 如所展示，時脈緣延遲單元240具備：一訊號延遲單元 242,其用於輸出一被延遲一預定時間之訊號，該訊號之相 位與第一控制訊號CLKBUFF_ENB之相位相同；及一邏輯單 元244，其用於接收訊號延遲單元242之輸出訊號及第一控 制訊號CLKBUFF_ENB以輸出第二控制訊號CLKBUFF_ ENB_DELAY。 該訊號延遲單元242包括串聯連接之複數個第一反轉器 INV8、INV9、INV10及INV11 ;及連接於個別反轉器INV8、 112598.doc •14- 1308345 INV9、INV10及INV11之間的複數個電容器Cl、C2、C3及 C4。 邏輯單元244包括：一"反及"閘NAND3，其用於接收訊號 延遲單元242之輸出訊號及第一控制訊號CLKBUFF_ENB ; 及一第二反轉器INV12，其用於使”反及"閘NAND3之輸出 • 反轉以輸出第二控制訊號CLKBUFF_ENB_DEL AY。 以下將參看圖5及圖6說明各種訊號之波形。 當進入省電模式時，第一控制訊號CLKBUFF_ENB(其為 • 由省電模式控制器220指示當前狀態之旗標訊號）轉變至邏 輯位準”高”。此後，時脈緣延遲單元240接收第一控制訊號 CLKBUFF_ENB以延遲所接收訊號（意即，第一控制訊號 CLKBUFF_ENB)之上升緣。因此，有可能確保用以更新DLL 之相位的時間與第一控制訊號CLKBUFF_ENB之延遲量一 樣多。 接著，當第二控制訊號CLKBUFF_ENB_DELAY輸入至時 脈緩衝器120時，内部時脈訊號REF_CLK(意即，時脈緩衝 ® 器120之輸出訊號）自第一邏輯位準（高位準）轉變至第二邏 輯位準（低位準），使得執行省電模式操作。 當退出省電模式時，省電模式控制器220之輸出訊號 (即，第一控制訊號CLKBUFF_ENB)變成第二邏輯位準（低 位準），且其在行進通過時脈緣延遲單元240時快速啟用該 時脈緩衝器120。當第一控制訊號CLKBUFF_ENB轉變至第 二邏輯位準（低位準）時，時脈緣延遲單元240延遲第一控制 訊號CLKBUFF_ENB之上升緣，從而快速啟用時脈緩衝器 U2598.doc -15- 1308345 120。若第一控制訊號CLKBUFF_ENB之相位與上述情況相 反’則時脈緣延遲單元240應經設計，使得其延遲第一控制 訊號CLKBUFF_ENB之下降緣。 圖7為圖4中所展示之DLL操作的時序圖。 如所展示，當時脈啟用訊號CKE重複其週期模式，使得 其在退出省電模式之後使第一位準維持三個時脈且隨後再 次進入省電模式時，第一控制訊號CLKBUFF_ENB之上升緣 經延遲，以確保足以更新相位的時間。 因此’因為足以更新該相位，所以比較反饋時脈訊號 FEEDBACK CLOCK與内部時脈訊號REF_CLK，且精確感測 失真量，且接著，追蹤該内部時脈訊號REF_CLK。另外， 當進入省電模式一段長時間而儲存省電狀態之當前狀態 時，第一控制訊號CLKBUFF_ENB維持在第一邏輯位準中， 使得低功率操作為可能的。 圖8A及圖8B為說明當將圖2中所展示之先前技術之〇1^ 應用於半導體記憶體裝置時之模擬結果的曲線圖。 圖8 A說明完成初始鎖定操作之後在作用中狀態中讀取才桑 作的模擬結果。 如所展示，與外部時脈訊號CLK相比，一選通輸出訊號 UDQS具有110 ps的誤差（skew)，其中該選通輸出訊號 為DRAM之選通輸出訊號。 圖8B展示在3 ps中頻繁重複省電模式操作之後在作用中 狀態中讀取操作的模擬結果，其中時脈啟用訊號CKE具有 非常短的週期。 112598.doc • 16· 1308345

如所展示，可瞭解，與外部時脈訊號CLK相比，選通輪 出訊號UDQS失真約700 ps。 J 圖9A及圖9B為說明當將圖4之發明性脱應用於根據本 發明之半導體記憶體裝置時模擬結果的曲線圖。 圖9A及圖9B代表當如圖8A及圖8B中所說明之相同模式 應用於本發明之實施例的DLL電路時的模擬結果。圖9A及 圖9B之實驗條件分別與圖8A及圖8B之實驗條件相同。 :斤展示在進入省電模式之前，選通輸出訊號UDQS 訊號具有103 PS之誤差。當在歷時3 s之後再次在作用中 狀釔中執行讀取操作時，與外部時脈訊號CLK相比，選通 輪出訊號UDQS訊號具有一 1〇5|^之誤差。 根據本發明，當以如此方式（使得在退出省電模式之後在 一短時間中執行相位更新，且其後記憶體裝置再次進入省 電模式）快速重複進入省電模式/自省電模式退出時，可預先 防止更新相位之操作錯誤。因此，有效防止dll鎖定失效 使得DLL電路更穩定操作。 本申請案含有與韓國專利申請案第KR 2〇〇5_91671 & 2005-117122(分別於2005年9月29日、2005年12月2日在韓國 專利局申請）相關之發明，其整個内容以引用方式倂入本文 中。 雖然已參看特定較佳實施例來描述本發明，但是熟習此 項技術者將明白可在不偏離如以下申請專利範圍所界定之 本發明的精神及範疇情況下做出各種變化及修改。 【圖式簡單說明】 112598.doc -17- 1308345 圖1為說明一通用延遲鎖定迴路（DLL)之基本操作的概念 圖； 圖2為DLL電路的方塊圖； 圖3為圖2之DLL操作的時序圖； 圖4為根據本發明之實施例之£)1^電路的方塊圖； 圖5為圖4中所展示之省電模式控制器及時脈緩衝器的詳 細電路圖； 圖6為圖4中所展示之時脈緣延遲的詳細電路圖； 圖7為圖4中所展示之DLL操作的時序圖； 圖8 A及圖8B為說明當將圖2中所展示之先前技術的DLL 應用於半導體記憶體裝置時之模擬結果的曲線圖；及 圖9 A及圖9B為說明當將圖4之DLL·應用於根據本發明之 實施例之半導體記憶體裝置時模擬結果的曲線圖。 【主要元件符號說明】

10 時脈緩衝器 20 省電模式控制器 30 相位比較器 40 延遲控制器 50 延遲線 60 虛設延遲線 70 延遲複製模型 80 時脈訊號線 90 輸出緩衝器 100 DLL 112598.doc 1308345

120 時脈緩衝器 122 差動放大器 124 輸出單元 130 相位更新單元/延遲線 140 相位更新單元/虛設延遲線 150 相位更新單元/延遲控制器 160 相位更新單元/延遲複製模型 170 相位更新單元/相位比較器 200 控制器 220 省電模式控制器 240 時脈緣延遲單元 242 訊號延遲單元 244 邏輯單元 300 輸出緩衝器 Cl 〜C4 電容器 INV12 第二反轉器 INV1 第一反轉器 INV2 第二反轉器 INV3 第三反轉器 INV4 第四反轉器 INV5-INY7 第五反轉器 INV8 〜INV11 第一反轉器 N1 啟用NMOS電晶體 N2 〜N3 輸入NMOS電晶體 112598.doc -19- 1308345 NANDI 第一”反及1 |閘 NAND2 第二”反及' 丨閘 NAND3 ”反及”閘 PI 〜P2 輸出PMOS電晶體 PASS1 傳輸閘 112598.doc · 20 -

Claims (1)

1. I30814&23923號專利申請案 中文申請專利範圍替換本(97年1〇月） 十、申請專利範圍： 一種切換於—正常操作模式及一省電操作模~7之間< 步記憶體裝置，其包含： ° 一延遲鎖定迴路（DLL)，其用於當退出該省電模式時產 生一具有凍結鎖定資訊之DLL時脈；及 控制器，其用於當進入該省電模式之後歷時—預定 時間時排除該DLL之相位更新操作，進而為在該正常模式 下進行之一相位更新操作獲得一時間裕度。 2. 如請求項1之同步記憶體裝置，其中該dll包括一時脈緩 衝器’該時脈緩衝器藉由緩衝一外部時脈來產生一内部 時脈進而基於該内部時脈執行該相位更新操作。 3.如請求項2之同步記憶體裝置，其中該控制器控制該時脈 緩衝器之驅動。 4· 一種延遲鎖定迴路（DLL),其包含： 一省電模式控制H，其用於回應於—時脈啟用訊號， 產生-確定—省電模式之起始及終止之卜控制訊 唬； 時脈緣延遲單元，其用於、在 且延遲該第-控制訊，省電模式時接收 A 一 工° 且將該經延遲第一控制訊號作 為一苐二控制訊號予以輪出，· 一時脈緩衝器，装用热^由 -外呷時rw 、 應於該第二控制訊號來緩衝 外。卩時脈訊號，且將該 部時脈訊號予以輸出，·及❾訊號作為一内 更新早7C ’其用於執行該内部時脈訊號之一相 112598-971024.doc 1308345 位更新操作。 年'月δ修ϋ； 5·如請求項4之DLL，其中當進入該省電模式時，該時脈緣 延遲單元延遲該第一控制訊號之一時脈緣。 如π求項4之DLL ’其中當退出該省電模式時，該時脈緣 延遲單元在不延遲該第一控制訊號情況下輸出該第二控 制訊號。 7.如凊求項4之DLL，其中該時脈緣延遲單元包括： 、一訊號延遲單元，其用於基於該第—控龍號輸出一 • 被延遲—預定時間之訊號，該訊號與該第-控制訊號同 相；及 一邏輯單元，其用於接收該訊號延遲單元之一輸出訊 \及該第控制訊號，以輸出該第二控制訊號。 8. 如凊求項7之DLL ,其中該訊號延遲單元包括： 串聯連接之複數個反轉器；及 連接於該等個別反轉器之間的複數個電容器。 9. 如請求項7之DLL，其中該邏輯單元包括： 一m其用於接收該訊號延遲單元之該輸出訊號 及該第一控制訊號；及 一反轉器，其用於使該"反m出訊號反轉，且 將該經反轉訊號作為該第二控制訊號予以輸出。 1〇.=項4之DLL，其中該省電模式控制器接收該時脈啟 ^ 使得#進人該省電模柄輸^有-第-邏輯 古一铱 田返出該嚙電模式時輸出具 有第一邏輯位準之該第一控制訊號。 H2598-971024.doc -2 - 1308345

   η 11 ·如請求項10之DLL，其中該省電模式控制器包括7 —第一反轉器，其用於使該時脈啟用訊號反轉； 一"反及"閘’其用於接收該第一反轉器之一輸出訊號及 一閒置訊號，在該省電模式中’該閒置訊號之—相位與 該時脈啟用訊號之相位相反；及 一第二反轉器，其用於使該"反及"閘之一輸出訊號反 轉，且將該經反轉訊號作為該第一控制訊號予以輸出。 12.如請求項4之DLL，其中該時脈緩衝器包括： % 一差動放大器，其用於放大該外部時脈訊號與—經反 轉外部時脈訊號之間的一電壓差；及 -輸出單元’其用於基於該差動放大器之一輸出訊號 及該第二控制訊號，來輸出該内部時脈訊號。 ^ 丨3·如請求項12之DLL·，其中該輸出單元包括： 一第一反轉器，其用於使該第二控制訊號反轉，以輸 出一經反轉第二控制訊號； 一第二反轉器，其用於使該差動放大器之該輸出訊號 籲 反轉，以輸出一經反轉輸出訊號； 一傳輪間，其用於回應於該差動放大器之該輸出訊號 及該第一反轉器之該經反轉輸出訊號’來傳輸該經反轉 第一控制訊號； 一具有串聯連接之複數個反轉器之反轉器鏈，其用於 使該差動放大器'之該輸出訊號反轉，以輪出—被延遲一 預定時間之訊號；及 一”反及”閘’其用於對該經反轉第二控制訊號與該反轉 112598-971024.doc 1308345 年月1^1修ϋΛΐ ‘ 器鏈之一輸出訊號執行一邏輯"反及”運算，進… 部時脈訊號。 14. 如請求項4之dll，其中該相位更新單元包括： 一延遲線’其用於延遲該内部時脈訊號，以輸出一經 延遲内部時脈訊號； 一虛設延遲線，其構造大體上相同於該延遲線之構造； 一延遲複製模型，其用於按照—記憶體裝置中之一時 脈訊號的延遲因數，來模型化該虛設延遲線之一輸出訊 號’進而輸出一反饋時脈訊號； 一相位比較器，其用於接收該内部時脈訊號及該反饋 時脈訊號，以偵測其間之相位差；及 一延遲控制器，其用於接收該相位比較器之—輸出訊 號，以控制該延遲線及該虛設延遲線之相位延遲。 15. —種切換於一正常模式及一省 八汉’電模式之間之同步記憶體 裝置’其包含： -省電模式控制器’其用於回應於一時脈啟用訊號， 而產生一確定一省電模式之起始及終止之第一控制訊 號； 一時脈緣延遲單元，其用私a、杜χ , 再用於S進入该省電模式時接收 該第一控制訊號且延遲一 迭这弟一控制訊號之一對應時脈 緣’進而將該經延遲第一批制1味从劣 ^控制訊唬作為一第二控制訊號 予以輪出； 一時脈緩衝器， 一外部時脈訊號， 其用於回應於該第二控制訊號來緩衝 進而將該經緩衝外部時脈訊號作為一 112598-971024.doc 1308345

   内部時脈訊號予以輸出； 一延遲線，其用於延遲該内部時脈訊號，以輸出—經 延遲内部時脈訊號； 一相位比較器，其用於接收該内部時脈訊號及一反饋 時脈訊號，以偵測其間之相位差；及 一延遲控制器，其用於接收該相位比較器之一輸出訊 號’以控制該延遲線之一相位延遲。 16. 如請求項15之同步記憶體裝置，其進一步包含： 一虛設延遲線，其構造大體上相同於該延遲線之構造； 一延遲複製模型，其用於按照該記憶體裝置中之該内 部時脈訊號的延遲因數，來模型化該虛設延遲線之一輸 出訊號，進而輸出該反饋時脈訊號。 17. 如請求項15之同步記憶體裝置，其中該時脈緣延遲單元 包括： 一訊號延遲單元，其用於基於該第一控制訊號而輸出 一被延遲一預定時間之訊號，該訊號與該第一控制訊號 同相；及 一邏輯單元’其用於接收該訊號延遲單元之一輸出訊 號及該第一控制訊號，以輸出該第二控制訊號。 18.如請求項15之同步記憶體裝置，其中該省電模式控制器 包括： 一第一反轉器，其用於使該時脈啟用訊號反轉； 一"反及”閘’其用於接收該第一反轉器之一輸出訊號及 一閒置訊號’在該省電模式中，該閒置訊號之一相位與 112598-971024.doc

   l3〇8345 年月曰修正®頁 該時脈啟用訊號之相位相反；及 …〜—铷出訊號反 轉，以將該經反轉訊號作為該第一控制訊號予以輪出。 19·如請求項15之同步記憶體裝置，其中該時脈緩衝器包括： 一差動放大器，其用於放大該外部時脈訊號與一經反 轉外部時脈訊號之間的一電壓差；及 一輸出單元，其用於基於該差動放大器之—輸出訊號 及該第二控制訊號，來輸出該内部時脈訊號。

   20.如請求項19之同步記憶體裝置，其中該輸出單元包括： 一第一反轉器，其用於使該第二控制訊號反轉，以輸 出一經反轉第二控制訊號； 一第二反轉器，其用於使該差動放大器之該輸出訊號 反轉’以輸出一經反轉輸出訊號； 一傳輸閘，其用於回應於該差動放大器之該輸出訊號 及該第二反轉器之該經反轉輸出訊號’來傳輸該經反轉 第二控制訊號； 一具有串聯連接之複數個反轉器之反轉器鏈，其用於 使該差動放大器之該輸出訊號反轉，以輸出—被延遲一 預定時間之訊號；及 一m其用於對該經反轉第二控制訊號與該反轉 益鏈之—輪出訊號執行-邏輯"反及"運算，進而輸出該内 部時脈訊號。 112598-971024.doc