CN1941177A - 延迟锁定回路电路 - Google Patents

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Abstract

本发明提供一种延迟锁定回路(DLL)电路和一种同步内存装置，尽管快速重复进入省电模式/自省电模式退出，但是该DLL电路和该同步内存装置可在省电模式中执行稳定操作。该同步内存装置在正常模式和省电模式中操作。当退出省电模式时，延迟锁定回路(DLL)产生具有冻结锁定信息的DLL时钟。当进入省电模式之后历时预定时间时，控制器排除DLL的相位更新操作，从而为在正常模式下进行的相位更新操作获得时间裕度。

Description

延迟锁定回路电路
技术领域
本发明涉及一种同步动态随机存取存储器(DRAM)的延迟锁定回路(delay locked loop，DLL)电路，更具体地，本发明涉及一种在省电(powerdown)模式(用于半导体装置的低功率操作)下执行稳定操作的DLL电路。
背景技术
诸如双倍数据速率同步DRAM(DDR SDRAM)的同步半导体内存装置通过使用与自诸如内存控制器的外部装置输入的外部时钟信号同步锁定的内部时钟信号而与外部装置一起执行数据传输。参考时钟信号与数据之间的时间同步对于稳定地传输内存装置与内存控制器之间的数据是重要的。为了稳定地传输数据，通过补偿不可避免地由每一部件的数据传输与被加载到总线中的数据之间的时间差引起的延迟时间，将该数据应精确定位于时钟的边缘或中心。
用于补偿延迟时间的时钟同步电路为相位锁定回路(PLL)或延迟锁定回路(DLL)。若外部时钟信号频率不同于内部时钟信号频率，则需利用倍频功能(frequency multiplying function)。因此，此情况中主要使用该PLL。相反，若外部时钟信号的频率与内部时钟信号的频率相等，则使用该DLL。DLL电路通过补偿时钟延迟分量(其发生于当将时钟信号行进通过每一部件而传输至半导体内存装置中的数据输出端子时)，DLL电路而产生内部时钟信号。因此，DLL电路使最终输入/输出数据所用的时钟信号能够同步于外部时钟信号。与PLL电路相比，DLL电路的优势在于噪声低且可用小面积予以体现。因此，通常将DLL电路用作半导体内存装置中的同步电路。在各种类型DLL中，最新技术提供一种能够缩短锁定第一时钟所花费时间的受寄存器控制的DLL电路。
受寄存器控制的DLL电路具有能够储存经锁定的延迟值的缓存器，且当中断电源时，其将该经锁定的延迟值储存于该寄存器中，且当再次接通电源时，受寄存器控制的DLL电路加载储存于寄存器中的该经锁定的延迟值，使得该经锁定的延迟值立即用于锁定时钟。
图1为说明典型延迟锁定回路(DLL)的基本操作的时序图。
DLL接收外部时钟信号且补偿DRAM的内部时钟所延迟的延迟量。DLL确保DRAM的输出信号与外部时钟信号同相。当外部时钟与DRAM的输出具有相同相位时，数据可无错误地传输至芯片组。
图2为已知DLL电路的方块图。图2基于受寄存器控制的DLL电路。
该DLL电路包括时钟缓冲器10、省电模式控制器20、相位比较器30、延迟控制器40、延迟线50、虚设(dummy)延迟线60和延迟复制模型70。DLL电路的输出时钟CLK_DLL经由时钟信号线80传输至输出缓冲器90以控制数据的输出时序。
时钟缓冲器10通过接收且缓冲外部时钟信号CLK和外部时钟禁止信号CLKB，而产生内部时钟信号REF_CLK。
当DRAM进入省电模式时，省电模式控制器20断开时钟缓冲器10。为了在无读取/写入操作时低功率操作DRAM，当时钟启用信号CKE变成逻辑电平“低”时，该DRAM进入省电模式。此时，因为时钟缓冲器10不产生内部时钟信号REF_CLK，所以时钟缓冲器10断开以用于储存DLL电路的当前状态。
通过比较输入时钟与输出时钟彼此间的相位，相位比较器30检测DLL的输入时钟与输出时钟之间的相位差。通常，为了降低DLL的功率消耗，经由分频器将外部时钟的频率分频成预定频率，且接着相位比较器30比较该经除频的时钟。在图2中，其中为了说明的便利性，省略分频器，在相位比较器30处比较行进通过时钟缓冲器10的内部时钟信号REF_CLK与在行进通过内部电路之后反馈回的反馈时钟信号FEEDBACK CLOCK彼此。相位比较器30基于比较结果控制延迟控制器40。
该延迟控制器40以逻辑电路(用于确定延迟线50的输入路径)和双向移位寄存器(用于移位该路径的方向)构成。接收四个输入信号且执行移位操作的移位寄存器通过制造其初始输入条件使得其最右信号或最左信号处于逻辑电平“高”而具有最大或最小延迟。输入移位寄存器中的信号具有两个右移信号和两个左移信号。对于移位操作而言，逻辑电平“高”中的两信号不应彼此重迭。
延迟线50延迟外部时钟的相位。相位比较器30确定延迟量。另外，该延迟线50在延迟控制器40的控制下确定延迟路径，其确定相位延迟。延迟线50包括彼此连续耦接的若干单位延迟组件。该等单位延迟组件的每一者皆包括彼此连续耦接的两个与非(NAND)闸。单位延迟组件的每一者的输入端一对一映射地连接至延迟控制器40中的移位寄存器。其中移位寄存器的输出变成逻辑电平“高”的区域被确定为路径，其中行进通过时钟缓冲器10的时钟经由该路径输入。延迟线50由两个延迟线(延迟线用于DDR SDRAM中的上升时钟，且另一延迟线用于DDR SDRAM中的下降时钟)构造，以通过同样地处理上升缘和下降缘来尽可能抑制占空率失真。
虚设延迟线60为用于产生施加于相位比较器30的反馈时钟信号FEEDBACK CLOCK的延迟线。该虚设延迟线60与以上所说明的延迟线50相同。延迟复制模型70为用于模型化延迟因子的电路，其中该等延迟因子影响外部时钟经由延迟线50输入至芯片直至时钟自芯片输出的时钟时序。精确延迟因子确定DLL电路的功能的退化值。延迟复制模型70模型化时钟缓冲器、DLL时钟驱动器、R/F分频器和输出缓冲器。
时钟信号线80为DLL的输出时钟CLK_DLL在其中传输至输出缓冲器90的路径。
输出缓冲器90自内存核心接收数据，且将该数据与DLL电路的DLL时钟信号DLL_CLK同步输出至数据输出垫。
图3是用于操作图2的DLL的时序图。
如所展示，当进入省电模式时，时钟启用信号CKE自逻辑电平“高”转变至逻辑电平“低”。此时，DLL电路停止执行相位更新以储存当前状态，且储存先前锁定的信息以进入冻结(frozen)状态。在本文中，术语“相位更新”意谓DLL电路的反馈时钟信号FEEDBACK CLOCK与待确定且连续追踪的内部时钟信号REF_CLK作相位比较。术语“冻结状态”意谓其中储存先前锁定的信息且相位不再更新的状态。省电模式周期处于最小三时钟至最大7.8s的范围。若时钟启用信号CKE具有如图3中所展示的短的周期且频繁重复进入省电模式/自省电模式退出，则可产生如以下将论述的问题。
首先，当内部时钟信号REF_CLK与反馈时钟信号FEEDBACK CLOCK之间的比较结果分别是逻辑电平“低”、“高”和“高”时，如图3的左侧部分所展示，不可能由DLL电路的低通滤波器来比较相位。当三个连续比较结果相同时，该低通滤波器经设计以执行相位更新，从而防止DLL的相位检测器的错误操作。由于省电模式起始之后不立即执行相位比较，故反馈时钟信号FEEDBACK CLOCK不能跟上内部时钟信号REF_CLK以完成所要求的相位更新。
其次，若时钟启用信号CKE的逻辑电平“高”的持续时间太短，则很难确保足够的比较时间，以用于互相比较内部时钟信号REF_CLK与反馈时钟信号FEEDBACK CLOCK。异步延迟值不可避免的发生，因为DLL电路被构造为封闭回路。因为比较时间不够，意即，当在比较内部时钟信号REF_CLK与反馈时钟信号FEEDBACK CLOCK的相位时，内部时钟信号REF_CLK未被触发，所以相位检测器的结果总是产生命令缩短延迟线的延迟的错误操作。
归因于前述原因，为DLL时钟所确定的信息是不精确的。结果，若通过使用具有错误锁定信息的DLL的输出时钟来启动存储体(bank)且执行读取操作，则与外部时钟相比，DRAM的输出失真以致很难正常传输/接收数据。
发明内容
因此，本发明的一方面为提供一种半导体内存装置的延迟锁定回路(DLL)电路及其锁定方法，该延迟锁定回路(DLL)电路用于即使因为短的时钟启用信号周期而频繁重复进入省电模式和自省电模式退出，亦执行精确相位更新。
根据本发明的方面，提供一种具有正常模式和省电模式的同步内存装置，其包括：延迟锁定回路(DLL)，无需在省电模式中执行相位更新操作，该延迟锁定回路用于当退出省电模式时产生具有冻结锁定信息的DLL时钟；和控制器，其用于当在进入省电模式之后历时预定时间时停止DLL的相位更新操作，从而为正常模式中的相位更新操作获得时间裕度(time margin)。
根据本发明的另一方面，提供一种延迟锁定回路，其包括：省电模式控制器，其用于响应于时钟启用信号而产生确定进入省电模式还是退出该省电模式的第一控制信号；时钟缘延迟单元，其用于当进入省电模式时接收该第一控制信号且延迟该第一控制信号，且将该经延迟的第一控制信号作为第二控制信号予以输出；时钟缓冲器，其用于响应于该第二控制信号而缓冲外部时钟信号，且将该经缓冲的外部时钟信号作为内部时钟信号予以输出；和相位更新单元，其用于执行该内部时钟信号的相位更新操作。
根据本发明的又一方面，提供一种具有正常模式和省电模式的同步内存装置，其包括：省电模式控制器，其用于响应于时钟启用信号而产生确定进入省电模式还是退出省电模式的第一控制信号；时钟缘延迟单元，其用于当进入省电模式时接收第一控制信号且延迟该第一控制信号的对应时钟缘，从而将该经延迟的第一控制信号作为第二控制信号予以输出；时钟缓冲器，其用于响应于该第二控制信号而缓冲外部时钟信号，从而将该经缓冲的外部时钟信号作为内部时钟信号予以输出；延迟线，其用于延迟该内部时钟信号以输出经延迟的内部时钟信号；相位比较器，其用于接收该内部时钟信号和反馈时钟信号以检测其间的相位差；和延迟控制器，其用于接收相位比较器的输出信号以控制该延迟线的相位延迟。
根据本发明，若在进入省电模式之后在比较内部时钟信号与反馈时钟信号的相位彼此之后，用于更新相位的时间太短，则用于相位更新的时间可根据比较结果而加长。因此，内部时钟信号与反馈时钟信号彼此同步使得可防止正常数据传输降级。为此，需要延迟结构以当进入省电模式时感测且延迟控制信号时钟输出的缘。为了满足该需要，将在本发明中利用一种时钟缘延迟单元。
附图说明
图1为说明通用延迟锁定回路(DLL)的基本操作的概念图；
图2为DLL电路的方块图；
图3为图2的DLL操作的时序图；
图4为根据本发明的实施例的DLL电路的方块图；
图5为图4中所展示的省电模式控制器和时钟缓冲器的详细电路图；
图6为图4中所展示的时钟缘延迟的详细电路图；
图7为图4中所展示的DLL操作的时序图；
图8A和图8B为说明当将图2中所展示的先前技术的DLL应用于半导体内存装置时的仿真结果的曲线图；和
图9A和图9B为说明当将图4的DLL应用于根据本发明的实施例的半导体内存装置时仿真结果的曲线图。
具体实施方式
将参看附图详细描述根据本发明的示例性实施例的延迟锁定回路(DLL)电路。
图4为说明根据本发明的实施例的DLL电路的方块图。
根据本发明的实施例的DLL电路(其用于具有正常模式和用于低功率消耗的省电模式的同步内存装置中)包括DLL 100和控制器200。该DLL 100在省电模式中不执行相位更新，且当退出省电模式时产生具有冻结锁定信息的DLL时钟。当进入省电模式之后历时预定时间时，该控制器200停止执行DLL的相位更新操作，从而为正常模式中的相位更新获得时间裕度。
控制器200由省电模式控制器220和时钟缘延迟单元240构成。该省电模式控制器220响应于时钟启用信号CKE来产生第一控制信号CLKBUFF_ENB，其确定是进入省电模式还是退出省电模式。当进入省电模式时该时钟缘延迟单元240接收该第一控制信号CLKBUFF_ENB且延迟该第一控制信号CLKBUFF_ENB的对应时钟缘，从而将经延迟的第一控制信号作为第二控制信号CLKBUFF_ENB_DELAY予以输出。
DLL 100由时钟缓冲器120和相位更新单元130至170构成。该时钟缓冲器120响应于第二控制信号CLKBUFF_ENB_DELAY而接收且缓冲外部时钟信号CLK和外部时钟禁止信号CLKB，从而将该经缓冲的外部时钟信号作为内部时钟信号REF_CLK予以输出。相位更新单元130至170执行内部时钟信号REF_CLK的相位更新操作。
DLL 100的输出时钟CLK_DLL经由时钟信号线传输至输出缓冲器300，且控制输出缓冲器300的数据的输出时序。
图5为图4中所示的省电模式控制器220和时钟缓冲器120的详细电路图。
该省电模式控制器220包括：第一反转器INV1，其使时钟启用信号CKE反转；第一与非门NAND1，其接收该第一反转器INV1的输出信号和闲置信号IDLE，在省电模式中该闲置信号IDLE的相位与时钟启用信号CKE的相位相反；和第二反转器INV2，其使第一与非门NAND1的输出反转以输出第一控制信号CLKBUFF_ENB。
时钟缓冲器120包括：差动放大器122，其用于比较外部时钟信号CLK与外部时钟禁止信号CLKB以放大经比较的结果；和输出单元124，其用于响应于第二控制信号CLKBUFF_ENB_DELAY将差动放大器122的输出作为内部时钟信号REF_CLK来传输。
差动放大器122包括：启用NMOS晶体管N1，其用于响应于启用信号ENABLE来控制差动放大器122的操作；输入NMOS晶体管N2和N3，其响应于外部时钟信号CLK和外部时钟禁止信号CLKB来控制差动放大器122的暂时时钟信号TMP_CLK；和连接于源极电压与暂时时钟信号TMP_CLK的节点之间的输出PMOS晶体管P1和P2，其根据输入NMOS晶体管N2和N3来确定暂时时钟信号TMP_CLK。
输出单元124包括：第三反转器INV3，其用于接收第二控制信号CLKBUFF_ENB_DELAY以输出经反转的第二控制信号；第四反转器INV4，其用于接收暂时时钟信号TMP_CLK以输出经反转的暂时时钟信号；传输门PASS1，其用于响应于该暂时时钟信号TMP_CLK和该经反转的暂时时钟信号，来输出经反转的第二控制信号；彼此串联连接的多个第五反转器INV5至INV7，其用于接收暂时时钟信号TMP_CLK且循序地使其反转使得输出被延迟预定时间的延迟暂时时钟信号TMP_CLK_DELAY；和第二与非门NAND2，其用于对该经反转的第二控制信号与该延迟暂时时钟信号TMP_CLK_DELAY执行逻辑与非运算，以输出内部时钟信号REF_CLK。
图6为图4中所展示的时钟缘延迟单元240的详细电路图。
如所展示，时钟缘延迟单元240包括：信号延迟单元242，其用于输出被延迟预定时间的信号，该信号的相位与第一控制信号CLKBUFF_ENB的相位相同；和逻辑单元244，其用于接收信号延迟单元242的输出信号和第一控制信号CLKBUFF_ENB以输出第二控制信号CLKBUFF_ENB_DELAY。
该信号延迟单元242包括：串联连接的多个第一反转器INV8、INV9、INV10和INV11；以及连接于相应反转器INV8、INV9、INV10和INV11之间的多个电容器C1、C2、C3和C4。
逻辑单元244包括：与非门NAND3，其用于接收信号延迟单元242的输出信号和第一控制信号CLKBUFF_ENB；和第二反转器INV12，其用于使与非门NAND3的输出反转以输出第二控制信号CLKBUFF_ENB_DELAY。
以下将参看图5和图6说明各种信号的波形。
当进入省电模式时，第一控制信号CLKBUFF_ENB(其为由省电模式控制器220指示当前状态的旗标(flag)信号)转变至逻辑电平“高”。此后，时钟缘延迟单元240接收第一控制信号CLKBUFF_ENB以延迟所接收信号(意即，第一控制信号CLKBUFF_ENB)的上升缘。因此，有可能确保用以更新DLL的相位的时间与第一控制信号CLKBUF_ ENB的延迟量一样多。
接着，当第二控制信号CLKBUFF_ENB_DELAY输入至时钟缓冲器120时，内部时钟信号REF_CLK(意即，时钟缓冲器120的输出信号)自第一逻辑电平(高电平)转变至第二逻辑电平(低电平)，从而执行省电模式操作。
当退出省电模式时，省电模式控制器220的输出信号(即，第一控制信号CLKBUFF_ENB)变成第二逻辑电平(低电平)，且其在行进通过时钟缘延迟单元240时快速启用该时钟缓冲器120。当第一控制信号CLKBUFF_ENB转变至第二逻辑电平(低电平)时，时钟缘延迟单元240延迟第一控制信号CLKBUFF_ENB的上升缘，从而快速启用时钟缓冲器120。若第一控制信号CLKBUFF_ENB的相位与上述情况相反，则时钟缘延迟单元240应经设计，使得其延迟第一控制信号CLKBUFF_ENB的下降缘。
图7为图4中所示的DLL操作的时序图。
如所示，当时钟启用信号CKE重复其周期模式，使得其在退出省电模式之后使第一电平维持三个时钟且随后再次进入省电模式时，第一控制信号CLKBUFF_ENB的上升缘经延迟，以确保足以更新相位的时间。
因此，因为足以更新该相位，所以比较反馈时钟信号FEEDBACK CLOCK与内部时钟信号REF_CLK，且精确感测失真量，且接着，追踪该内部时钟信号REF_CLK。另外，当进入省电模式一段长时间而储存省电状态的当前状态时，第一控制信号CLKBUFF_ENB维持在第一逻辑电平中，使得低功率操作成为可能。
图8A和图8B为说明当将图2中所示的先前技术的DLL应用于半导体内存装置时的模拟结果的曲线图。
图8A说明完成初始锁定操作之后在有效状态中读取操作的模拟结果。
如所示，与外部时钟信号CLK相比，选通输出信号UDQS具有110ps的误差(skew)，其中该选通输出信号UDQS为DRAM的选通输出信号。
图8B展示在3μs中频繁重复省电模式操作之后在有效状态中读取操作的模拟结果，其中时钟启用信号CKE具有非常短的周期。
如所示，可以理解，与外部时钟信号CLK相比，选通输出信号UDQS失真约700ps。
图9A和图9B为说明当将图4的发明性DLL应用于根据本发明的半导体内存装置时模拟结果的曲线图。
图9A和图9B代表当如图8A和图8B中所说明的相同模式应用于本发明的实施例的DLL电路时的模拟结果。图9A和图9B的实验条件分别与图8A和图8B的实验条件相同。
如所示，在进入省电模式之前，选通输出信号UDQS信号具有103ps的误差。当在历时3μs之后再次在有效状态中执行读取操作时，与外部时钟信号CLK相比，选通输出信号UDQS信号具有105ps的误差。
根据本发明，当以如此方式(使得在退出省电模式之后在短时间中执行相位更新，且其后内存装置再次进入省电模式)快速重复进入省电模式/自省电模式退出时，可预先防止更新相位的操作错误。因此，有效防止DLL锁定失败，使得DLL电路更稳定操作。
本申请案含有与韩国专利申请案第KR 2005-91671和2005-117122(分别于2005年9月29日、2005年12月2日在韩国专利局申请)相关的发明，其整个内容以引用方式并入本文中。
虽然已参看特定较佳实施例来描述本发明，但是本领域的技术人员将明白，可在不偏离如所附权利要求书所界定的本发明的精神和范畴情况下做出各种变化和修改。

Claims (20)

1.一种具有正常操作模式和省电操作模式的同步内存装置，其包含：
延迟锁定回路(DLL)，其用于当退出该省电模式时产生具有冻结锁定信息的DLL时钟；和
控制器，其用于当进入该省电模式之后历时预定时间时排除该DLL的相位更新操作，从而为在该正常模式下进行的相位更新操作获得时间裕度。
2.如权利要求1的同步内存装置，其中该DLL包括时钟缓冲器，该时钟缓冲器通过缓冲外部时钟来产生内部时钟，从而基于该内部时钟执行该相位更新操作。
3.如权利要求2的同步内存装置，其中该控制器控制该时钟缓冲器的驱动。
4.一种延迟锁定回路，其包含：
省电模式控制器，其用于响应于时钟启用信号，来产生确定省电模式的起始和终止的第一控制信号；
时钟缘延迟单元，其用于当进入该省电模式时接收且延迟该第一控制信号，且将该经延迟的第一控制信号作为第二控制信号予以输出；
时钟缓冲器，其用于响应于该第二控制信号来缓冲外部时钟信号，且将该经缓冲的外部时钟信号作为内部时钟信号予以输出；和
相位更新单元，其用于执行该内部时钟信号的相位更新操作。
5.如权利要求4的DLL，其中当进入该省电模式时，该时钟缘延迟单元延迟该第一控制信号的时钟缘。
6.如权利要求4的DLL，其中当退出该省电模式时，该时钟缘延迟单元在不延迟该第一控制信号情况下输出该第二控制信号。
7.如权利要求4的DLL，其中该时钟缘延迟单元包括：
信号延迟单元，其用于基于该第一控制信号输出被延迟预定时间的信号，该信号与该第一控制信号同相；和
逻辑单元，其用于接收该信号延迟单元的输出信号和该第一控制信号，以输出该第二控制信号。
8.如权利要求7的DLL，其中该信号延迟单元包括：
串联连接的多个反转器；和
连接于相应反转器之间的多个电容器。
9.如权利要求7的DLL，其中该逻辑单元包括：
与非门，其用于接收该信号延迟单元的该输出信号和该第一控制信号；和
反转器，其用于使该与非门的输出信号反转，且将该经反转的信号作为该第二控制信号予以输出。
10.如权利要求4的DLL，其中该省电模式控制器接收该时钟启用信号，使得当进入该省电模式时输出具有第一逻辑电平的该第一控制信号，且当退出该省电模式时输出具有第二逻辑电平的该第一控制信号。
11.如权利要求10的DLL，其中该省电模式控制器包括：
第一反转器，其用于使该时钟启用信号反转；
与非门，其用于接收该第一反转器的输出信号和闲置信号，在该省电模式中，该闲置信号的相位与该时钟启用信号的相位相反；和
第二反转器，其用于使该与非门的输出信号反转，且将该经反转的信号作为该第一控制信号予以输出。
12.如权利要求4的DLL，其中该时钟缓冲器包括：
差动放大器，其用于放大该外部时钟信号与经反转的外部时钟信号之间的电压差；和
输出单元，其用于基于该差动放大器的输出信号和该第二控制信号，来输出该内部时钟信号。
13.如权利要求12的DLL，其中该输出单元包括：
第一反转器，其用于使该第二控制信号反转，以输出经反转的第二控制信号；
第二反转器，其用于使该差动放大器的该输出信号反转，以输出经反转的输出信号；
传输门，其用于响应于该差动放大器的该输出信号和该第二反转器的该经反转的输出信号，来传输该经反转的第二控制信号；
具有串联连接的多个反转器的反转器链，其用于使该差动放大器的该输出信号反转，以输出被延迟预定时间的信号；和
与非门，其用于对该经反转的第二控制信号与该反转器链的输出信号执行逻辑与非运算，从而输出该内部时钟信号。
14.如权利要求4的DLL，其中该相位更新单元包括：
延迟线，其用于延迟该内部时钟信号，以输出经延迟的内部时钟信号；
虚设延迟线，其构造大体上相同于该延迟线的构造；
延迟复制模型，其用于按照内存装置中的时钟信号的延迟因子，来模型化该虚设延迟线的输出信号，从而输出反馈时钟信号；
相位比较器，其用于接收该内部时钟信号和该反馈时钟信号，以检测其间的相位差；和
延迟控制器，其用于接收该相位比较器的输出信号，以控制该延迟线和该虚设延迟线的相位延迟。
15.一种具有正常模式和省电模式的同步内存装置，其包含：
省电模式控制器，其用于响应于时钟启用信号，而产生确定省电模式的起始和终止的第一控制信号；
时钟缘延迟单元，其用于当进入该省电模式时接收该第一控制信号且延迟该第一控制信号的对应时钟缘，从而将该经延迟的第一控制信号作为第二控制信号予以输出；
时钟缓冲器，其用于响应于该第二控制信号来缓冲外部时钟信号，从而将该经缓冲的外部时钟信号作为内部时钟信号予以输出；
延迟线，其用于延迟该内部时钟信号，以输出经延迟的内部时钟信号；
相位比较器，其用于接收该内部时钟信号和反馈时钟信号，以检测其间的相位差；和
延迟控制器，其用于接收该相位比较器的输出信号，以控制该延迟线的相位延迟。
16.如权利要求15的同步内存装置，其进一步包含：
虚设延迟线，其构造大体上相同于该延迟线的构造；和
延迟复制模型，其用于按照该内存装置中的该时钟信号的延迟因子，来模型化该虚设延迟线的输出信号，从而输出该反馈时钟信号。
17.如权利要求15的同步内存装置，其中该时钟缘延迟单元包括：
信号延迟单元，其用于基于该第一控制信号而输出被延迟预定时间的信号，该信号与该第一控制信号同相；和
逻辑单元，其用于接收该信号延迟单元的输出信号和该第一控制信号，以输出该第二控制信号。
18.如权利要求15的同步内存装置，其中该省电模式控制器包括：
第一反转器，其用于使该时钟启用信号反转；
与非门，其用于接收该第一反转器的输出信号和闲置信号，在该省电模式中，该闲置信号的相位与该时钟启用信号的相位相反；和
第二反转器，其用于使该与非门的输出信号反转，以将该经反转的信号作为该第一控制信号予以输出。
19.如权利要求15的同步内存装置，其中该时钟缓冲器包括：
差动放大器，其用于放大该外部时钟信号与经反转的外部时钟信号之间的电压差；和
输出单元，其用于基于该差动放大器的输出信号和该第二控制信号，来输出该内部时钟信号。
20.如权利要求19的同步内存装置，其中该输出单元包括：
第一反转器，其用于使该第二控制信号反转，以输出经反转的第二控制信号；
第二反转器，其用于使该差动放大器的该输出信号反转，以输出经反转的输出信号；
传输门，其用于响应于该差动放大器的该输出信号和该第二反转器的该经反转的输出信号，来传输该经反转的第二控制信号；
具有串联连接的多个反转器的反转器链，其用于使该差动放大器的该输出信号反转，以输出被延迟预定时间的信号；和
与非门，其用于对该经反转的第二控制信号与该反转器链的输出信号执行逻辑与非运算，从而输出该内部时钟信号。
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