KR100892726B1 - 지연고정루프용 전압 발생 회로, 그를 포함하는 반도체메모리 장치, 및 지연고정루프용 전압 발생 방법 - Google Patents
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Abstract
본 발명은 지연고정루프용 내부 전압을 발생하는 지연고정루프용 전압 발생 회로, 그를 포함하는 반도체 메모리 장치, 및 지연고정루프용 전압 발생 방법에 관한 것으로서, 지연고정루프용 내부 전압을 표현하는 피드백 전압과 기준 전압을 비교하여, 상기 비교 결과를 제 1 검출 신호로 출력하는 제 1 검출부; 파워다운 모드의 탈출 시점을 검출하여, 상기 파워다운 모드의 탈출 시점 이후 소정 폭의 인에이블 구간을 갖는 제 2 검출 신호를 제공하는 제 2 검출부; 및 상기 제 1 검출 신호와 상기 제 2 검출 신호 중 최소한 하나가 인에이블 상태일 때 상기 내부 전압을 구동하여 출력하는 전압 구동부;를 포함함으로써, 내부 전압의 레벨을 안정적으로 유지할 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 지연고정루프용 내부 전압을 발생하는 지연고정루프용 전압 발생 회로, 그를 포함하는 반도체 메모리 장치, 및 지연고정루프용 전압 발생 방법에 관한 것이다.
일반적으로, 동기식 반도체 메모리 장치는 클럭 신호에 동기되어 데이터를 입/출력한다. 이러한 동기식 반도체 메모리 장치의 경우, 외부로부터 입력되는 클럭 신호에 동기된 내부 클럭 신호를 발생하기 위한 내부 클럭 발생 회로를 구비한다.
상기 내부 클럭 발생 회로는 다양한 방식으로 구현될 수 있는데, 특히, 내부 클럭 신호의 지연량을 정확하게 조절할 수 있는 지연고정루프(Delay Locked Loop: DLL)가 주로 사용된다.
지연고정루프는 정확한 지연 및 고정 동작을 위해서 전원을 안정적으로 공급 받아야 한다. 따라서, 종래의 반도체 메모리 장치에는 지연고정루프용 내부 전압을 발생하는 전압 발생 회로가 따로 구비되며, 이를 도 1을 참조하여 살펴보면 아래와 같다.
즉, 종래의 반도체 메모리 장치는, 도 1에 도시된 바와 같이, 지연고정루프용 내부 전압 VDLL을 발생하는 전압 발생 회로(10)와, 내부 전압 VDLL을 동작 전압으로 입력받아 클럭 신호 CLK를 지연 및 고정하여 내부 클럭 신호 DLLCLK로 출력하는 지연고정루프(12)를 포함한다.
구체적으로, 전압 발생 회로(10)는 내부 전압 VDLL을 발생하며, 기준 전압 VREF과 내부 전압 VDLL을 분배한 전압의 레벨을 비교하여 내부 전압 VDLL의 레벨을 일정하게 유지시킨다.
즉, 전압 발생 회로(10)에 입력되는 기준 전압 VREFI은 기준 전압 발생기(도시되지 않음)에서 제공되는 전압으로서, 타겟 내부 전압 VDLL 레벨의 1/2을 갖는다. 그리고, NMOS 트랜지스터들(N1,N2)의 분배에 의해 노드(ND1)는 내부 전압 VDLL의 1/2 레벨로 유지된다.
이때, 내부 전압 VDLL의 레벨이 하강하여 노드(ND1)의 전위가 내부 전압 VDLL 레벨보다 낮아지는 경우, 연산 증폭기(AMP1)의 동작에 의해 노드(ND2)는 로우 레벨로 된다. 노드(ND2)가 로우 레벨로 됨에 따라 PMOS 트랜지스터(P1)가 턴 온되어 내부 전압 VDLL의 레벨이 상승하게 된다.
이후, 내부 전압 VDLL의 레벨이 특정 값 이상으로 상승하면, 노드(ND1)의 전위가 내부 전압 VDLL 레벨보다 높아져서, 연산 증폭기(AMP1)의 동작에 의해 노 드(ND2)는 하이 레벨로 된다. 따라서, PMOS 트랜지스터(P1)가 턴 오프되어 내부 전압 VDLL의 레벨은 하강하게 된다.
이와 같은 방법으로 전압 발생 회로(10)는 지연고정루프(12)에서 필요로 하는 타겟 내부 전압 VDLL을 공급 및 유지하며, 지연고정루프(12)는 내부 전압 VDLL을 공급받아 턴 온되어 클럭 신호 CLK에 대한 지연 및 고정을 수행한다.
하지만, 이러한 전압 발생 회로(10)를 포함하는 종래의 반도체 메모리 장치의 경우, 특정한 상황에서 내부 전압 VDLL 레벨이 급격히 하강하는 경우가 발생할 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 일반적인 반도체 메모리 장치에서는 전력 소모를 최소로 하기 위한 파워다운 모드 진입(PDEN)시 클럭 인에이블 신호 CKE가 로우 레벨로 하강한다.
그리고, 소정 시간 뒤에 클럭 인에이블 신호 CLKE가 하이 레벨로 상승하는 시점에 파워다운 모드 탈출(PDEX)이 이루어지는데, 파워다운 모드 탈출(PDEX)시 지연고정루프용 내부 전원 VDLL이 타겟 레벨보다 많이 떨어지는 현상이 발생한다.
즉, 파워다운 모드 진입(PDEN) 이후 지연고정루프가 동작을 하지 않고 있다가 파워다운 모드 탈출(PDEX)시 지연고정루프가 갑자기 동작함에 따라 사용 전압인 내부 전압 VDLL 레벨이 도 2에 표기된 점선 원 부분(20)과 같이 일시적으로 떨어지는 현상이 발생한다.
특히, 파워다운 모드 탈출(PDEX) 후 바로 리드 동작이 있는 경우, 지연고정루프가 파워다운 모드 탈출(PDEX) 직후에 바로 턴 온됨에 따라 내부 전압 VDLL 레 벨이 급격히 저하하며, 그에 따라, 내부 클럭 CLLCLK이 정상보다 더 지연되어 출력될 수 있다.
이 경우, 내부 클럭 CLLCLK에 동기되어 동작하는 데이터 패스도 그만큼 지연되어 데이터가 정상보다 늦게 출력될 수 있으며, 그에 따라, 데이터 출력 액세스 시간인 'tAC'를 만족하지 못할 수 있는 문제점이 있다.
본 발명은 지연고정루프의 급동작으로 인하여 지연고정루프용 내부 전압의 레벨이 불안정해지는 것을 방지할 수 있는 지연고정루프용 전압 발생 회로를 제공한다.
본 발명은 지연고정루프의 급동작으로 인하여 지연고정루프용 내부 전압의 레벨이 불안정해지는 것을 방지할 수 있는 반도체 메모리 장치를 제공한다.
본 발명은 지연고정루프의 급동작으로 인하여 지연고정루프용 내부 전압의 레벨이 불안정해지는 것을 방지할 수 있는 지연고정루프용 전압 발생 방법을 제공한다.
본 발명의 일면에 따른 지연고정루프용 전압 발생 회로는, 지연고정루프용 내부 전압을 표현하는 피드백 전압과 기준 전압을 비교하여, 상기 비교 결과를 제 1 검출 신호로 출력하는 제 1 검출부; 파워다운 모드의 탈출 시점을 검출하여, 상기 파워다운 모드의 탈출 시점 이후 소정 폭의 인에이블 구간을 갖는 제 2 검출 신호를 제공하는 제 2 검출부; 및 상기 제 1 검출 신호와 상기 제 2 검출 신호 중 최소한 하나가 인에이블 상태일 때 상기 내부 전압을 구동하여 출력하는 전압 구동부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 제 2 검출부는 상기 파워다운 모드의 탈출 시점을 클럭 인에이블 신호의 상태로써 검출함이 바람직하며, 특히, 상기 제 2 검출부는 상기 클럭 인에이블 신호를 이용하여 상기 파워다운 모드의 탈출 시점 이후 지연고정루프의 인에이블 시점에 상기 제 2 검출 신호를 인에이블시켜 제공함이 바람직하다.
이러한 상기 제 2 검출부는, 상기 클럭 인에이블 신호를 상기 파워다운 모드의 탈출 시점부터 상기 지연고정루프가 인에이블되는 제 1 시점까지 지연시키는 제 1 지연부; 상기 제 1 지연부의 출력을 제 2 시점까지 지연시키는 제 2 지연부; 및 상기 제 1 지연부의 출력과 상기 제 2 지연부의 출력을 논리 연산하여 상기 제 1 시점에 인에이블되고 상기 제 2 시점까지의 인에이블 구간을 갖는 상기 제 2 검출 신호를 출력하는 논리 연산부;를 포함함이 바람직하다.
여기서, 상기 제 1 및 제 2 지연부 중 최소한 하나는 외부 제어에 의해 지연량이 조절됨이 바람직하며, 특히, 상기 제 1 및 제 2 지연부 중 최소한 하나는 퓨즈 커팅 여부 또는 테스트 신호 상태에 따라 지연량이 조절됨이 바람직하다.
그리고, 상기 전압 구동부는, 상기 제 1 검출 신호와 상기 제 2 검출 신호를 부정 논리합 연산하는 조합부; 및 상기 조합부의 출력에 의하여 상기 내부 전압을 구동하여 출력하는 구동부;를 포함함이 바람직하다.
상기 구성에서, 상기 구동부는, 상기 조합부의 출력 상태에 따라 전압 전압을 선택적으로 상기 내부 전압이 출력되는 출력단으로 공급하는 스위칭 소자; 및 상기 내부 전압을 분압하여 상기 피드백 전압으로 제공하는 분압 소자;를 포함함이 바람직하다.
여기서, 상기 스위칭 소자는 게이트로 상기 조합부의 출력을 인가받아서, 상기 전원 전압을 상기 출력단으로 전달하는 MOS 트랜지스터를 포함함이 바람직하다.
그리고, 상기 분압 소자는 상기 출력단과 접지 전압단 사이에 직렬 연결된 둘 이상의 MOS 트랜지스터형 다이오드를 포함함이 바람직하다.
본 발명의 일면에 따른 반도체 메모리 장치는, 지연동기루프용 내부 전압을 발생하며, 현재 출력되는 상기 내부 전압을 기준 전압과 비교하여 상기 내부 전압의 레벨을 유지하고, 파워다운 모드의 탈출 시점 이후 일정 구간 동안 상기 비교에 대해서 독립적으로 상기 내부 전압의 레벨을 유지하는 전압 발생 회로; 및 상기 내부 전압을 공급받아 클럭 신호에 대한 지연 및 고정을 수행하는 지연고정루프;를 포함함을 특징으로 한다.
상기 구성에서, 상기 전압 발생 회로는 상기 파워다운 모드의 탈출 시점 이후 일정 구간 동안 상기 내부 전압을 구동하여 상기 지연고정루프의 인에이블에 따른 상기 내부 전압의 레벨 하강을 보상함이 바람직하다.
또한, 상기 전압 발생 회로는, 상기 내부 전압을 표현하는 피드백 전압과 기준 전압을 비교하고, 상기 파워다운 모드의 탈출 시점을 검출하며, 상기 비교 결과와 상기 검출 결과를 조합하여 구동 신호로 출력하는 검출 회로; 및 상기 구동 신호에 응답하여 상기 내부 전압을 구동하여 상기 내부 전압의 레벨을 유지하는 전압 구동부;를 포함함이 바람직하다.
여기서, 상기 검출 회로는, 상기 내부 전압을 표현하는 피드백 전압과 기준 전압을 비교하여, 상기 비교 결과를 제 1 검출 신호로 출력하는 제 1 검출부; 상기 파워다운 모드의 탈출 시점을 검출하여, 상기 파워다운 모드의 탈출 시점 이후 소정 폭의 인에이블 구간을 갖는 제 2 검출 신호를 제공하는 제 2 검출부; 및 상기 제 1 검출 신호와 상기 제 2 검출 신호를 조합하여서, 상기 제 1 검출 신호와 상기 제 2 검출 신호 중 최소한 하나가 인에이블 상태일 때 상기 구동 신호를 인에이블시켜 출력하는 조합부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 2 검출부는 상기 파워다운 모드의 탈출 시점을 클럭 인에이블 신호의 상태로써 검출함이 바람직하며, 특히, 상기 제 2 검출부는 상기 클럭 인에이블 신호를 이용하여 상기 파워다운 모드의 탈출 시점 이후 지연고정루프의 인에이블 시점에 상기 제 2 검출 신호를 인에이블시켜 제공함이 바람직하다.
이러한 상기 제 2 검출부는, 상기 클럭 인에이블 신호를 상기 파워다운 모드의 탈출 시점부터 상기 지연고정루프가 인에이블되는 제 1 시점까지 지연시키는 제 1 지연부; 상기 제 1 지연부의 출력을 제 2 시점까지 지연시키는 제 2 지연부; 및 상기 제 1 지연부의 출력과 상기 제 2 지연부의 출력을 논리 연산하여 상기 제 1 시점에 인에이블되고 상기 제 2 시점까지의 인에이블 구간을 갖는 상기 제 2 검출 신호를 출력하는 논리 연산부;를 포함함이 바람직하다.
여기서, 상기 제 1 및 제 2 지연부 중 최소한 하나는 외부 제어에 의해 지연량이 조절됨이 바람직하며, 특히, 상기 제 1 및 제 2 지연부 중 최소한 하나는 퓨즈 커팅 여부 또는 테스트 신호 상태에 따라 지연량이 조절됨이 바람직하다.
그리고, 상기 조합부는 상기 제 1 검출 신호와 상기 제 2 검출 신호를 부정 논리합 연산하여 상기 구동 신호로 출력하는 노아 게이트를 포함함이 바람직하다.
한편, 상기 전압 구동부는, 상기 구동 신호의 상태에 따라 전압 전압을 선택적으로 상기 내부 전압이 출력되는 출력단으로 공급하는 스위칭 소자; 및 상기 내 부 전압을 분압하여 상기 피드백 전압으로 제공하는 분압 소자;를 포함함이 바람직하다.
여기서, 상기 스위칭 소자는 게이트로 상기 구동 신호를 인가받아서, 상기 전원 전압을 상기 출력단으로 전달하는 MOS 트랜지스터를 포함함이 바람직하다.
그리고, 상기 분압 소자는 상기 출력단과 접지 전압단 사이에 직렬 연결된 둘 이상의 MOS 트랜지스터형 다이오드를 포함함이 바람직하다.
본 발명의 다른 일면에 따른 반도체 메모리 장치는, 지연동기루프용 내부 전압을 발생하며, 현재 출력되는 상기 내부 전압을 기준 전압과 비교하여 상기 내부 전압의 레벨을 유지하고, 클럭 인에이블 신호의 상태에 따라 일정 구간 동안 상기 비교에 대해서 독립적으로 상기 내부 전압의 레벨을 유지하는 전압 발생 회로; 및 상기 내부 전압을 공급받아 클럭 신호에 대한 지연 및 고정을 수행하는 지연고정루프;를 포함함을 특징으로 한다.
상기 구성에서, 상기 전압 발생 회로는 상기 클럭 인에이블 신호의 상승 에지 시점 이후 일정 구간 동안 상기 내부 전압을 구동하여 상기 지연고정루프의 인에이블에 따른 상기 내부 전압의 레벨 하강을 보상함이 바람직하다.
또한, 상기 전압 발생 회로는, 상기 내부 전압을 표현하는 피드백 전압과 기준 전압을 비교하여, 상기 비교 결과를 제 1 검출 신호로 출력하는 제 1 검출부; 상기 클럭 인에이블 신호의 상태를 검출하여, 상기 클럭 인에이블 신호의 상승 에지 시점 이후 소정 폭의 인에이블 구간을 갖는 제 2 검출 신호를 제공하는 제 2 검출부; 및 상기 제 1 검출 신호와 상기 제 2 검출 신호 중 최소한 하나가 인에이블 상태일 때 상기 내부 전압을 구동하여 출력하는 전압 구동부;를 포함함이 바람직하다.
여기서, 상기 제 2 검출부는, 상기 클럭 인에이블 신호를 상기 지연고정루프가 인에이블되는 제 1 시점까지 지연시키는 제 1 지연부; 상기 제 1 지연부의 출력을 제 2 시점까지 지연시키는 제 2 지연부; 및 상기 제 1 지연부의 출력과 상기 제 2 지연부의 출력을 논리 연산하여 상기 제 1 시점에 인에이블되고 상기 제 2 시점까지의 인에이블 구간을 갖는 상기 제 2 검출 신호를 출력하는 조합부;를 포함함이 바람직하다.
그리고, 상기 전압 구동부는, 상기 제 1 검출 신호와 상기 제 2 검출 신호를 부정 논리합 연산하는 조합부; 및 상기 조합부의 출력에 의하여 상기 내부 전압을 구동하여 출력하는 구동부;를 포함함이 바람직하다.
본 발명의 일면에 따른 지연고정루프용 전압 발생 방법은, 지연고정루프용 내부 전압을 표현하는 피드백 전압과 기준 전압을 비교하여, 상기 비교 결과를 제 1 검출 신호로 제공하는 제 1 검출 단계; 파워다운 모드의 탈출 시점을 검출하여, 상기 파워다운 모드의 탈출 시점 이후 소정 폭의 인에이블 구간을 갖는 제 2 검출 신호를 제공하는 제 2 검출 단계; 및 상기 제 1 검출 신호와 상기 제 2 검출 신호 중 최소한 하나가 인에이블 상태일 때 상기 내부 전압을 구동하여 지연고정루프로 제공하는 전압 발생 단계;를 포함함을 특징으로 한다.
상기 방법에서, 상기 제 2 검출 단계는 상기 파워다운 모드의 탈출 시점을 클럭 인에이블 신호의 상태로써 판단함이 바람직하며, 특히, 상기 제 2 검출 단계 는 상기 클럭 인에이블 신호를 이용하여 상기 파워다운 모드의 탈출 시점 이후 상기 지연고정루프가 인에이블되는 시점부터 소정 폭의 인에이블 구간을 갖는 상기 제 2 검출 신호를 제공함이 바람직하다.
이러한, 상기 제 2 검출 단계는, 상기 클럭 인에이블 신호를 상기 파워다운 모드의 탈출 시점 이후 상기 지연고정루프가 인에이블되는 제 1 시점까지 지연시키는 단계; 상기 제 1 시점까지 지연된 신호를 제 2 시점까지 지연시키는 단계; 및 상기 제 1 시점까지 지연된 신호와 상기 제 2 시점까지 지연된 신호를 논리 연산하여 상기 제 1 시점에 인에이블되고 상기 제 2 시점까지의 인에이블 구간을 갖는 상기 제 2 검출 신호를 출력하는 단계;를 포함함이 바람직하다.
본 발명은 지연고정루프가 급동작할 때 지연고정루프용 내부 전압을 구동하여 상기 내부 전압의 레벨 강하를 보상하는 지연고정루프용 전압 발생 회로를 제공함으로써, 내부 전압의 레벨을 안정적으로 유지할 수 있는 효과가 있다.
본 발명은 지연고정루프가 급동작할 때 지연고정루프용 내부 전압을 구동하여 상기 내부 전압의 레벨 강하를 보상하는 반도체 메모리 장치를 제공함으로써, 내부 전압의 레벨을 안정적으로 유지할 수 있는 효과가 있다.
본 발명은 지연고정루프가 급동작할 때 지연고정루프용 내부 전압을 구동하여 상기 내부 전압의 레벨 강하를 보상하는 지연고정루프용 전압 발생 방법을 제공함으로써, 내부 전압의 레벨을 안정적으로 유지할 수 있는 효과가 있다.
본 발명은 지연고정루프가 급동작할 경우 지연고정루프용 내부 전압을 구동하여 상기 내부 전압의 레벨 강하를 보상함으로써, 상기 내부 전압 레벨을 안정적으로 유지할 수 있는 지연고정루프용 전압 발생 회로, 그를 포함하는 반도체 메모리 장치, 및 지연고정루프용 전압 발생 방법을 제공한다. 특히, 본 발명은 파워다운 모드 탈출 이후 바로 리드 동작이 수행되는 경우에 상기 내부 전압의 레벨 강하로 인한 지연고정루프의 출력 지연 현상을 방지할 수 있다.
구체적으로, 도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치는 전압 발생 회로(30)와 지연고정루프(38)를 포함한다.
전압 발생 회로(30)는 지연동기루프용 내부 전압 VDLL을 발생하며, 현재 출력되는 내부 전압 VDLL을 기준 전압 VREFI과 비교하여 내부 전압 VDLL의 레벨을 유지하고, 제어 신호 CTRL의 상태에 따라 일정 구간 동안 상기 비교에 대하여 독립적으로 내부 전압 VDLL의 레벨을 유지한다.
여기서, 제어 신호 CTRL는 지연고정루프(38)가 동작 상태를 알 수 있는 신호로서, 대표적으로 클럭 인에이블 신호 CKE가 제어 신호 CTRL로 이용될 수 있다. 즉, 클럭 인에이블 신호 CKE가 하이 레벨에서 로우 레벨로 되는 것에 대응하여 지연고정루프(38)가 턴 온 상태에서 턴 오프 상태로 되고, 클럭 인에이블 신호 CKE가 로우 레벨에서 하이 레벨로 되는 것에 대응하여 지연고정루프(38)가 턴 오프 상태에서 턴 온 상태로 되므로, 클럭 인에이블 신호 CKE로써 지연고정루프(38)의 동작 상태를 알 수 있다.
또한, 제어 신호 CTRL는 특정 동작 모드의 진입 또는 탈출에 대응되는 상태 를 갖는 신호일 수 있다. 여기서, 상기 특정 동작 모드는 대표적으로 파워다운 모드에 대응될 수 있다. 즉, 파워다운 모드 진입시 지연고정루프(38)가 턴 오프 상태로 되고, 파워다운 모드 탈출시 지연고정루프(38)가 턴 오프 상태로 되므로, 이러한 파워다운 동작 모드의 진입과 탈출에 대응하는 상태를 갖는 제어 신호 CTRL가 전압 발생 회로(30)로 입력될 수 있다.
특히, 제어 신호 CTRL가 파워다운 모드의 진입과 탈출에 대응되는 상태를 갖는 경우, 제어 신호 CTRL로서 클럭 인에이블 신호 CKE가 이용될 수 있다. 참고로, 클럭 인에이블 신호 CKE는 파워다운 모드 또는 셀프 리프레쉬 모드의 진입에 대응하여 하이 레벨에서 로우 레벨로 천이하고, 파워다운 모드 또는 셀프 리프레쉬 모드의 탈출에 대응하여 로우 레벨에서 하이 레벨로 천이한다.
이러한 제어 신호 CTRL와 기준 전압 VREFI을 입력받아 내부 전압 VDLL을 구동하는 전압 발생 회로(30)는 두 검출부(31,33)와 전압 구동부(34)를 포함하여 구성될 수 있다.
검출부(31)는 제어 신호 CTRL를 이용하여 지연고정루프(38)의 동작 상태를 검출하여 상기 검출 결과를 검출 신호 DET1로 제공한다. 특히, 검출부(31)는 제어 신호 CTRL로써 파워다운 모드와 같이 지연고정루프(38)가 턴 오프 상태로 되는 특정 모드의 탈출 시점을 검출함으로써, 상기 특정 모드 탈출 이후 지연고정루프(38)가 턴 온되는 시점부터 소정 폭의 인에이블 구간을 갖는 검출 신호 DET1를 제공함이 바람직하다.
이를 위해, 검출부(31)는 두 지연부(DL1,DL2)와 논리 연산부(32)를 포함하여 구성될 수 있다.
지연부(DL1)는 제어 신호 CTRL를 지연시켜 지연 제어 신호 CTRLD1로 출력하되, 제어 신호 CTRL를 특정 모드(예컨대, 파워다운 모드) 탈출 시점부터 지연고정루프(38)의 턴 온 시점까지 지연시켜 지연 제어 신호 CTRLD1로 출력함이 바람직하다.
여기서, 지연부(DL1)는 외부 제어에 의해 지연량이 가변될 수 있으며, 특히, 퓨즈 커팅 여부 또는 테스트 신호의 상태에 따라 상기 지연량이 가변될 수 있다. 그 예로서, 지연부(DL1)가 다수의 유닛 지연 셀(도시되지 않음)로 구성되고, 퓨즈 또는 테스트 신호에 의해 상기 유닛 지연 셀들이 제어 신호 CTRL의 지연 경로에 선택적으로 연결됨으로써, 지연량이 제어되는 구성이 개시될 수 있다.
그리고, 지연부(DL2)는 지연 제어 신호 CTRLD1를 지연시켜 지연 제어 신호 CTRLD2로 출력하며, 지연부(DL2)의 지연량에 대응하여 검출 신호 DET1의 인에이블 폭이 결정될 수 있다.
여기서, 지연부(DL2)는 지연부(DL1)와 마찬가지로 외부 제어에 의해 지연량이 가변될 수 있다.
논리 연산부(32)는 지연 제어 신호 CTRLD1와 지연 제어 신호 CTRLD2를 논리 연산하여 검출 신호 DET1로 출력한다. 이때, 검출 신호 DET1는 특정 모드(예컨대, 파워다운 모드) 탈출 이후 지연고정루프(38)가 턴 온되는 시점에 인에이블되고 지연부(DL2)의 지연량에 대응되는 인에이블 구간을 가질 수 있다.
이러한 논리 연산부(32)는 지연 제어 신호 CTRLD2를 반전하여 반전 지연 제 어 신호 CTRL2B로 출력하는 인버터(INV1), 지연 제어 신호 CTRLD1와 반전 지연 제어 신호 CTRL2B를 논리 연산하는 낸드 게이트(NA), 및 낸드 게이트(NA)의 출력을 반전하여 검출 신호 DET1로 출력하는 인버터(INV2)를 포함하여 구성될 수 있다.
한편, 검출부(33)는 내부 전압 VDLL을 표현하는 피드백 전압 VFB과 기준 전압 VREFI을 비교하여, 상기 비교 결과를 검출 신호 DET2로 출력한다. 여기서, 기준 전압 VREFI은 내부 전압 VDLL 이하의 레벨을 갖는 것이 바람직하며, 일 예로, 내부 전압 VDLL의 1/2 레벨을 가질 수 있다. 특히, 기준 전압 VREFI은 일반적인 밴드갭(Bandgap) 기준 전압 발생 회로(도시되지 않음)에서 발생하는 전압임이 바람직하다.
이러한 검출부(33)는 기준 전압 VREFI과 피드백 전압 VFB의 레벨을 비교하여 비교 결과를 소정 논리 레벨의 신호로 출력하는 연산 증폭기(AMP2)와, 연산 증폭기(AMP2)의 출력을 반전하여 검출 신호 DET2로 출력하는 인버터(INV3)를 포함하여 구성될 수 있다. 여기서, 연산 증폭기(AMP2)는 기준 전압 VREFI이 피드백 전압 VFB의 레벨보다 높을 때 로우 레벨의 신호를 출력하고 기준 전압 VREFI이 피드백 전압 VFB의 레벨보다 낮을 때 하이 레벨의 신호를 출력함이 바람직하다.
전압 구동부(34)는 검출부(31)에서 출력되는 검출 신호 DET1와 검출부(33)에서 출력되는 검출 신호 DET2 중 최소한 하나가 인에이블 상태일 때 내부 전압 VDLL을 구동하여 출력하며, 조합부(35)와 구동부(36)를 포함하여 구성될 수 있다.
조합부(35)는 검출 신호 DET1와 검출 신호 DET2를 부정 논리합 연산하여 구동 신호 DRV로 출력하며, 노아 게이트(NR)를 포함하여 구성됨이 바람직하다.
구동부(36)는 구동 신호 DRV에 의하여 내부 전압 VDLL을 구동하여 출력하며, 스위칭 소자와 분압 소자를 포함하여 구성됨이 바람직하다.
여기서, 상기 스위칭 소자는 구동 신호 DRV의 상태에 따라 전원 전압 VDD을 선택적으로 내부 전압 VDLL이 출력되는 출력단으로 공급하며, 게이트로 구동 신호 DRV를 인가받아서 전원 전압 VDD을 상기 출력단으로 전달하는 MOS 트랜지스터를 포함하여 구성됨이 바람직하다. 이때, 상기 MOS 트랜지스터는 PMOS 트랜지스터(P2)임이 바람직하다.
그리고, 상기 분압 소자는 내부 전압 VDLL을 분압하여 피드백 전압 FB으로 제공하며, 상기 출력단과 접지 전압 VSS단 사이에 직렬 연결된 둘 이상의 MOS 트랜지스터형 다이오드를 포함하여 구성됨이 바람직하다. 이때, 상기 MOS 트랜지스터형 다이오드들은 NMOS 트랜지스터형 다이오드들(N3,N4)임이 바람직하며, 기준 전압 VREFI이 타겟 내부 전압 VDLL의 1/2 레벨인 경우, NMOS 트랜지스터형 다이오드들(N3,N4)이 현재 내부 전압 VDLL의 레벨을 1/2로 분압하여 피드백 전압 FB으로 출력함이 바람직하다.
지연 고정 루프(38)는 내부 전압 VDLL을 구동 전압으로 공급받으며, 클럭 신호 CLK를 지연 및 고정하여 데이터의 출력 시점을 결정하는 내부 클럭 신호 DLLCLK로 출력한다.
이러한 구성을 갖는 본 발명에 따른 반도체 메모리 장치의 동작을 도 3 및 도 4를 참조하여 상세히 살펴보면 아래와 같다.
우선, 반도체 메모리 장치의 정상 모드시 기준 전압 VREFI과 전원 전압 VDD 에 의하여 소정 레벨을 갖는 지연고정루프(38)용 내부 전압 VDLL이 발생하고, 상기 내부 전압 VDLL은 두 NMOS 트랜지스터형 다이오드(N3,N4)를 통해 분압되어 피드백 전압 FB으로 발생한다.
그리고, 피드백 전압 FB은 연산 증폭기(AMP2)를 통해 기준 전압 VREFI과 비교되고, 상기 비교 결과가 인버터(INV3)를 거쳐 검출 신호 DET로 출력된다.
이때, 피드백 전압 VFB 레벨이 기준 전압 VREFI 레벨보다 낮은 경우, 즉, 내부 전압 VDLL의 레벨이 타겟보다 낮은 경우, 하이 레벨의 검출 신호 DET2가 발생한다. 이러한 하이 레벨의 검출 신호 DET2는 낸드 게이트(NR)를 거쳐 로우 레벨의 구동 신호 DRV로 출력되고, 구동 신호 DRV가 로우 레벨로 됨에 따라 PMOS 트랜지스터(P2)가 구동, 즉, 턴 온되어 내부 전압 VDLL의 레벨이 상승하게 된다.
이후, 내부 전압 VDLL의 레벨이 특정 값 이상으로 상승하면, 피드백 전압 VFB이 기준 전압 VREFI 레벨보다 높아져서, 로우 레벨의 검출 신호 DET2가 발생한다. 이때, 제어 신호 CTRL가 디스에이블 상태인 경우, 검출 신호 DET1는 로우 레벨 상태로 유지되므로, 두 검출 신호 DET1, DET2의 조합에 의해 하이 레벨의 구동 신호 DRV가 출력된다. 따라서, PMOS 트랜지스터(P2)가 턴 오프되어 내부 전압 VDLL의 레벨은 하강하게 된다.
이러한 내부 전압 VDLL을 표현하는 피드백 전압 VFB과 기준 전압 VREFI의 레벨 비교를 통하여, 정상 모드시 내부 전압 VDLL이 타겟 레벨로 유지될 수 있다.
다음, 반도체 메모리 장치가 파워다운 모드와 같이 특정 모드로 동작하는 경우, 제어 신호 CTRL가 인에이블되고, 지연부(DL1)는 제어 신호 CTRL의 소정 에지를 기준으로 지연고정루프(38)의 턴 온 시점(DLL ON)까지, 즉, 'D1'만큼 제어 신호 CTRL를 지연시킨다.
예를 들어, 제어 신호 CTRL가 클럭 인에이블 신호 CKE이며, 파워다운 모드 진입(PDEN)에 대응하여 클럭 인에이블 신호 CKE가 하이 레벨에서 로우 레벨로 천이하고, 파워다운 모드 탈출(PDEX)에 대응하여 클럭 인에이블 신호 CKE가 로우 레벨에서 하이 레벨로 천이한다고 가정해 보자.
이 경우, 지연부(DL1)는 클럭 인에이블 신호 CKE를 입력받아서 파워다운 모드 탈출(PDEX) 시점, 즉, 클럭 인에이블 신호 CKE의 상승 에지를 기준으로 지연고정루프(38)의 턴 온 시점(DLL ON)까지 클럭 인에이블 신호 CKE를 지연시킴이 바람직하다.
지연부(DL1)에 의해 'D1'만큼 지연된 신호 CTRLD1는 지연부(DL2)로 입력되어 'D2'만큼 지연된 후 인버터(INV1)를 거쳐 반전 지연 제어 신호 CTRLD2B로 출력된다. 이때, 지연부(DL2)의 지연량 'D2'는 후술할 검출 신호 DET1의 펄스 폭을 결정한다.
그리고, 지연부(DL1)를 거쳐 발생하는 지연 제어 신호 CTRLD1와, 지연부(DL2) 및 인버터(INV1)를 거쳐 발생하는 반전 지연 제어 신호 CTRLD2B는 낸드 게이트(NA)와 인버터(INV2)를 통해 논리 연산되어 검출 신호 DET1로 출력된다. 이때, 검출 신호 DET1는 지연고정루프(38)의 턴 온 시점(DLL ON)부터 'D2' 만큼의 인에이블 구간을 갖는 펄스 신호임이 바람직하다.
이와 같이 지연고정루프(38)의 턴 온 시점(DLL ON)부터 검출 신호 DET1가 하 이 레벨로 인에이블되면, 검출 신호 DET2의 상태에 상관없이 구동 신호 DRV가 로우 레벨로 되며, 그에 따라, PMOS 트랜지스터(P2)가 구동, 즉, 턴 온되어 전원 전압 VDD이 출력단(내부 전압 VDLL이 출력되는 노드)로 공급된다. 그리고 나서, 검출 신호 DET1가 'D2' 이후 로우 레벨로 하강하고, 전압 발생 회로(30)는 다시 정상 모드시의 동작과 동일하게 동작한다.
즉, 파워다운 모드 탈출(PDEX) 이후 지연고정루프(38)가 바로 턴 온되는 경우, 예를 들어, 파워다운 모드 탈출(PDEX) 이후 바로 리드 동작이 수행되는 경우, 검출 신호 DET1가 지연고정루프(38)의 턴 온 시점(DLL ON)부터 'D2' 만큼 인에이블되고, 검출 신호 DET1의 인에이블 구간 동안 전원 전압 VDD이 상기 출력단으로 공급된다. 따라서, 지연고정루프(38)가 급동작을 하더라도 내부 전압 VDLL이 도 4의 점선 원(40)과 같이 급격히 하강하지 않고 거의 타겟 레벨로 유지될 수 있다.
이때, 검출 신호 DET1의 인에이블 시점을 결정하는 지연량 'D1'과 검출 신호 DET1의 인에이블 폭을 결정하는 지연량 'D2'는 시물레이션을 통해 면밀히 검토됨이 바람직하다.
그 이유는, 지연량 'D1'이 너무 작은 경우 검출 신호 DET1의 인에이블 시점이 너무 빨라서 불필요한 전류를 소모할 수 있으며, 지연량 'D1'이 너무 큰 경우 지연고정루프(38)가 턴 온된 이후 검출 신호 DET1가 인에이블되어 내부 전압 VDLL 레벨의 안정화가 빠르게 이루어지지 않을 수 있다.
또한, 지연량 'D2'이 너무 작은 경우 검출 신호 DET1의 인에이블 구간이 짧아서 전원 전압 VDD이 충분히 상기 출력단으로 공급되지 않아서 내부 전압 VDLL 레 벨의 안정화가 빠르게 이루어지지 않을 수 있다. 반면에, 지연량 'D2'이 너무 큰 경우 검출 신호 DET1의 인에이블 구간이 길어져서 내부 전압 VDLL 레벨이 타겟 레벨보다 높아질 수 있다.
이러한 검출 신호 DET1의 인에이블 시점 및 인에이블 구간을 결정하는 지연량 'D1', 'D2'는 지연부(DL1,DL2)를 통해 가변될 수 있으며, 특히, 퓨즈 또는 테스트 신호를 이용하는 경우, 메모리 칩이 완성된 후 별도의 회로 수정(Revision) 없이 지연량 'D1', 'D2'이 조절될 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 특정 모드시 지연고정루프가 동작을 하지 않고 있다가 상기 특정 모드 탈출시 상기 지연고정루프가 갑자기 동작하는 경우, 소정 시간 동안 내부 전압 VDLL을 구동, 즉, 전원 전압 VDD을 내부 전압 VDLL이 출력되는 출력단에 공급하는 구성을 갖는다.
특히, 파워다운 모드 탈출 후 바로 리드 동작이 있는 경우, 지연고정루프가 파워다운 모드 탈출 직후에 바로 턴 온됨에 따라 내부 전압 VDLL 레벨이 급격히 저하할 수 있다.
하지만, 본 발명에 따른 반도체 메모리 장치는 파워다운 모드 탈출 후 지연고정루프가 턴 온되는 시점에 전원 전압 VDD을 내부 전압 VDLL이 출력되는 출력단에 공급함으로써, 내부 전압 VDLL 레벨이 급격히 저하되는 것을 보상할 수 있다.
이와 같이, 지연고정루프용 내부 전압 VDLL 레벨이 불안정해질 수 있는 동작, 특히, 파워다운 모드 탈출 후에도 내부 전압 VDLL이 안정적인 레벨을 유지할 수 있으므로, 지연고정루프가 정상적으로 동작하여 데이터의 지연 현상이 방지되 며, 그에 따라, 데이터 출력 액세스 시간인 'tAC'가 개선될 수 있는 효과가 있다.
도 1은 종래의 지연고정루프용 내부 전압을 발생하는 회로를 포함하는 반도체 메모리 장치를 나타내는 도면.
도 2는 종래의 반도체 메모리 장치에서 파워다운 모드 탈출 이후 내부 전압의 레벨 강하 현상을 설명하기 위한 파형도.
도 3은 본 발명에 따른 지연고정루프용 내부 전압 발생 회로를 포함하는 반도체 메모리 장치를 나타내는 도면.
도 4는 본 발명에 따른 반도체 메모리 장치에서 파워다운 모드 탈출 이후 내부 전압의 레벨을 안정적으로 유지하는 동작을 설명하기 위한 파형도.
Claims (32)
- 지연고정루프용 내부 전압을 표현하는 피드백 전압과 기준 전압을 비교하여, 상기 비교 결과를 제 1 검출 신호로 출력하는 제 1 검출부;파워다운 모드의 탈출 시점을 검출하여, 상기 파워다운 모드의 탈출 시점 이후 소정 폭의 인에이블 구간을 갖는 제 2 검출 신호를 제공하는 제 2 검출부; 및상기 제 1 검출 신호와 상기 제 2 검출 신호 중 최소한 하나가 인에이블 상태일 때 상기 내부 전압을 구동하여 출력하는 전압 구동부;를 포함함을 특징으로 하는 지연고정루프용 전압 발생 회로.
- 제 1 항에 있어서,상기 제 2 검출부는 상기 파워다운 모드의 탈출 시점을 클럭 인에이블 신호의 상태로써 검출하는 지연고정루프용 전압 발생 회로.
- 제 2 항에 있어서,상기 제 2 검출부는 상기 클럭 인에이블 신호를 이용하여 상기 파워다운 모드의 탈출 시점 이후 지연고정루프의 인에이블 시점에 상기 제 2 검출 신호를 인에이블시켜 제공하는 지연고정루프용 전압 발생 회로.
- 제 3 항에 있어서,상기 제 2 검출부는,상기 클럭 인에이블 신호를 상기 파워다운 모드의 탈출 시점부터 상기 지연고정루프가 인에이블되는 제 1 시점까지 지연시키는 제 1 지연부;상기 제 1 지연부의 출력을 제 2 시점까지 지연시키는 제 2 지연부; 및상기 제 1 지연부의 출력과 상기 제 2 지연부의 출력을 논리 연산하여 상기 제 1 시점에 인에이블되고 상기 제 2 시점까지의 인에이블 구간을 갖는 상기 제 2 검출 신호를 출력하는 논리 연산부;를 포함하는 지연고정루프용 전압 발생 회로.
- 제 4 항에 있어서,상기 제 1 및 제 2 지연부 중 최소한 하나는 외부 제어에 의해 지연량이 조절되는 지연고정루프용 전압 발생 회로.
- 제 5 항에 있어서,상기 제 1 및 제 2 지연부 중 최소한 하나는 퓨즈 커팅 여부 또는 테스트 신호 상태에 따라 지연량이 조절되는 지연고정루프용 전압 발생 회로.
- 제 1 항에 있어서,상기 전압 구동부는,상기 제 1 검출 신호와 상기 제 2 검출 신호를 부정 논리합 연산하는 조합부; 및상기 조합부의 출력에 의하여 상기 내부 전압을 구동하여 출력하는 구동부;를 포함하는 지연고정루프용 전압 발생 회로.
- 제 7 항에 있어서,상기 구동부는,상기 조합부의 출력 상태에 따라 전원 전압을 선택적으로 상기 내부 전압이 출력되는 출력단으로 공급하는 스위칭 소자; 및상기 내부 전압을 분압하여 상기 피드백 전압으로 제공하는 분압 소자;를 포함하는 지연고정루프용 전압 발생 회로.
- 제 8 항에 있어서,상기 스위칭 소자는 게이트로 상기 조합부의 출력을 인가받아서, 상기 전원 전압을 상기 출력단으로 전달하는 MOS 트랜지스터를 포함하는 지연고정루프용 전압 발생 회로.
- 제 8 항에 있어서,상기 분압 소자는 상기 출력단과 접지 전압단 사이에 직렬 연결된 둘 이상의 MOS 트랜지스터형 다이오드를 포함하는 지연고정루프용 전압 발생 회로.
- 지연동기루프용 내부 전압을 발생하며, 현재 출력되는 상기 내부 전압을 기 준 전압과 비교하여 상기 내부 전압의 레벨을 유지하고, 파워다운 모드의 탈출 시점 이후 일정 구간 동안 상기 비교에 대하여 독립적으로 상기 내부 전압의 레벨을 유지하는 전압 발생 회로; 및상기 내부 전압을 공급받아 클럭 신호에 대한 지연 및 고정을 수행하는 지연고정루프;를 포함함을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 전압 발생 회로는 상기 파워다운 모드의 탈출 시점 이후 일정 구간 동안 상기 내부 전압을 구동하여 상기 지연고정루프의 인에이블에 따른 상기 내부 전압의 레벨 하강을 보상하는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 전압 발생 회로는,상기 내부 전압을 표현하는 피드백 전압과 기준 전압을 비교하고, 상기 파워다운 모드의 탈출 시점을 검출하며, 상기 비교 결과와 상기 검출 결과를 조합하여 구동 신호로 출력하는 검출 회로; 및상기 구동 신호에 응답하여 상기 내부 전압을 구동하여 상기 내부 전압의 레벨을 유지하는 전압 구동부;를 포함하는 반도체 메모리 장치.
- 제 13 항에 있어서,상기 검출 회로는,상기 내부 전압을 표현하는 피드백 전압과 기준 전압을 비교하여, 상기 비교 결과를 제 1 검출 신호로 출력하는 제 1 검출부;상기 파워다운 모드의 탈출 시점을 검출하여, 상기 파워다운 모드의 탈출 시점 이후 소정 폭의 인에이블 구간을 갖는 제 2 검출 신호를 제공하는 제 2 검출부; 및상기 제 1 검출 신호와 상기 제 2 검출 신호를 조합하여서, 상기 제 1 검출 신호와 상기 제 2 검출 신호 중 최소한 하나가 인에이블 상태일 때 상기 구동 신호를 인에이블시켜 출력하는 조합부;를 포함하는 반도체 메모리 장치.
- 제 14 항에 있어서,상기 제 2 검출부는 상기 파워다운 모드의 탈출 시점을 클럭 인에이블 신호의 상태로써 판단하는 반도체 메모리 장치.
- 제 15 항에 있어서,상기 제 2 검출부는 상기 클럭 인에이블 신호를 이용하여 상기 파워다운 모드의 탈출 시점 이후 상기 지연고정루프의 인에이블 시점에 상기 제 2 검출 신호를 인에이블시켜 제공하는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 제 2 검출부는,상기 클럭 인에이블 신호를 상기 파워다운 모드의 탈출 시점 이후 상기 지연고정루프가 인에이블되는 제 1 시점까지 지연시키는 제 1 지연부;상기 제 1 지연부의 출력을 제 2 시점까지 지연시키는 제 2 지연부; 및상기 제 1 지연부의 출력과 상기 제 2 지연부의 출력을 논리 연산하여 상기 제 1 시점에 인에이블되고 상기 제 2 시점까지의 인에이블 구간을 갖는 상기 제 2 검출 신호를 출력하는 논리 연산부;를 포함하는 반도체 메모리 장치.
- 제 17 항에 있어서,상기 제 1 및 제 2 지연부 중 최소한 하나는 외부 제어에 의해 지연량이 조절되는 반도체 메모리 장치.
- 제 18 항에 있어서,상기 제 1 및 제 2 지연부 중 최소한 하나는 퓨즈 커팅 여부 또는 테스트 신호 상태에 따라 지연량이 조절되는 반도체 메모리 장치.
- 제 14 항에 있어서,상기 조합부는 상기 제 1 검출 신호와 상기 제 2 검출 신호를 부정 논리합 연산하여 상기 구동 신호로 출력하는 노아 게이트를 포함하는 반도체 메모리 장치.
- 제 13 항에 있어서,상기 전압 구동부는,상기 구동 신호의 상태에 따라 전원 전압을 선택적으로 상기 내부 전압이 출력되는 출력단으로 공급하는 스위칭 소자; 및상기 내부 전압을 분압하여 상기 피드백 전압으로 제공하는 분압 소자;를 포함하는 반도체 메모리 장치.
- 제 21 항에 있어서,상기 스위칭 소자는 게이트로 상기 구동 신호를 인가받아서, 상기 전원 전압을 상기 출력단으로 전달하는 MOS 트랜지스터를 포함하는 반도체 메모리 장치.
- 제 21 항에 있어서,상기 분압 소자는 상기 출력단과 접지 전압단 사이에 직렬 연결된 둘 이상의 MOS 트랜지스터형 다이오드를 포함하는 반도체 메모리 장치.
- 지연동기루프용 내부 전압을 발생하며, 현재 출력되는 상기 내부 전압을 기준 전압과 비교하여 상기 내부 전압의 레벨을 유지하고, 클럭 인에이블 신호의 상태에 따라 일정 구간 동안 상기 비교에 대해 독립적으로 상기 내부 전압의 레벨을 유지하는 전압 발생 회로; 및상기 내부 전압을 공급받아 클럭 신호에 대한 지연 및 고정을 수행하는 지연고정루프;를 포함함을 특징으로 하는 반도체 메모리 장치.
- 제 24 항에 있어서,상기 전압 발생 회로는 상기 클럭 인에이블 신호의 상승 에지 시점 이후 일정 구간 동안 상기 내부 전압을 구동하여 상기 지연고정루프의 인에이블에 따른 상기 내부 전압의 레벨 하강을 보상하는 반도체 메모리 장치.
- 제 25 항에 있어서,상기 전압 발생 회로는,상기 내부 전압을 표현하는 피드백 전압과 기준 전압을 비교하여, 상기 비교 결과를 제 1 검출 신호로 출력하는 제 1 검출부;상기 클럭 인에이블 신호의 상태를 검출하여, 상기 클럭 인에이블 신호의 상승 에지 시점 이후 소정 폭의 인에이블 구간을 갖는 제 2 검출 신호를 제공하는 제 2 검출부; 및상기 제 1 검출 신호와 상기 제 2 검출 신호 중 최소한 하나가 인에이블 상태일 때 상기 내부 전압을 구동하여 출력하는 전압 구동부;를 포함하는 반도체 메모리 장치.
- 제 26 항에 있어서,상기 제 2 검출부는,상기 클럭 인에이블 신호를 상기 지연고정루프가 인에이블되는 제 1 시점까지 지연시키는 제 1 지연부;상기 제 1 지연부의 출력을 제 2 시점까지 지연시키는 제 2 지연부; 및상기 제 1 지연부의 출력과 상기 제 2 지연부의 출력을 논리 연산하여 상기 제 1 시점에 인에이블되고 상기 제 2 시점까지의 인에이블 구간을 갖는 상기 제 2 검출 신호를 출력하는 조합부;를 포함하는 반도체 메모리 장치.
- 제 26 항에 있어서,상기 전압 구동부는,상기 제 1 검출 신호와 상기 제 2 검출 신호를 부정 논리합 연산하는 조합부; 및상기 조합부의 출력에 의하여 상기 내부 전압을 구동하여 출력하는 구동부;를 포함하는 반도체 메모리 장치.
- 지연고정루프용 내부 전압을 표현하는 피드백 전압과 기준 전압을 비교하여, 상기 비교 결과를 제 1 검출 신호로 제공하는 제 1 검출 단계;파워다운 모드의 탈출 시점을 검출하여, 상기 파워다운 모드의 탈출 시점 이후 소정 폭의 인에이블 구간을 갖는 제 2 검출 신호를 제공하는 제 2 검출 단계; 및상기 제 1 검출 신호와 상기 제 2 검출 신호 중 최소한 하나가 인에이블 상태일 때 상기 내부 전압을 구동하여 지연고정루프로 제공하는 전압 발생 단계;를 포함함을 특징으로 하는 지연고정루프용 전압 발생 방법.
- 제 29 항에 있어서,상기 제 2 검출 단계는 상기 파워다운 모드의 탈출 시점을 클럭 인에이블 신호의 상태로써 판단하는 지연고정루프용 전압 발생 방법.
- 제 30 항에 있어서,상기 제 2 검출 단계는 상기 클럭 인에이블 신호를 이용하여 상기 파워다운 모드의 탈출 시점 이후 상기 지연고정루프가 인에이블되는 시점부터 소정 폭의 인에이블 구간을 갖는 상기 제 2 검출 신호를 제공하는 지연고정루프용 전압 발생 방법.
- 제 31 항에 있어서,상기 제 2 검출 단계는,상기 클럭 인에이블 신호를 상기 파워다운 모드의 탈출 시점 이후 상기 지연고정루프가 인에이블되는 제 1 시점까지 지연시키는 단계;상기 제 1 시점까지 지연된 신호를 제 2 시점까지 지연시키는 단계; 및상기 제 1 시점까지 지연된 신호와 상기 제 2 시점까지 지연된 신호를 논리 연산하여 상기 제 1 시점에 인에이블되고 상기 제 2 시점까지의 인에이블 구간을 갖는 상기 제 2 검출 신호를 출력하는 단계;를 포함하는 지연고정루프용 전압 발생 방법.
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