CN1224874C - 安装存储装置不受数量限制的寄存器和存储模块 - Google Patents

安装存储装置不受数量限制的寄存器和存储模块 Download PDF

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Abstract

本发明涉及安装存储装置不受数量限制的寄存器和存储模块。第一和第二预处理触发器通过一时钟锁存输入到寄存器中的指令/地址信号，该时钟的频率是外部时钟信号和它的反相信号频率的1/2。因此，将指令/地址信号解压为一组信号，该组信号临时具有两倍的周期。例如，这组信号之一仅具有第偶数指令/地址信号的数据内容，而另一信号仅具有第奇数指令/地址信号的数据内容。因为这组信号的周期是指令/地址信号的两倍，第一和第二后处理触发器能根据由延迟锁定环路电路产生的内部时钟信号来锁存信号，在这种状态下，能够充分保证设置时间和保持时间。

Description

安装存储装置不受数量限制的寄存器和存储模块
背景技术
本发明涉及一种寄存存储模块，且更特别地，涉及一种在寄存器中具有延迟锁定环路(下文简称为DLL)电路的存储模块。
为了响应高频带，已经提出了使用DQ总线和时钟总线(下文称为相关技术)的短线总线布局技术。在相关技术中，把从芯片组(或存储器控制器)发送的外部时钟信号WCLK分送进多个存储装置中，这些存储装置设置在每个存储模块的衬底上。同时，在相关技术中，将从芯片组发送到存储模块中的指令/地址信号(下文简称为C/A)锁存到C/A寄存器中(下文称为寄存器)，这些寄存器设置在每个存储模块的衬底上。此后，将锁存C/A信号作为内部C/A信号分送到相应的存储装置中。
当前，取决于是否提供ECC功能或是否能实现负载量，具有4-18个存储装置的大量类型的存储模块已经出现在市场中。安装在一个存储模块中的存储装置的工作频率是变化的。
另一方面，在相关技术中，如果工作频率恒定，安装的存储装置的数量不同时，由此使用使加载存储模块强迫匹配的方法，且单个寄存器用在每个安装的存储装置中。这是因为设置时间和保持时间正好保持在形成锁存电路触发器中。
当设计和加工另一个寄存器时，器件的效率被恶化，因为尽管具有相同的工作频率，但是安装的存储装置的数量是不同的。
另外，在相关技术中，明显可以理解的是，如上所述，根据安装的存储装置数量的变化需要单个的寄存器，单一的寄存器响应一宽的工作频带是困难的。
在上述情况下，期望提供不依赖于安装的装置数量的寄存器以便提高器件的效率。进一步，期望提供响应宽频带(例如时钟频率为200-300MHz)的寄存器。
本发明的概述
因此，本发明的一个目的是提供一种寄存器，该寄存器能正确产生一内部C/A信号，只要工作频率恒定，该信号不依赖于安装的存储装置的数量。
本发明的另一个目的是提供上述寄存器，该寄存器能响应宽频带。
本发明描述如下。当工作频率恒定时，为了获得能产生不依赖于安装的存储装置数量的内部C/A信号的寄存器，该寄存器包括一DLL电路，用于根据从芯片组输入的外部时钟信号控制延迟，并产生一指示锁存操作的内部时钟信号。锁存操作通过上述产生的内部时钟信号来完成，因为缓冲了在外部时钟信号和存储装置中的C/A信号之间的偏差(传播延迟)。但是，当偏离外部时钟信号半个周期的同步C/A信号通过内部时钟信号锁存时，存在一个问题，即在锁存操作时不能充分保证设置时间和保持时间。
为了解决上述问题，本发明申请人进一步想出了如下方案。可以通过外部时钟信号临时锁存C/A信号且可以通过内部时钟信号再一次锁定锁存输出。
其次，本发明研究了一种方法，通过该方法，寄存器能响应不依赖于安装存储装置数量的宽频带。研究结果，在寄存器中，作为锁存C/A信号的预处理，C/A信号的周期是n2倍(例如2-4倍)，据此锁存合成信号。因此，相应不同的工作频率，在寄存器的锁存操作中能充分保证保持时间和设置时间。
本发明为了解决上述问题，根据前面的描述，提供一种用于寄存存储模块的寄存器和具有该寄存器的存储模块。
把本发明的寄存器安装在包括大量存储装置的存储模块中，该寄存器接收来自存储模块外边的芯片组的外部时钟信号和指令/地址(下文简称为C/A)信号，该信号通过多个连续值来表示，并为存储装置产生一内部C/A信号。
根据本发明的第一方面，提供一种寄存器，该寄存器包括：一延迟锁定环路(下文简称为DLL)电路，用于接收外部时钟信号，调整延迟数量，并产生一内部时钟信号；第一预处理触发器，用于根据外部时钟信号锁存C/A信号，并输出锁存输出，作为第一中间C/A信号；第二预处理触发器，用于根据内部时钟信号锁存第一中间C/A信号，并输出锁存输出，作为第二中间C/A信号；和一输出装置，用于根据第二中间C/A信号输出内部C/A信号。
根据本发明的第二方面，提供一种寄存器，该寄存器包括：一DLL电路，用于接收外部时钟信号，调整延迟数量，并产生一内部时钟信号；和一比率转换装置，该比率转换装置接收一C/A信号并产生第一和第二中间C/A信号，第一和第二中间C/A信号的频率是所述C/A信号的频率的一半，第一中间C/A信号具有第奇数和第偶数C/A信号之一，第二中间C/A信号具有第奇数和第偶数C/A信号中的另一个；根据第二方面的寄存器进一步包括一锁存装置，用于根据内部时钟信号锁存第一和第二中间C/A信号，并产生第三和第四中间C/A信号；和一输出装置，用于通过内部时钟信号的一半频率来交替选择第三和第四中间C/A信号，并输出内部C/A信号。所述的比率转换装置包括：一1/2分频器，用于将所述的外部时钟信号的频率分为两个频带并产生第一临时外部时钟信号，该信号的周期是所述外部时钟信号的两倍；一连接到所述1/2分频器上的附加DLL电路，用于控制所述的1/2分频器相对于所述的第一临时外部时钟信号的延迟并产生第二临时外部时钟信号；一连接到所述附加DLL电路上的第一预处理触发器，用于根据所述的第二临时外部时钟信号锁存所述的C/A信号，并产生所述的第一中间C/A信号；和一连接到所述附加DLL电路上的第二预处理触发器，用于根据所述的第二临时外部时钟信号的反相信号锁存所述的C/A信号，并产生所述的第二中间C/A信号。所述的锁存装置包括：一连接到所述DLL电路和第一预处理触发器上的第一后处理触发器，用于根据所述的内部时钟信号锁存所述的第一中间C/A信号，并输出所述的第三中间C/A信号；和一连接到所述附加DLL电路和第二预处理触发器上的第二后处理触发器，用于根据所述的内部时钟信号锁存所述的第二中间C/A信号，并输出所述的第四中间C/A信号。
根据本发明的第三方面，提供一种寄存器，该寄存器包括：一DLL电路，用于接收所述的外部时钟信号，调整延迟数量，并产生一内部时钟信号；比率转换装置，用于接收所述的C/A信号并产生第一和第二中间C/A信号，所述的第一和第二中间信号的频率是所述C/A信号频率的一半，所述第一中间C/A信号具有第奇数和第偶数C/A信号之一，所述的第二中间C/A信号具有第奇数和第偶数C/A信号中的另一个；锁存装置，用于根据所述的内部时钟信号锁存所述的第一和第二中间C/A信号，并产生第三和第四中间C/A信号；输出装置，用于通过所述内部时钟信号的一半频率来交替选择所述的第三和第四中间C/A信号，并输出所述的内部C/A信号。所述的比率转换装置包括：一1/2分频器，用于将所述外部时钟信号的频率分为两个频带并产生一临时外部时钟信号，该临时外部信号的周期是所述外部时钟信号的两倍；一连接到所述1/2分频器上的第一预处理触发器，用于根据所述的临时外部时钟信号锁存所述的C/A信号，并产生所述的第一中间C/A信号；和一连接到所述1/2分频器上的第二预处理触发器，用于根据所述的临时外部时钟信号的反相信号锁存所述的C/A信号，并产生所述的第二中间C/A信号。所述的锁存装置包括：一连接到所述DLL电路和第一预处理触发器上的第一后处理触发器，用于根据所述的内部时钟信号锁存所述的第一中间C/A信号，并输出所述的第三中间C/A信号；和一连接到所述DLL电路和第二预处理触发器上的第二后处理触发器，用于根据所述的内部时钟信号锁存所述的第二中间C/A信号，并输出所述的第四中间C/A信号。
根据本发明的第四方面，提供一种寄存器，该寄存器包括：一DLL电路，用于接收外部时钟信号，调整延迟数量，并产生一内部时钟信号；和一比率转换装置。该比率转换装置接收一C/A信号并产生第一到第n中间C/A信号，该中间信号的频率是C/A信号频率的1/n2(其中n是自然数，且不小于2)，第一到第n中间C/A信号具有从C/A信号的多个连续值中每隔n-1个值处顺序选择的值；根据本发明第三方面的寄存器进一步包括一锁存装置，用于根据内部时钟信号锁存第一到第n中间C/A信号，并产生第n+1到第2n中间C/A信号；和一输出装置，用于通过内部时钟信号的1/n2频率来顺序选择第n+1到第2n中间C/A信号，并输出该内部C/A信号。所述的比例转换装置包括：开关，用于接收所述的外部时钟信号，并输出第一到第四开关信号；以及第一到第四预处理触发器，用于分别根据所述的第一到第四开关信号锁存所述的C/A信号，并分别输出第一到第四锁存输出，作为所述的第一到第n中间C/A信号；所述的锁存装置包括第一到第四后处理触发器，用于根据所述的内部时钟信号，分别锁存所述的第一到第n中间C/A信号，并分别输出第一到第四锁存输出，作为所述的第n+1到第2n中间C/A信号。
在本发明中，提供一种存储模块，该存储模块包括一根据第一到第三方面任何一个方面的寄存器和多个存储装置，所有的这些都设置在一个衬底上。
进一步，在本发明中，提供一种存储模块，其中存储装置的数量不小于4且不大于18。
此外，在本发明中，提供一种存储系统，该系统包括存储模块和芯片组。
另外，在本发明中，提供一种存储系统，该系统包括一为存储模块设置的寄存器，该存储模块包括多个存储装置，该寄存器接收一外部时钟信号和一C/A信号，该C/A信号由来自存储模块外边的芯片组的多个连续值表示，并对所述的存储装置产生一内部时钟信号，该寄存器包括一DLL电路，用于接收外部时钟信号，调整延迟数量，并产生一内部时钟信号；第一预处理触发器，用于根据所述的外部时钟信号锁存所述的C/A信号，并输出锁存输出，作为第一中间C/A信号；第二预处理触发器，用于根据所述的内部时钟信号锁存所述的第一中间C/A信号，并输出锁存输出，作为第二中间C/A信号；和一输出装置，用于根据所述的第二中间C/A信号输出所述的内部C/A信号。从将C/A信号输入到寄存器中的外部时钟信号之上升边沿到，用于通过外部时钟信号将相应于C/A信号的内部C/A信号输入进存储装置中的定时，外部时钟所需的数量至少为2.0。
附图的简要说明
附图1示意性图解示出了根据本发明第一实施例的存储模块的操作环境；
附图2图解示出了根据本发明第一实施例的寄存器的示意性结构；
附图3示出了附图2中寄存器工作的时序图；
附图4图解示出了根据本发明第二实施例的寄存器的示意性结构；
附图5示出了附图4中寄存器工作的时序图；
附图6图解示出了根据本发明第三实施例的寄存器的示意性结构；
附图7图解示出了根据本发明第四实施例的寄存器的示意性结构；和
附图8示出了附图7中寄存器工作的时序图。
优选实施例的描述
参照附图根据本发明的实施例，将详细描述寄存器和具有该寄存器的寄存存储模块。
(第一实施例)
根据本发明的第一实施例，一寄存器相当于具有4到18个存储装置的存储模块。在详细说明寄存器之前，首先说明具有寄存器，时钟发生器，芯片组等等的存储模块的整个结构。在此，说明具有总数为18个动态随机存取存储器(DRAM)的存储模块，其中包括9个在每边有母插件(未示出)的DRAM。根据第一实施例，存储模块通过插入设置在计算机母插件中的插槽来使用。
参照附图1，在母插件上装有一时钟发生器10，一芯片组20，和多个存储模块30。根据第一实施例和时钟发生器10和芯片组20与存储模块30一起形成存储系统。每个存储模块30包括一寄存器40，延迟复制50，和多个DRAM装置60。
时钟发生器10供给芯片组20基本时钟。芯片组20根据基本时钟将一C/A信号S120和类似信号供给存储模块30中的寄存器40。如同后面将要描述的，寄存器40包括一DLL电路。寄存器40根据C/A信号(S120)产生一内部C/A信号(S130)并将该生成的信号发送到DRAM装置60中，同时通过使用延迟复制50来控制延迟时间。延迟复制50取决于相应安装存储装置的数量。根据第一实施例，设置对应4-18个安装存储装置的数量。
根据第一实施例，更特别地，一DQ总线(未示出)和WCLK总线100和110具有92个短线结构。特别地，把用于DRAM装置60的WCLK总线100设置在存储模块30的一边安装的每个DRAM装置60中。供给DRAM装置60的WCLK总线100的时钟信号称为时钟信号WCLKd，以便区别供给寄存器40的WCLK总线110的时钟WCLK。然后，根据第一实施例，WCLK总线100传播补偿信号，该补偿信号由DRAM装置60的外部时钟信号WCLKd和外部时钟信号WCLKd的反相信号WCLKd_b组成。参考符号“_b”表示反相且下面参考信号与此相同。WCLK总线110传播补偿信号，该补偿信号由外部时钟信号WCLK和外部时钟信号WCLK的反相信号WCLKd_b组成。用于从芯片组20传送到存储模块30的C/A信号的总线(外部C/A总线)120具有大约25个短线结构。具有上述短线结构的总线通过终接电阻器150而终止。用于从寄存器40传送到每个DRAM装置60的内部C/A信号的总线(内部C/A总线)130使用两段总线结构(在下文中，称为双T型结构)。
参照附图2，寄存器40包括一时钟输入电路401和一DLL电路402。时钟输入电路401输入外部时钟信号WCLK及其反相信号WCLK_b，并产生一WCLKint信号。即WCLKint信号通过在外部时钟信号WCLK及其反相信号WCLK_b之间使用交叉点来产生，且是一可调信号以便抑制电压变化的影响。DLL电路402接收WCLKint信号，通过使用输出缓冲延迟的复制和延迟复制(传播延迟)50来控制延迟，并产生一内部时钟信号CLKint(参看附图3中的CLKint@FF2)。然后，附图3示出了当外部时钟信号WCLK的频率是300MHz和附加等待时间为2.0时的时序图。
根据第一实施例，通过外部C/A总线120(CAin_i到CAin_j等)传播的C/A信号服从内部C/A信号产生处理每个信号。(p)在下文中，以一C/A信号CAin_j作为一个例子来描述。参照附图2，为了方便期间，在多个C/A信号CAin_i到CAin_j中仅示出了用于处理C/A信号CAin_j的结构，但是，用于其它C/A信号的结构与上面的描述相同。
C/A信号CAin_j到达寄存器40。然后，将输入的C/A信号CAin_j通过CA信号的输入电路405与参考电压Vref进行比较，且转换成C/A信号CAint，该信号通过消除电压(参考图3中的CAint@Reg)变化的影响而获得。将C/A信号CAint输入到预处理触发器FF1的数据输入端。
预处理触发器FF1是正边沿触发型触发器。WCLKint信号是可调外部时钟信号，通过缓冲器B1将它输入到预处理触发器FF1的时钟输入端CK。在输入到时钟输入端CK的可调外部时钟信号WCLKint的正边沿(对应于附图3中的tD-FF1的上升边沿)，预处理触发器FF1锁存输入到数据输入端D的C/A信号CAint。预处理触发器FF1连续输出来自数据反相输出端Q_b的锁存数据(C/A信号CAint的值)的反相数据，直到下一个正边沿(参看附图2和3中的CA1)。附带地，为了简要描述，参照附图3，将输出指定为真信号。根据第一实施例，将预处理触发器FF1的输出称为第一中间C/A信号CA1。将第一中间C/A信号CA1输入到后处理触发器FF2的数据输入端D。
后处理触发器FF2也是正边沿触发型触发器。将内部时钟信号CLKint输入到后处理触发器FF2的时钟输入端CK。内部时钟信号CLKint是通过前端装载外部时钟信号WCLK(附图3中的WCLK@Reg)而获得的时钟信号，该外部时钟信号通过输出缓冲器的延时和在存储模块中的C/A信号的传播延时而输入到寄存器40中。输出缓冲器的延时意味着从内部时钟信号CLKint到内部C/A信号CAout的延时。在存储模块中的C/A信号的传播延迟时间表示从内部C/A信号CAout到DRAM装置60的到达时间。
在输入到时钟输入端CK的内部时钟信号CLKint的正边沿(附图3中的定时tD-FF2)，后处理触发器FF2锁存输入到数据输入端D的第一中间C/A信号CA1。后处理触发器FF2连续输出来自数据输出端Q的锁存数据(第一中间C/A信号CA1的值)，至少直到下一个正边沿(参看附图2和3中的CA2)。附带地，为了简要描述，参照附图3，将输出指定为真信号。根据第一实施例，将后处理触发器FF2的输出称为第二中间C/A信号CA2。第二中间C/A信号CA2通过包括预驱动器408和输出反相器409的驱动器(寄存器40的输出装置)传输并作为内部C/A信号CAout_j(附图3中的CA@DRAM-avg)通过内部C/A总线130供给DRAM装置60。
根据第一实施例，参照附图3，可以理解的是，在寄存器40中能充分保证设置时间(tS)和保持时间(tH)。如上所述，可以理解的是，根据第一实施例的寄存器对于仅有一个工作频率是有利的。此外，对DRAM装置60也能充分保证设置时间(tS)和保持时间(tH)。根据第一实施例，从将C/A信号输入到寄存器40中的外部时钟信号WCLK的上升边沿到在DRAM装置60中定时C/A信号之间，将所需时钟的数量压缩为2.0(参照 WCLK@Reg和CA@DRAM-avg)。。
例如，根据第一实施例，作为触发器的延迟FF(D-FF)以例子示出。但是，如果延迟FF的连接关系改变为如下，则将与上面的描述进行相同的操作。即，将预处理触发器FF1的数据输出端Q连接到后处理触发器FF2的数据输入端D。在这种情况下，后处理触发器FF2锁存上述第一中间C/A信号CA1的反相信号。因此，从后处理触发器FF2的数据输出端Q输出的信号也变成上述第二中间C/A信号CA2的反相信号。可取代的是，从后处理触发器FF2的数据反相输出端Q_b输出的信号变成与第二中间C/A信号CA2相同的信号。因此，将从数据反相输出端Q_b输出的信号输入到预驱动器408中。根据本发明的第一实施例，上述连接关系的变化基本上没有改变该操作，且包括在该发明的范围内。根据本发明的第一实施例在没有背离本发明范围的情况下可以用另一个触发器来取代延迟FF。
(第二实施例)
根据本发明第二实施例的寄存器通过改进根据第一实施例的对应预定工作频带的寄存器而获得。根据第二实施例，寄存器能响应工作频带200-300MHz。附图4示出了根据第二实施例的寄存器的结构。
参照附图4，类似于根据第一实施例的寄存器40，寄存器40a包括一时钟输入电路401和一DLL电路。时钟输入电路401输入一外部时钟信号WCLK和一外部时钟信号WCLK的反相信号WCLK_b，并产生一WCLKint信号。DLL电路402接收WCLKint信号，通过使用一输出缓冲延迟的复制和一延迟复制(传播延迟)50来控制延迟，并产生一内部时钟信号CLKint(参看附图5中的 CLKint@FF2)。附图5示出了当外部时钟信号WCLK的频率在300MHz和附加等待时间为2.0时的时序图。
根据第二实施例，WCLKint信号是一可调外部时钟信号，将其输入到1/2分频器403中。该1/2分频器403产生频率是外部时钟一半的第一临时外部时钟信号。一附加DLL电路404连接到1/2分频器403的后端。根据在1/2分频器403中的延迟，第一临时外部时钟信号通过附加DLL电路404来进行延迟控制，并通过缓冲器B1(参看附图5中的0.5WCLKint @FF1)输出第二临时外部时钟信号(0.5WCLKint信号)。
根据第二实施例，通过外部C/A总线120(CAin_i到CAin_j等)传播的C/A信号服从内部C/A信号产生处理每个信号。在下文中，一C/A信号CAin_j作为一个例子来描述。参照附图4，为了方便期间，在多个C/A信号CAin_i到CAin_j中仅示出了用于处理C/A信号CAin_j的结构，但是，用于处理其它C/A信号的结构与上面的描述相同。
C/A信号CAin_j到达寄存器40a。然后，将输入的C/A信号CAin_j通过CA信号的输入电路405与参考电压Vref进行比较，且转换成C/A信号CAint，该信号通过消除电压(参考图5中的CAint@Reg)变化的影响而获得。将C/A信号CAint输入到第一预处理触发器FF1a和第二预处理触发器FF1b的数据输入端D。
第一和第二预处理触发器FF1a和FF1b是正边沿触发型触发器。将第二临时外部时钟信号(0.5CLKint)输入到第一预处理触发器FF1a的时钟输入端CK，且将第二临时外部时钟信号(0.5CLKint)的反相信号输入到第二预处理触发器FF1b的时钟输入端CK。在输入到时钟输入端CK的第二临时外部时钟信号的正边沿(对应于附图5中的定时tD-FF1a的上升边沿)，第一预处理触发器FF1a锁存输入到数据输入端D的C/A信号CAint。第一预处理触发器FF1a连续输出来自数据反相输出端Q_b的锁存数据(C/A信号CAint的值)的反相数据，直到下一个正边沿(参看附图4和5中的0.5CA-a)。附带地，为了简要描述，参照附图4，将输出指定为真信号。此外，根据第二实施例，在第二临时外部时钟信号的反相信号(0.5WCLKint)的正边沿(附图5中的定时tD-FF1b)，第二预处理触发器FF1b锁存输入到数据输入端D的C/A信号CAint。第二预处理触发器FF1b连续输出来自数据反相输出端Q_b的锁存数据(C/A信号CAint的值)的反相数据，直到下一个正边沿(参看附图4和5中的0.5CA-b)。附带地，为了简要描述，参照附图5，将输出指定为真信号。因此，第一和第二预处理触发器FF1a和FF1b通过延迟第二临时外部时钟信号(0.5WCLKint))1/2周期(即外部时钟信号WCLK的一个周期)来完成锁存操作。换句话说，第一和第二预处理触发器FF1a和FF1b仅锁存第偶数或第奇数CAint信号的值。例如，当第一预处理触发器FF1a仅锁存并输出第偶数C/A信号CAint值时，第二预处理触发器FF1b仅锁存并输出第奇数C/A信号CAint的值。通过第二临时外部时钟信号(0.5WCLKint))1/2周期，第一预处理触发器FF1a的输出相位偏离第二预处理触发器FF1b的输出相位。
根据第二实施例，将第一预处理触发器FF1a的输出称为第一中间C/A信号(0.5CA-a)，且将第二预处理触发器FF1b的输出称为第二中间C/A信号(0.5CA-b)。将第一中间C/A信号(0.5CA-a)和第二中间C/A信号(0.5CA-b)输入到第一和第二后处理触发器FF2a和FF2b的数据输入端D。
第一和第二后处理触发器FF2a和FF2b是正边沿触发型触发器。将内部时钟信号CLKint输入到第一和第二后处理触发器FF2a和FF2b中。
在输入到时钟输入端CK的内部时钟信号CLKint的正边沿(附图5中的定时tD-FF2a)，第一后处理触发器FF2a锁存输入到数据输入端D的第一中间C/A信号(0.5CA-a)。第一后处理触发器FF2a连续输出来自数据输出端Q的锁存数据(指第一中间C/A信号(0.5C/A-a)的值)，至少直到下一个正边沿(参看附图4和5中的CA-a)。附带地，为了简要描述，参照附图5，将输出指定为真信号。此外，根据第二实施例，在内部时钟信号CLKint的正边沿(附图3中的定时tD-FF2b)，第二后处理触发器FF2b锁存输入到数据输入端D的第二中间C/A信号(0.5CA-b)。第二后处理触发器FF2b连续输出来自数据输出端Q的锁存数据(第二中间C/A信号(0.5CA-b)的值)，至少直到下一个正边沿(参看附图4和5中的CA-b)。附带地，为了简要描述，参照附图5，将输出指定为真信号。根据第二实施例，将第一后处理触发器FF2a的输出称为第三中间C/A信号CA-a，且将第二预后理触发器FF2输出称为第四中间C/A信号CA-b，在外部时钟信号WCLK的一个周期内，第三和第四中间C/A信号CA-a和CA-b至少交替保存一第偶数或第奇数C/A信号CAint的信号值。例如当m是自然数时，在下一个外部时钟信号WCLK的一个周期中，如果第三中间C/A信号CA-a代表第(m-1)C/A信号CAint的信号值的话，则第四中间C/A信号CA-b代表第mC/A信号CAint的信号值。此外，在下一个外部时钟信号WCLK的一个周期中，第三中间C/A信号C/A-a代表第(m+1)C/A信号CAint的信号值。附带地，因为在代表第(m+1)C/A信号CAint的信号值之前的一个周期作为代表第(m-1)C/A信号CAint的信号值的下一个周期，所以第三中间C/A信号CA-a代表第(m-1)或第(m+1)C/A信号CAint的任意一个。此外，因为在代表第(m+2)C/A信号CAint的信号值之前的周期作为代表第m C/A信号CAint的信号值的下一个周期，所以第四中间C/A信号CA-b代表第m或第(m+2)C/A信号CAint的任意一个。将上述第三和第四中间C/A信号CA-a和CA-b输入到选择器406中。
根据附加1/2分频器407的输出，选择器406选择信号。更特别地，附加1/2分频器407将由DLL电路402产生的内部时钟信号CLKint的频率分为一半，且产生一临时内部时钟信号(0.5CLKint)，该时钟信号的周期是内部时钟信号(CLKint)(参看附图3中的0.5CLKint@Selector)的两倍。根据临时内部时钟信号(0.5CLKint)，选择器406交替选择输入的第三和第四中间C/A信号CA-a和CA-b，并输出所选择的C/A信号。所选择的C/A信号与那些C/A信号CAint具有相同的内容。所选择的C/A信号通过包括预驱动器408和输出反相器409的驱动器(寄存器40的输出装置)传输并通过作为内部C/A信号Caout_j(对应附图5中的CA@DRAM-avg)的内部C/A总线130供给DRAM装置60。余下的C/A信号具有相似的处理过程。
根据第二实施例，参照附图5，可以理解的是，在寄存器40a中能充分保证的设置时间(tS)和保持时间(tH)。此外，对DRAM装置60也能充分保证设置时间(tS)和保持时间(tH)。附图5是当外部时钟信号WCLK的频率在300MHz(周期为3333ps)时的时序图。可以理解的是，根据该操作，当外部时钟信号WCLK的频率在200MHz(周期为5000ps)时，也能充分保证设置时间(tS)和保持时间(tH)。根据第二实施例，将所需的时钟数量压缩为2.0，其中这是从用于将C/A信号输入到寄存器40a中的外部时钟信号WCLK之上升边沿到在该在DRAM装置60中对C/A信号定时之间所需要的时钟数。
(第三实施例)
根据第二实施例的变形，构造根据本发明的第三实施例的寄存器。附图6示出了根据第三实施例的寄存器的结构。参照附图4和6，明显可以理解的是，除了包括附加DLL电路404和其中的环路复制外，根据第三实施例的寄存器40b与根据第二实施例的寄存器40a具有相同的结构。为了方便期间，附图6在多个C/A信号CAin_i到CAin_j中仅示出了用于处理C/A信号CAin_j的结构，但是，用于处理其它C/A信号的结构与上面的结构描述相同。
根据第三实施例，将从1/2分频器403输出的临时外部时钟信号(0.5CLKint)输入到第一预处理触发器FF1a，且将临时外部时钟信号(0.5CLKint)的反相信号输入到第二预处理触发器FF1b。因此，根据本发明的第二实施例，第一和第二预处理触发器FF1a和FF1b的锁存操作通过1/2分频器403的延迟被偏离。然而，当操作频带至少设置为200-300MHz时，1/2分频器403的延迟时间存在一允许的范围。因此，根据第三实施例，能够充分保证设置时间(tS)和保持时间(tH)。
根据第二和第三实施例，延迟FF(D-FF)作为触发器以例子示出。但是，如第一实施例所描述的，如果延迟FF的连接关系改变为如下，则将与上面的描述进行相同的操作。即，将第一和第二预处理触发器FF1a和FF1b的数据输出端Q连接到第一和第二后处理触发器FF2a和FF2b的数据输入端D。在这种情况下，第一和第二后处理触发器FF2a和FF2b分别锁存第一和第二中间C/A信号(0.5CA-a和0.5CA-b)的反相信号。因此，第一和第二后处理触发器FF2a和FF2b的数据输出端Q之输出信号是第三和第四中间C/A信号CA-a和CA-b的反相信号。可取代的是，第一和第二后处理触发器FF2a和FF2b的数据反相输出端Q_b的输出信号变成与第三和第四中间C/A信号CA-a和CA-b相同的信号，且因此，将它们输入到选择器406中。根据本发明的第三实施例，上述连接关系的变化基本上没有改变该操作，且包括在该发明的范围内。根据本发明的第二和第三实施例在没有背离本发明的范围的情况下可以用另一个触发器来取代延迟FF。
(第四实施例)
根据第三实施例的变形，构造根据本发明的第四实施例的寄存器。根据第四实施例，寄存器具有一是所输入的C/A信号四倍而不是两倍的数据比率转换。附图7示出了根据第四实施例的寄存器的结构，参照附图7，为了方便期间，在多个C/A信号CAin_i到CAin_j中仅示出了用于处理C/A信号CAin_j的结构，但是，用于处理其它C/A信号的结构与上面的描述相同。根据第四实施例，寄存器具有500-600MHz的工作频带。
参照附图7，类似于根据第一到第三实施例的寄存器40，40a和40b，寄存器40c包括一时钟输入电路401和一DLL电路402，。时钟输入电路401和DLL电路402的操作如上所述，因此，在此省略这些描述。附图8是当外部时钟信号WCLK的频率是500MHz和附加等待时间为3.0时的时序图。
根据第四实施例，信号WCLKint是可调外部时钟信号，将其输入到开关410。开关410根据信号WCLKint产生，第一到第四开关信号S1到S4的周期是信号WCLKint的四倍，且占空率为1/4。第一到第四开关信号S1到S4通过信号WCLKint偏离相位一个周期而获得。将第一到第四开关信号S1到S4供给第一到第四预处理触发器FF1a到FF1d(参照附图8中的S1到S4)的时钟输入端CK。根据第四实施例，将第一到第四开关信号S1到S4直接输入到第一到第四预处理触发器FF1a到FF1d的时钟输入端CK。但是，通过应用上述第二实施例的原理，用于补偿开关410延时的附加DLL电路设置在开关410和第一到第四预处理触发器FF1a到FF1d之间。根据第一实施例的寄存器使用附加DLL电路的插入结构(参照附图2)。
根据本发明的第四实施例，通过外部C/A总线120传播的C/A信号CAin_i到CAin_j服从内部C/A信号产生处理每个C/A信号。在下文中，C/A信号CAin_j作为一例子来描述。
当C/A信号CAin_j到达寄存器40c时，它将通过CA信号的输入电路405与参考电压Vref进行比较，且转换成C/A信号CAint，该信号通过消除电压(参看图8中的CAint@Reg)变化的影响而获得。将C/A信号CAint输入到第一到第四预处理触发器FF1a到FF1d的数据输入端D。
第一到第四预处理触发器FF1a到FF1d是正边沿触发型触发器。在第一到第四开关信号S1到S4(参看附图8中的S1@FF1a到S4@FF1d)的上升时间，将第一到第四预处理触发器FF1a到FF1d的锁存数据输入到时钟输入端CK中。
如上所述，第一到第四开关信号S1到S4具有占空率1/4且该信号的相位偏离信号WCLKint一个周期。因此，第一到第四预处理触发器FF1a到FF1d顺序锁存在信号WCLKint的每个周期连续发送的C/A信号的值。在信号WCLKint的四个周期后输入信号的下一个正边沿。因此，第一到第四预处理触发器FF1a到FF1d连续输出锁存数据(C/A信号CAint的值)的反相数据，直到来自数据反相输出端Q_b(指附图7和8中的CA’-a，CA’-b，CA’-c和CA’-d)的下一个正边沿(通过信号WCLKint的周期转换四个周期以后)。附带地，为了简要描述，参照附图8，将输出指定为真信号。根据第四实施例，将第一到第四预处理触发器FF1a到FF1d的输出分别称为第一到第四中间C/A信号CA’-a，CA’-b，CA’-c和CA’-d。将第一到第四中间C/A信号CA’-a，CA’-b，CA’-c和CA’-d输入到第一到第四后处理触发器FF2a到FF2d的数据输入端D。
第一到第四后处理触发器FF2a到FF2d也是正边沿触发型触发器。将内部时钟信号CLKint输入到第一到第四后处理触发器FF2a到FF2d的时钟输入端CK中。
在输入到时钟输入端CK的内部时钟信号CLKint的正边沿，第一到第四后处理触发器FF2a到FF2d锁存输入到时钟输入端CK的第一到第四中间C/A信号CA’-a，CA’-b，CA’-c和CA’-d。第一到第四后处理触发器FF2a到FF2d连续输出来自数据输出端Q的的锁存数据(第一到第四中间C/A信号CA’-a，CA’-b，CA’-c和CA’-d的值)，至少直到下一个正边沿(参看附图7和8中的CLKint@FF2和CA’-a，CA’-b，CA’-c和CA’-d)。附带地，为了简要描述，在附图8中将输出指定为真实信号。根据第四实施例，将第一到第四后处理触发器FF2a到FF2d的输出称为第五到第八中间C/A信号CA-a，CA-b，CA-c，CA-d。在此，k是自然数。第五到第八中间C/A信号CA-a，CA-b，CA-c，CA-d至少保存第k，k+1，k+2，k+3 C/A信号CAint的信号值，该信号偏离外部时钟信号WCLK一个周期，该信号的周期是外部时钟信号WCLK周期的四倍。将第五到第八中间C/A信号CA-a，CA-b，CA-c，CA-d输入到选择器412中。
根据开关411的输出，选择器412选择信号。开关411与开关410具有相同的结构。开关411产生第五到第八开关信号，这些开关信号的周期是内部时钟信号CLKint周期的四倍，且占空率为1/4。第五到第八开关信号具有顺序偏离内部时钟信号CLKint一个周期的相位。根据第五到第八开关信号，选择器412顺序选择所输入的第五到第八中间C/A信号CA-a，CA-b，CA-c，CA-d并输出所选择的C/A信号CAint。所选择的C/A信号与那些C/A信号CAint具有相同的信号内容。所选择的C/A信号通过包括预驱动器408和输出反相器409的驱动器(即寄存器40c的输出装置)发送并通过内部C/A总线130(附图8中的CA@DRAM-avg)作为内部C/A信号Caout_j供给DRAM装置60。余下的C/A信号具有相似的处理过程。
参照附图8，根据第四实施例，可以理解的是，在寄存器40c中能充分保证设置时间(tS)和保持时间(tH)。此外，对DRAM装置60也能充分保证设置时间(tS)和保持时间(tH)。附图8是当外部时钟信号WCLK的频率在500MHz(周期为2000ps)时的时序图。可以理解的是，根据该操作，当外部时钟信号WCLK的频率在200MHz(周期为5000ps)时，也能够充分保证设置时间(tS)和保持时间(tH)。根据第四实施例，将所需的时钟数量压缩为3.0(参看附图8中的WCLK@Reg和CA@dram-avg)，其中所需的时钟数量是从将C/A信号输入到寄存器40c中的外部时钟信号WCLK之上升边沿到在DRAM装置60中定时C/A信号的定时(即附加等待时间)之间所需的时钟数量。。
根据第四实施例，延迟FF(D-FF)作为触发器以例子示出。但是，如第一到第三实施例所描述的，如果延迟FF的连接关系改变为如下，则将与上面的描述进行相同的操作。即，将第一到第四预处理触发器FF1a到FF1d的数据输出端Q连接到第一到第四后处理触发器FF2a到FF2d的数据输入端D。在这种情况下，第一到第四后处理触发器FF2a到FF2d锁存第一到第四中间C/A信号CA’-a，CA’-b，CA’-c和CA’-d的反相信号。因此第一到第四后处理触发器FF2a到FF2d的数据输出端Q的输出信号是第五到第八中间C/A信号CA-a，CA-b，CA-c，CA-d的反相信号。可取代的是，第一到第四后处理触发器FF2a到FF2d的数据反相输出端Q_b的输出信号变成与第五到第八中间C/A信号C/A-a，CA-b，CA-c，CA-d相同的信号，且因此，将它们输入到选择器412中。根据本发明的第四实施例，上述连接关系的变化基本上没有改变该操作，且包括在该发明的范围内。根据本发明的第四实施例在没有背离本发明的范围的情况下可以用另一个触发器来取代延迟FF。
如上所述，根据本发明，寄存器使用作为锁存信号的C/A信号是通过外部时钟信号临时锁存的结构，且此后，将锁存输出通过内部时钟信号进一步锁存。因此，只要工作频率恒定，在不考虑安装存储装置数量的寄存器之锁存操作中将能充分保证设置时间和保持时间。在本发明中，进一步，解压C/A信号以便临时具有n2倍的周期且解压数据通过在寄存器中的内部时钟信号来锁存。因此，在不考虑安装存储装置数量和频率级的寄存器之锁存操作中能充分保证设置时间和保持时间。特别地，当操作频段在200MHz或更大时，上述优点是显著的。当C/A信号在寄存器中临时具有两倍的周期时，上述优点可以使用相对简单的结构来实现。

Claims (23)

1、一种安装在存储模块中的寄存器，该模块包括多个存储装置，所述的寄存器接收一外部时钟信号和一指令/地址信号，该信号由来自存储模块外边的芯片组的多个连续值表示，并对所述的存储装置产生一内部指令/地址信号，所述的寄存器包括：
一延迟锁定环路电路，用于接收所述的外部时钟信号，调整延迟数量，并产生一内部时钟信号；
第一预处理触发器，用于根据所述的外部时钟信号锁存所述的指令/地址信号，并输出锁存输出，作为第一中间指令/地址信号；
第二预处理触发器，用于根据所述的内部时钟信号锁存所述的第一中间指令/地址信号，并输出锁存输出，作为第二中间指令/地址信号；和
一输出装置，用于根据所述的第二中间指令/地址信号输出所述的内部指令/地址信号。
2、一种根据权利要求1所述的寄存器，其中所述的外部时钟信号的频率不小于200MHz且不大于600MHz。
3、一种安装在存储模块中的寄存器，该模块包括多个存储装置，所述的寄存器接收一外部时钟信号和一指令/地址信号，该信号由来自存储模块外边的芯片组的多个连续值表示，并对所述的存储装置产生一内部指令/地址信号，所述的寄存器包括：
一延迟锁定环路电路，用于接收所述的外部时钟信号，调整延迟数量，并产生一内部时钟信号；
比率转换装置，用于接收所述的指令/地址信号并产生第一和第二中间指令/地址信号，所述的第一和第二中间信号的频率是所述指令/地址信号频率的一半，所述第一中间指令/地址信号具有第奇数和第偶数指令/地址信号之一，所述的第二中间指令/地址信号具有第奇数和第偶数指令/地址信号中的另一个；
锁存装置，用于根据所述的内部时钟信号锁存所述的第一和第二中间指令/地址信号，并产生第三和第四中间指令/地址信号；
输出装置，用于通过所述内部时钟信号的一半频率来交替选择所述的第三和第四中间指令/地址信号，并输出所述的内部指令/地址信号；
所述的比率转换装置包括：
一1/2分频器，用于将所述的外部时钟信号的频率分为两个频带并产生第一临时外部时钟信号，该信号的周期是所述外部时钟信号的两倍；
一连接到所述1/2分频器上的附加延迟锁定环路电路，用于控制所述的1/2分频器相对于所述的第一临时外部时钟信号的延迟并产生第二临时外部时钟信号；
一连接到所述附加延迟锁定环路电路上的第一预处理触发器，用于根据所述的第二临时外部时钟信号锁存所述的指令/地址信号，并产生所述的第一中间指令/地址信号；和
一连接到所述附加延迟锁定环路电路上的第二预处理触发器，用于根据所述的第二临时外部时钟信号的反相信号锁存所述的指令/地址信号，并产生所述的第二中间指令/地址信号；
所述的锁存装置包括：
一连接到所述延迟锁定环路电路和第一预处理触发器上的第一后处理触发器，用于根据所述的内部时钟信号锁存所述的第一中间指令/地址信号，并输出所述的第三中间指令/地址信号；和
一连接到所述附加延迟锁定环路电路和第二预处理触发器上的第二后处理触发器，用于根据所述的内部时钟信号锁存所述的第二中间指令/地址信号，并输出所述的第四中间指令/地址信号。
4、一种根据权利要求3所述的寄存器，其中所述外部时钟信号的频率不小于200MHz且不大于600MHz。
5、一种根据权利要求3所述的寄存器，其中在所述第一中间指令/地址信号和所述第二中间指令/地址信号之间的相位差为所述的外部时钟信号的一个周期。
6、一种根据权利要求3所述的寄存器，其中所述的输出装置包括：
一附加1/2分频器，用于将所述内部时钟信号的频率分为两个频带并产生一临时内部时钟信号，该临时内部时钟信号的周期是所述内部时钟信号的两倍；
一连接到所述1/2分频器和所述第一和第二后处理触发器上的选择器，用于根据所述的临时内部时钟信号交替选择所述的第三和第四中间指令/地址信号，并输出所选择的指令/地址信号；和
一驱动器，用于根据所选择的指令/地址信号产生所述的内部指令/地址信号。
7、一种安装在存储模块中的寄存器，该模块包括多个存储装置，所述的寄存器接收一外部时钟信号和一指令/地址信号，该信号由来自存储模块外边的芯片组的多个连续值表示，并对所述的存储装置产生一内部指令/地址信号，所述的寄存器包括：
一延迟锁定环路电路，用于接收所述的外部时钟信号，调整延迟数量，并产生一内部时钟信号；
比率转换装置，用于接收所述的指令/地址信号并产生第一和第二中间指令/地址信号，所述的第一和第二中间信号的频率是所述指令/地址信号频率的一半，所述第一中间指令/地址信号具有第奇数和第偶数指令/地址信号之一，所述的第二中间指令/地址信号具有第奇数和第偶数指令/地址信号中的另一个；
锁存装置，用于根据所述的内部时钟信号锁存所述的第一和第二中间指令/地址信号，并产生第三和第四中间指令/地址信号；
输出装置，用于通过所述内部时钟信号的一半频率来交替选择所述的第三和第四中间指令/地址信号，并输出所述的内部指令/地址信号；
所述的比率转换装置包括：
一1/2分频器，用于将所述外部时钟信号的频率分为两个频带并产生一临时外部时钟信号，该临时外部信号的周期是所述外部时钟信号的两倍；
一连接到所述1/2分频器上的第一预处理触发器，用于根据所述的临时外部时钟信号锁存所述的指令/地址信号，并产生所述的第一中间指令/地址信号；和
一连接到所述1/2分频器上的第二预处理触发器，用于根据所述的临时外部时钟信号的反相信号锁存所述的指令/地址信号，并产生所述的第二中间指令/地址信号；
所述的锁存装置包括：
一连接到所述延迟锁定环路电路和第一预处理触发器上的第一后处理触发器，用于根据所述的内部时钟信号锁存所述的第一中间指令/地址信号，并输出所述的第三中间指令/地址信号；和
一连接到所述延迟锁定环路电路和第二预处理触发器上的第二后处理触发器，用于根据所述的内部时钟信号锁存所述的第二中间指令/地址信号，并输出所述的第四中间指令/地址信号。
8、一种根据权利要求7所述的寄存器，其中所述外部时钟信号的频率不小于200MHz且不大于600MHz。
9、一种根据权利要求7所述的寄存器，其中在所述第一中间指令/地址信号和所述第二中间指令/地址信号之间的相位差为所述的外部时钟信号的一个周期。
10、一种根据权利要求7所述的寄存器，其中所述的输出装置包括：
一附加1/2分频器，用于将所述内部时钟信号的频率分为两个频带并产生一临时内部时钟信号，该临时内部时钟信号的周期是所述内部时钟信号的两倍；
一连接到所述附加1/2分频器和所述第一和第二后处理触发器上的选择器，用于根据所述的临时内部时钟信号交替选择所述的第三和第四中间指令/地址信号，并输出所选择的指令/地址信号；和
一驱动器，用于根据所选择的指令/地址信号产生所述的内部指令/地址信号。
11、一种根据权利要求3或7所述的寄存器，进一步包括：
外部时钟调节装置，通过使用在所述外部时钟信号和所述外部时钟信号的反相信号之间的交叉点，来产生可调的外部时钟信号，并将所述可调的外部时钟信号作为所述外部时钟信号供给所述延迟锁定环路电路和所述比率转换装置。
12、一种安装在存储模块中的寄存器，该模块包括多个存储装置，所述的寄存器接收一外部时钟信号和一指令/地址信号，该信号由来自存储模块外边的芯片组的多个连续值表示，并对所述的存储装置产生一内部时钟信号，所述的寄存器包括：
一延迟锁定环路电路，用于接收所述的外部时钟信号，调整延迟数量，并产生一内部时钟信号；
比率转换装置，用于接收所述的指令/地址信号并产生第一到第n中间指令/地址信号，该信号的频率是所述指令/地址信号频率的l/n2(其中n是自然数，且不小于2)，所述的第一到第n中间指令/地址信号具有从所述指令/地址信号的多个连续值中以n-1个值的间隔顺序选择的值；
锁存装置，用于根据所述的内部时钟信号锁存所述的第一到第n中间指令/地址信号，并产生第n+1到第2n中间指令/地址信号；
输出装置，用于通过所述内部时钟信号的1/n2频率来顺序选择所述的第n+1到第2n中间指令/地址信号，并输出所述的内部指令/地址信号；
所述的比例转换装置包括：
开关，用于接收所述的外部时钟信号，并输出第一到第四开关信号；以及
第一到第四预处理触发器，用于分别根据所述的第一到第四开关信号锁存所述的指令/地址信号，并分别输出第一到第四锁存输出，作为所述的第一到第n中间指令/地址信号；
所述的锁存装置包括第一到第四后处理触发器，用于根据所述的内部时钟信号，分别锁存所述的第一到第n中间指令/地址信号，并分别输出第一到第四锁存输出，作为所述的第n+1到第2n中间指令/地址信号。
13、一种根据权利要求12所述的寄存器，其中所述外部时钟信号的频率不小于200MHz且不大于600MHz。
14、一种存储模块，包括一根据权利要求1所述的寄存器和多个存储装置，所有这些都设置在一个衬底上。
15、一种根据权利要求14所述的存储模块，其中所述存储装置的数量不小于4且不大于18。
16、一种存储系统，包括一根据权利要求14所述的存储模块和一芯片组。
17、一种存储模块，包括一根据权利要求3或7所述的寄存器和多个存储装置，所有这些都设置在一个衬底上。
18、一种根据权利要求17所述的存储模块，其中所述存储装置的数量不小于4且不大于18。
19、一种存储系统，包括一根据权利要求17所述的存储模块和一芯片组。
20、一种存储模块，包括一根据权利要求12所述的寄存器和多个存储装置，所有这些都设置在一个衬底上。
21、一种根据权利要求20所述的存储模块，其中所述存储装置的数量不小于4且不大于18。
22、一种存储系统，包括一根据权利要求20所述的存储模块和一芯片组。
23、一种存储系统，包括安装在存储模块中的寄存器，该模块包括多个存储装置，所述的寄存器接收一外部时钟信号和一指令/地址信号，该信号由来自存储模块外边的芯片组的多个连续值表示，并对所述的存储装置产生一内部指令/地址信号，其中所述的寄存器包括：
一延迟锁定环路电路，用于接收所述的外部时钟信号，调整延迟数量，并产生一内部时钟信号；
第一预处理触发器，用于根据所述的外部时钟信号锁存所述的指令/地址信号，并输出锁存输出，作为第一中间指令/地址信号；
第二预处理触发器，用于根据所述的内部时钟信号锁存所述的第一中间指令/地址信号，并输出锁存输出，作为第二中间指令/地址信号；和
一输出装置，用于根据所述的第二中间指令/地址信号输出所述的内部指令/地址信号；且其中：
外部时钟的所需数量至少为2.0，其中外部时钟的所需数量是从用于将指令/地址信号输入到寄存器中的外部时钟信号之上升边沿到，用于通过外部时钟信号将相应于指令/地址信号的内部指令/地址信号输入进所述的存储装置的定时之间之外部时钟的所需数量。
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