CN1941172A - 延迟锁定回路驱动控制电路 - Google Patents

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Abstract

本发明提供一种延迟锁定回路(DLL)驱动控制电路，其能够藉由防止不必要的时钟的输出来减少电流消耗量。该DLL驱动控制电路包括：DLL驱动器，其用于驱动DLL时钟；及DLL驱动控制器，其用于响应于具有与作用中模式相关联的信息的信号而产生控制信号，以控制该DLL驱动器的操作。该DLL驱动控制器具备：计数器，其用于对该DLL时钟进行计数以产生具有多个位的计数值；比较器，其用于比较该计数值与具有多个位的设定值，并在该两个值相同时产生经启动的相等信号；及SR锁存器，其用于接受该相等信号及具有与该作用中模式相关联的该信息的该信号，以提供该控制信号。

Description

延迟锁定回路驱动控制电路
技术领域
本发明关于一种半导体存储器装置；更具体地，本发明关于一种能够通过防止不必要的时钟输出来减少电流消耗量的延迟锁定回路(DLL)驱动控制电路。
背景技术
诸如双数据速率同步动态随机存取存储器(DDR SDRAM)的以高速操作的半导体存储器装置与外部时钟同步地传输数据。对于该高速操作而言，必需建立时钟同步。DLL电路建置于半导体中以取决于外部时钟来控制将从DRAM向外部发送的数据的时序，以便使数据与时钟同步。换言之，DLL电路用于接收外部时钟并基于该外部时钟输出数据。
图1为习知DLL电路的方块图，且图2为图1中所示的通用DLL驱动控制器100的电路图。
参看图1，习知DLL电路包括DLL时钟产生器300，该DLL时钟产生器300包含时钟缓冲器、延迟线、相位比较器、延迟控制器及延迟复制模型。DLL时钟产生器300藉由执行相位更新而产生与外部时钟的相位同步的DLL时钟irclk及ifclk。DLL电路还包括用于驱动内部时钟信号irclk及ifclk的DLL驱动器200，及用于控制DLL驱动器200的开启/关闭操作的DLL驱动控制器100。如图2中所说明，DLL驱动控制器100包含NOR(或非)门NR，该NOR门NR接受指示是否进入省电模式的信号PDM，以及含有关于自更新的信息的信号SREF。且NOR门NR提供信号DEN以确定是否操作DLL驱动器200。
如上文所建构的习知DLL电路允许DLL驱动器200在存储器的省电模式期间被关闭，以得到低功率消耗。
除省电模式或自更新模式以外，一旦输入外部时钟，则在现有DLL驱动控制器100控制之下的DLL驱动器200便无条件地提供输出。在作用中(active)模式时间间隔期间始终使能DLL驱动器200，且因此即使在不需要时钟的作用中模式的部分时间间隔期间也触发DLL时钟。
在如上文所建构的习知DLL电路中，输出端与具有大电容值的输出数据路径的许多缓冲器及晶体管栅极耦接。愈经常地触发输出时钟，DRAM中电流消耗量愈高。此电流消耗可总计达到若干mA(毫安)。
因此，习知DLL电路即使在其未被使用时也产生时钟，从而不必要地消耗能量。
发明内容
因此，本发明的一个目的是提供一种DLL电路，其能够在正常模式以及省电模式或自更新模式中，藉由防止DLL时钟在任何时间间隔期间被无意义地触发，从而将触发限制于实际使用DLL时钟的时间间隔，来减少DRAM的操作电流。
根据本发明的一个方面，提供一种DLL驱动控制电路，其包括：DLL驱动器，其用于驱动DLL时钟；及DLL驱动控制器，其用于响应于具有与作用中模式相关联的信息的信号而产生控制信号，以控制该DLL驱动器的操作。
该DLL驱动控制器包括：计数器，其用于对该DLL时钟进行计数以产生具有多个位的计数值；比较器，其用于比较该计数值与具有多个位的设定值，并在该两个值相同时产生经启动的相等信号；及SR锁存器，其用于接受该相等信号及具有与该作用中模式相关联的该信息的该信号，以提供该控制信号。
如上所述，本发明允许仅在当该DLL驱动器已关闭的状态下输入与作用中模式(读取或写入)相关联的信号时的该作用中模式的部分时间间隔期间触发DLL时钟。
本发明的其它目的及优点将根据以下描述来理解，且也将根据本发明的实施例而更清楚地了解。
附图说明
从下面结合附图进行的对较佳实施例的说明，本发明上面和其它目的和特征将变得清楚，在所述附图中：
图1为习知DLL电路的方块图；
图2为图1中所示的DLL驱动控制器的电路图；
图3为根据本发明一实施例的DLL电路的方块图；
图4为图3中所示的DLL驱动控制器的详细方块图；
图5为图4中例示的比较器的详细电路图；
图6为图4中说明的SR锁存器的详细电路图；
图7为图3中所示的DLL时钟产生器的详细方块图；及
图8为用于描述根据本发明的DLL驱动控制方法的时序图。
【主要元件符号说明】
10时钟缓冲器
20分频器
30相位比较器
40延迟控制器
50延迟线
60虚设延迟线
70延迟复制模型化部分
100DLL驱动控制器
200DLL驱动器
300DLL时钟产生器/DLL驱动控制器
310计数器
320设定值
330比较器
340SR锁存器
400DLL驱动器
500DLL时钟产生器
具体实施方式
下文中，将参考附图详细阐明本发明的较佳实施例，以使本发明可易于由本领域技术人员执行。
图3为根据本发明的较佳实施例的DLL电路的方块图。
如图3中所例示，本发明的DLL电路包括：DLL时钟产生器500，其具有时钟缓冲器、延迟线、相位比较器、延迟控制器及延迟复制模型，并用于藉由执行相位更新而产生与外部时钟的相位同步的DLL时钟irclk及ifclk；
DLL驱动器400，其用于驱动DLL时钟信号irclk及ifclk；及DLL驱动控制器300，其用于响应于具有与作用中模式相关联的信息的信号来控制DLL驱动器400的操作。
图4例示图3中所示的本发明的DLL驱动控制器300的详细方块图。
如图4中所示，DLL驱动控制器300包括：计数器310，其用于对DLL时钟irclk进行计数，以产生具有多个位的计数值；比较器330，其用于比较该计数值与具有多个位的设定值320，以在该两个值相同时产生经启动的相等信号equal；及SR锁存器340，其用于接受相等信号equal及具有与作用中模式相关联的信息的信号RD info，以提供控制信号DEN。可使用例如延时相关的信息作为设定值320，该信息是模式暂存器集(Mode RegisterSetting，MRS)的设定值。该信息可为丛发长度(Burst Length，BL)或Cas延时(Cas Latency，CL)。
下文中将详细描述图3及4中所示的本发明的DLL电路的操作。计数器310对外部DLL时钟irclk进行计数，并产生具有多个位的计数值，并将其提供至比较器330。在比较器330处，将该计数值的多个位与设定值320的位进行比较，以在其彼此匹配时启动相等信号。SR锁存器340接收经启动的相等信号equal及具有与作用中模式相关联的信息的信号RD info，并启动控制信号DEN。在经启动的控制信号DEN作为复位(reset)信号RST输入至计数器310时复位计数器310，以重新开始对DLL时钟irclk进行计数。
图5为图4中所示的比较器330的详细电路图。
如图5中所说明，比较器330具备：多个EX-NOR(同或)门EXNR，其分别用于接收计数值及设定值320的对应位；NAND(与非)门ND3，其用于接收该多个EX-NOR门EXNR中的每一个的输出；及反相器INT2，其用于基于NAND门的输出信号而产生相等信号equal。
图6为图4中所示的SR锁存器340的详细电路图。如图6中所示，SR锁存器340包括：反相器INT1，其用于接收具有与作用中模式相关联的信息的信号RD info；第一NAND门ND1，其用于经由一个输入端子接收反相器INT1的输出；及第二NAND门nd2，其用于接收相等信号equal及第一NAND门ND1的输出，以提供输出信号至第一NAND门ND1的另一输入端子。此SR锁存器340用于在启动具有与作用中模式相关联的信息的信号RD info时启动控制信号DEN，并在启动相等信号equal时撤销控制信号DEN。
如上文所述，通过执行关于甚至在正常模式中实际上是否需要时钟及关于必要时需要多少时钟的操作，本发明的DLL驱动控制器300仅在需要时钟时通过使能DLL驱动器400来选择性输出时钟。DLL驱动控制器100仅在不使用时钟(例如省电模式或更新模式)的范围中控制时钟缓冲器200的关闭操作。因此，防止了不必要的电流消耗。
图7说明例如受寄存器控制的DLL的DLL时钟产生器500的详细方块图。参看图7，DLL时钟产生器500大体包括时钟缓冲器10、分频器20、相位比较器30、延迟控制器40、延迟线50、虚设延迟线60及延迟复制模型化部分70。
时钟缓冲器10接收并缓冲外部时钟clk及clkb，并产生内部时钟信号iDvd_clk。
分频器20对内部时钟iDvd_clk进行分频，以基于内部时钟iDvd_clk产生DLL源时钟Dvd_clk及参考时钟ref_clk。通常，源时钟是通过经由分频器降低外部时钟的频率而产生的，以减少DLL电路的功率消耗。
相位比较器30为比较DLL电路的输入时钟与其输出时钟并检测其间的相位差的装置。即，比较来自分频器20的参考时钟ref_clk的相位与经由DLL电路的内部电路反馈回的反馈信号反馈时钟的相位，从而取决于比较结果来控制延迟控制40。
延迟控制器40包含确定输入路径的逻辑元件及改变路径方向的双向移位寄存器。移位寄存器接收四个输入信号并执行移位操作。其初始输入条件可藉由保持两端而允许初始最大/最小延迟。为右移位及左移位中的每一个输入两个信号，且该分别的两个信号具有高级(high level)时间间隔，以使得对于移位操作其彼此不重迭。
延迟线50为用于延迟外部时钟的相位的电路。相位延迟的程度由相位比较器30确定。决定相位延迟的延迟路径是在延迟控制器40的控制之下确定的。延迟线包含多个单位延迟单元，其中NAND门被耦接。单位延迟单元中的每一个的输入均连接至分别对应的移位寄存器。其中在移位寄存器的输出级(output stage)处的值处于高电平的路径被确定为用于接收通过时钟缓冲器的时钟的路径。存在用于上升边缘时钟及用于下降边缘时钟的延迟线。这是为了通过同等地处理上升边缘及下降边缘而在任何一方向上最大限度地防止随后的失真(工作比失真((duty ratio distortion)))。
虚设延迟线60是为被施加至相位比较器30的反馈信号而提供的延迟线，且具有与延迟线50相同的构造。
延迟复制模型化部分70预先模型化自接收外部时钟至延迟线50直至将延迟线50的输出时钟配送至晶片外部的延迟因子。正确的延迟因子用于确定作为DLL电路的性能的失真值。延迟复制模型化部分70可按照原状使用收缩、简化及使用基本电路的方法。可预先对其进行设计，以使延迟复制模型化部分70按照原状模型化时钟缓冲器、DLL驱动器、R/F分频器及输出缓冲器。
图8为用于描述根据本发明的DLL驱动控制方法的时序图。如图8中所示，若接收到具有与作用中模式(诸如读取或写入模式)相关联的信息的外部信号RD info，则启动控制信号DENr及DENf。若计数值B与设定值A彼此匹配，则控制信号DENr及DENf由经启动的相等信号equal予以撤销。仅在控制信号DENr及DENf的启动时间间隔期间驱动DLL驱动器400，以触发DLL时钟RCLK_DLL及FCLK_DLL。在上升控制信号DENr的高脉冲时间间隔的范围内触发上升DLL时钟RCLK_DL，同时在下降控制信号DENf的高脉冲时间间隔的范围内触发下降DLL时钟FCLK_DLL。此时序图可基于DRAM的操作条件而部分地变化，且本文中所示的时序图为各种实例中的一项实例。
根据本发明的另一实施例，对于多种多样的应用，若DLL驱动器不是单个而是多个，则也可能相应地建构DLL驱动控制器。
如上文所阐明，本发明具有的优点在于，凭借本发明的构造，可藉由连续控制由于时钟速度的增加而被消耗的电流来减少无意义地流动的电流，从而大幅减少电流消耗。
本申请案含有与在2005年9月29日及12月19日于韩国专利局申请的韩国专利申请案第2005-91650号及第2005-125353号有关的发明，该等专利申请案的全文以引用的方式并入本文中
虽然已关于特定实施例描述了本发明，但熟习此项技术者将易于了解，在不偏离如以下申请专利范围中所界定的本发明的精神及范畴的情况下，可进行各种改变及修改。

Claims (21)

1.一种延迟锁定回路(DLL)驱动控制电路，其包含：
DLL驱动器，其用于驱动DLL时钟；及
DLL驱动控制器，其用于响应于具有与作用中模式相关联的信息的信号而产生控制信号，以控制该DLL驱动器的操作。
2.如权利要求1所述的DLL驱动控制电路，其中该DLL驱动控制器包括：
作用中命令输入构件，其用于接收作用中命令。
3.如权利要求1所述的DLL驱动控制电路，其中该DLL驱动控制器包括：
计数器，其用于对该DLL时钟进行计数以产生具有多个位的计数值；
比较器，其用于比较该计数值与具有多个位的设定值，并在该两个值相同时产生经启动的相等信号；及
SR锁存器，其用于接受该相等信号及具有与该作用中模式相关联的该信息的该信号，以提供该控制信号。
4.如权利要求3所述的DLL驱动控制电路，其中该计数器在该控制信号作为复位信号输入时被复位。
5.如权利要求3所述的DLL驱动控制电路，其中该比较器包括：
多个EX-NOR门，其分别用于接受该计数值及该设定值的对应位并对其进行EX-NOR运算；
NAND门，其用于接收该多个EX-NOR门中的每一个的输出并对其进行NAND运算；及
反相器，其用于接收并反转该NAND门的输出信号，以产生该相等信号。
6.如权利要求3所述的DLL驱动控制电路，其中该比较器在通过比较该计数值与该设定值而比较出该计数值的该多个位与该设定值的该多个位完全相同时启动该相等信号。
7.如权利要求3所述的DLL驱动控制电路，其中该SR锁存器在具有与该作用中模式相关联的该信息的该信号被启动时启动该控制信号，并在该相等信号被启动时撤销该控制信号。
8.如权利要求3所述的DLL驱动控制电路，其中该SR锁存器包括：
反相器，其用于接收并反转具有与该作用中模式相关联的该信息的该信号；
第一与非(NAND)门，其用于经由一个输入端子接收该反相器的输出，并经由另一输入端子接收第二NAND门的输出，并对该两个输出进行NAND运算；及
该第二NAND门，其用于接收该相等信号及该第一NAND门的输出并对其进行NAND运算，并提供输出信号至该第一NAND门的该另一输入端子。
9.如权利要求1所述的DLL驱动控制电路，其中具有与该作用中模式相关联的该信息的该信号对应于读取模式。
10.如权利要求1所述的DLL驱动控制电路，其中具有与该作用中模式相关联的该信息的该信号对应于写入模式。
11.一种延迟锁定回路(DLL)电路，其包含：
DLL时钟产生器，其用于产生DLL时钟；
DLL驱动器，其用于驱动该DLL时钟；及
DLL驱动控制器，其用于响应于具有与作用中模式相关联的信息的信号而产生控制信号，以控制该DLL驱动器的操作。
12.如权利要求11所述的DLL电路，其中该DLL驱动控制器包括：
作用中命令输入构件，其用于接收作用中命令。
13.如权利要求11所述的DLL电路，其中该DLL时钟产生器包括：
时钟缓冲器，其用于缓冲外部时钟并输出内部时钟；
分频器，其用于对该内部时钟进行分频，以产生源时钟及参考时钟；
延迟线，其用于接收该源时钟并延迟该内部时钟的相位，以提供经延迟的内部时钟；
虚设延迟线，其具有与该延迟线相同的构造；
延迟复制模型化单元，其用于依存储器内的时钟信号的延迟因子来模型化该虚设延迟线的输出信号，并提供经模型化的信号作为反馈信号；
相位比较器，其用于接收该参考时钟信号及该反馈信号，并检测该等信号间的相位差；及
延迟控制器，其用于响应于来自该相位比较器的输出信号，来控制该延迟线及该虚设延迟线的相位延迟。
14.如权利要求11所述的DLL电路，其中该DLL驱动控制器包括：
计数器，其用于对该DLL时钟进行计数以产生具有多个位的计数值；
比较器，其用于比较该计数值与具有多个位的设定值，并在该两个值相同时产生经启动的相等信号；及
SR锁存器，其用于接受该相等信号及具有与该作用中模式相关联的该信息的该信号，以提供该控制信号。
15.如权利要求13所述的DLL电路，其中该计数器在该控制信号作为复位信号输入时被复位。
16.如权利要求13所述的DLL电路，其中该比较器包括：
多个EX-NOR门，其分别用于接收该计数值及该设定值的对应位并对其进行EX-NOR运算；
NAND门，其用于接收该多个EX-NOR门中的每一个的一输出并对其进行NAND运算；及
反相器，其用于接收并反转该NAND门的输出信号，以产生该相等信号。
17.如权利要求13所述的DLL电路，其中该比较器在通过比较该计数值与该设定值而比较出该计数值的该多个位与该设定值的该多个位完全相同时启动该相等信号。
18.如权利要求13所述的DLL电路，其中该SR锁存器在具有与该作用中模式相关联的该信息的该信号经启动时启动该控制信号，并在该相等信号经启动时撤销该控制信号。
19.如权利要求13所述的DLL电路，其中该SR锁存器包括：
反相器，其用于接收并反转具有与该作用中模式相关联的该信息的该信号；
第一NAND门，其用于经由一个输入端子接收该反相器的输出，并经由另一输入端子接收第二NAND门的输出，并对该两个输出进行NAND运算；及
该第二NAND门，其用于接收该相等信号及该第一NAND门的输出并对其进行NAND运算，并提供输出信号至该第一NAND门的该另一输入端子。
20.如权利要求11所述的DLL电路，其中具有与该作用中模式相关联的该信息的该信号对应于读取模式。
21.如权利要求11所述的DLL电路，其中具有与该作用中模式相关联的该信息的该信号对应于写入模式。
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