CN100419912C - 数字延迟锁定回路及其控制方法 - Google Patents

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Abstract

提供一种数字延迟锁定回路(DLL)，其能通过预测及侦测一最大抖动时序而使抖动减至最小，该数字闭锁回路包括：时钟产生器，用于产生源时钟及参考时钟；延迟线，配置有多个单位延迟器，用于延迟该源时钟预定的时间；延迟模型，用于反射实际内部电路的延迟时间于该延迟线的输出；相位比较器，用于比较该参考时钟的相位与输出自该延迟模型的反馈时钟的相位；抖动侦测器，用于侦测最大抖动时序以响应输出自该相位比较器的相位比较信号，及产生多重延迟使能信号；以及延迟控制器，用于通过单位延迟单元或多重延迟单元来控制该延迟线的延迟量，以响应该相位比较信号及该多重延迟使能信号。

Description

数字延迟锁定回路及其控制方法
技术领域
本发明涉及一种使用于诸如双数据速率(DDR)同步动态随机存取内存(SDRAM)或单一数据速率(SDR)SDRAM的半导体存储装置中的延迟闭锁回路(DLL)，尤其涉及一种在抖动(jitter)特征中具有改善的DLL。
背景技术
延迟闭锁回路(DLL)是一种控制数据时序的电路，该数据时序是依据外部时钟而输出至半导体存储装置(例如SDRAM)的外部。此处，该外部时钟为半导体存储装置外部所输入的时钟。为了将数据无任何误差地传输至芯片集，该SDRAM的时钟应与该芯片集的时钟同步。
在SDRAM中使用DLL的原因是，当外部时钟通过输入时钟缓冲器、线负载、数据输出缓冲器及其它逻辑电路时，相位会延迟，使得外部时钟与内部时序的相位会失配。
由于SDRAM内部电路所延迟的相位称为″时钟歪斜″，而DLL则是用于补偿该时钟歪斜的电路，该DLL作用为防止输出数据的相位与外部时钟间产生相位差。根据该DLL，当依据外部时钟感测于SDRAM中心的数据通过数据输出缓冲器输出时的时序会与外部电路所输入的时钟的时序同步。
DLL可分类为模拟DLL及数字DLL，而该数字DLL也包括寄存器控制式DLL(下文中称为RC DLL)、拼合式DLL、同步反射式DLL(下文中称为SM DLL)、测量控制式DLL(下文中称为MC DLL)、及类似物。
图1所示为根据相关技术的RC DLL的框图。
参阅图1，该RC DLL包括时钟产生器10、相位比较器11、延迟控制器12、延迟线13、时钟信号线14、输出缓冲器15及延迟模型16。
时钟产生器10缓冲外部时钟eclk以产生源时钟rclk及fclk，以及参考时钟ref；相位比较器11比较该参考时钟ref与通过延迟模型16反馈的反馈时钟fb的相位，及侦测参考时钟ref与反馈时钟fb的相位差；延迟控制器12包括寄存器及延迟选择单元，以及根据相位比较的结果控制延迟线13的延迟量。延迟线13在延迟控制器12的控制下延迟时钟产生器10的输出，即，源时钟rclk。时钟信号线14将延迟线13的输出转移到输出缓冲器15。输出缓冲器15接收来自中心的数据以及通过输出端子，与时钟信号线14的时钟同步地输出数据。延迟模型16通过反馈回路产生反馈时钟fb至相位比较器11，该反馈时钟fb是通过模型化从外部时钟eclk的输入至延迟线13的延迟成分而取得，且直到延迟线13的输出时钟输出至芯片的外部为止。
下文中将详细地描述各个组件的操作。
时钟产生器10依据外部时钟eclk产生源时钟rclk及fclk以及参考时钟ref。换句话说，该时钟产生器10利用外部时钟eclk及反相外部时钟eclkb来产生DLL内部中所使用的上升时钟rclk、下降时钟fclk、及参考时钟ref。
图2所示为图1中所示的时钟产生器的典型电路图。
参阅图2，反相外部时钟eclkb及外部时钟eclk分别地输入到用作微分放大器的输入端的NMOS晶体管N20及N21的栅极，NMOS晶体管N22是连接于NMOS晶体管N20及N21的各源极与接地电压端VSS之间，NMOS晶体管N22的栅极通过一使能信号控制。
进一步地，PMOS晶体管P20及P21配置于NMOS晶体管N20及N21的各漏极与电源电压端VDD之间。这些PMOS晶体管P20及P21的栅极相互连接，反相器I20将NMOS晶体管N21漏极所输出信号反相以输出时钟信号clk。
此外，除了微分放大器之外，该时钟产生器10可包括：第一时钟产生单元，用于接收该外部时钟及产生同步于该外部时钟上升沿的上升时钟rclk；以及第二时钟产生单元，用于接收该反相外部时钟eclkb及产生同步于外部时钟的下降沿的下降时钟fclk。为简明起见，第一及第二时钟产生单元并未显示于附图中。
相位比较器11比较参考时钟ref的相位与反馈时钟fb的相位以及侦测该两时钟间的相位差。通常，为减少DLL的功率消耗。从外部输入的时钟的频率通过分频器予以降低。
此处，上升时钟rclk用作不利用分频器的参考信号。
图3所示为详细电路图，显示现有技术的相位比较器及延迟控制器的一部分。
参阅图3，相位比较器包括一输入确认脉冲产生单元110、一左移控制信号产生单元111、及一右移控制信号产生单元112。
输入确认脉冲产生单元110接收参考时钟ref及反馈时钟fb，侦测这两时钟的输入，并产生输入确认脉冲cmp。左移控制信号产生单元111产生左移控制信号lsh以响应信号fbd，参考时钟fb及输入确认脉冲cmp。此处，信号fbd是一通过单位延迟器113通过单元时间延迟反馈时钟fb所获得的信号。右移控制信号产生单元112产生右移控制信号rsh以响应反馈时钟fb、参考时钟ref及输入确认脉冲cmp。
此处，单位延迟器113配置有一反相器及一与非(NAND)门，且通过单位延迟时间来延迟反馈时钟fb。
左移控制信号产生单元111及右移控制信号产生单元112具有相互对称的结构且建构有多个交叉耦合的NAND闭锁器，NAND门及反相器。因为左移控制信号产生单元111及右移控制信号产生单元112具有典型的架构，将省略其详细说明。
进一步地，附图标记″120″代表延迟控制器中所含的移位寄存器控制信号产生单元。
该移位寄存器控制信号产生单元120配置有多个交叉耦合的NAND闭锁器、NAND门及反相器。
相位比较器11比较参考时钟ref与反馈时钟fb的相位。延迟控制器12则根据比较结果而控制。通常，相位比较器11产生诸如反馈时钟fb的″超前″、″滞后″及″闭锁″的信息。相位比较器11包括一附加区块，用于控制延迟控制器12中所含的移位寄存器的移位操作。该附加区块为图3的移位寄存器控制信号产生单元120。
该移位寄存器控制信号产生单元120接收参考时钟ref(特定地，信号cmpb)，并通过使用T触发器的功能来产生移位信号。
延迟控制器12配置有：逻辑电路，用以确定移位寄存器控制信号产生单元120及延迟线13的输入路径；以及双向移位寄存器，用于改变这些路径的位置。
图4所示为一详细电路图，显示习知技术的RC DLL的移位寄存器。
参阅图4，移位寄存器配置有多个级(m×n)，各级包括：反相闭锁器L，含NAND门和反相器INV；切换单元S，用于改变闭锁器L中所闭锁的值以响应移位信号sre、sro、sle及slo；以及逻辑组合单元C，用于逻辑地组合前一级中所含的闭锁器的正输出与后一级中所含的闭锁器的负输出。
此处，在各级的闭锁器中，该NAND门具有一接收重设信号resetz的输入端及接收相对应的闭锁器L的负输出的另一输入端以用于初始化。
切换单元S包括：NMOS晶体管M1，连接于闭锁器L的正输出端且通过奇数右移信号sro予以控制；NMOS晶体管M2，连接于闭锁器L的负输出端且通过偶数左移信号sle予以控制；以及NMOS晶体管M3，由前一级中所含的闭锁器L的负输出予以控制，用于选择性地在正输出端与接地电压端之间形成一条与NMOS晶体管M1在一起的路径。切换单元S还包括连接在NMOS晶体管M2和接地电压端之间的NMOS晶体管M4。
同时，前一级及后一级由移位信号sre、sro、sle及slo中的偶数右移信号sre及奇数左移信号slo予以控制。
逻辑组合单元C配置有一OR(或)门，以接收前一级的正输出及后一级的负输出。
换句话说，移位寄存器接收4个输入信号sre、sro、sle及slo，以及执行移位操作。初始的输入条件可允许移位寄存器具有最初的最大/最小延迟，输入至移位寄存器的信号是两个右移信号sre及sro，以及两个左移信号sel及slo。
图5所示为一详细电路图，显示现有技术的RC DLL的延迟线。
延迟线13为用于延迟外部时钟的相位的电路。此处，相位延迟的程度由相位比较器11确定，且在延迟控制器12的控制下，形成确定该相位延迟的延迟路径。该延迟线13配置有多个具有NAND门及反相器的单位延迟组件，各单位延迟的输入以1∶1连接于移位寄存器，而其中移位寄存器的输出端呈逻辑高的位置则确定为参考时钟所输入的路径。
将参照图5详细说明有关延迟线。
参阅图5，该延迟线包括NAND门NAND1，…，NANDm-1，NANDm，NANDm+1，…，NANDm×n，以接收输入时钟clk_in及延迟选择信号sel_l，…，sel_m-1，sel_m，sel_m+1，…，sel_m×n，以及通过NAND门的输出所控制的m×n数目的单位延迟DU1，…，DUm-1，DUm，DUm+1，…，Dm×n。
此处，各单位延迟由两个NAND门所构成，例如该第m个单位延迟DUm包括：第一NAND(与非)门NAND100，以接收前一单位延迟DUm-1的输出，及相对应的NAND门NANDm的输出；以及第二NAND门NAND101，以接收电源电压VDD，及第一NAND门NAND100的输出。此处，因为在第一单位延迟UD1之前并没有单位延迟，故该第一单位延迟DU1接收电源电压VDD以取代接收前一单位延迟的输出。
延迟模型16是在外部时钟穿过延迟线13之前且直到延迟线13的输出时钟输出至芯片外面为止的延迟组件模型。正确的延迟组件会确定DLL性能中的歪斜值，延迟模型16通过缩减或简化基本电路，或利用基本电路本身予以配置。实用上，延迟模型16使时钟产生器10，DLL时钟分频器、除法器R/F及输出缓冲器15模型化。
图6所示为在没有电源噪声存在r情况下DLL潜伏的时序图，图7所示为在电源噪声存在的情况下DLL潜伏的时序图。
在下文中，将参照图1到7对DLL的整个操作和DLL潜伏的问题进行描述。
如上所述，DLL为一电路，用于使外部时钟与内部时钟间的相位同步。为了使该两时钟的相位同步，相位比较器持续地比较该两时钟，即，参考时钟ref及反馈时钟fb。相位比较器11根据参考时钟ref及反馈时钟fb的相位信息提供信息至延迟控制器，延迟线13则通过该信息控制而减少相位差。
输入时钟必须通过相位比较器11及延迟控制器12，直到延迟线13的路径因为内部时钟与外部时钟间的相位差而必须改变时为止。若延迟线的输入时钟，即，延迟控制器12的输出滞后在图6中″时序1″所企望相位之后时，则输入时钟会在预定延迟(输入时钟通过延迟线及延迟模型)之后输入至相位比较器11。
当时钟输入至相位比较器11的时序为迟于“时序1”的“时序2”时，则提供“时序2”的相位比较结果至延迟控制器12，使亦可取得预定的时间，直到调整延迟线的路径为止。因此，在预定时间自“时序2”逝去后，当延迟线13的延迟值改变时的时序则为“时序3”。
由于这些原因，如图6中所示，DLL具有用于内部补偿相位的潜伏。
在不考虑DLL中的噪声的情况下，状态误差(即，歪斜)会和单位延迟的解决一样多存在。在这种情况下，DLL内部的潜伏就不是一个重要问题。
类似地，DLL潜伏在理想操作环境中并非严重问题，然而，若延迟模型16为理想时，则DLL将因单位延迟的延迟而具有歪斜。
在DLL的操作中出现会若干噪声成分。由于这些噪声成分，延迟线13的延迟量和延迟模型16会变化，并且外部时钟与内部时钟间会产生相位差，而此时所发生的不规则的相位差则称为“抖动”。
抖动成分可在DLL闭锁(延迟闭锁状态)之后通过DLL的连续的相位比较操作予以减低。而且，因为DLL的内部潜伏依然存在，故可在准确的时序处消除抖动成分。
如上所述，在“时序1”时，由于有电源噪声添加到延迟线13中从而延迟量发生变化，若时钟的相位得到补偿，在预定时间过去之后的补偿的时序为“时序3”。然而，因为难以预测真正“时序3”时影响延迟线13的电源噪声值，所以无法得知“时序3”处的时钟相位变化。同时，可预测的情势为延迟线13的电源会由于电源噪声而增加电压，因而导致时钟的相位超前。而若电源噪声值降低电源电压，则将使抖动值呈最差(参阅图7)。
原因是由于“时序1”的相位比较器11的反馈结果会增加延迟线13的路径。在这种情况下，若降低电源电压以增加单位延迟单元时，则产生最大抖动。当然，若电源电压在“时序1”时降低而在“时序3”时增加也是一样的。
特定地，在数据同步于时钟传输的诸如SDRAM的系统中，峰对峰值的抖动最为重要。结果，最差的抖动会使SDRAM错误地操作。
图7所示为电源噪声存在的情况下的DLL潜伏的时序图，其中电源电压VDD由于电源噪声而降低且接着获得其电平。
若电源电压VDD降低，延迟线及延迟模型的延迟具有相反的延迟变化.该延迟变化会在预定时间之后影响相位比较器。
在图7中显示相位比较器中所发生的延迟变化，由于电源噪声而产生的延迟值的变化可在短时间之后在相位比较器看到。相位比较器会根据延迟变化而反馈给图6中所示的延迟线潜伏。上述DLL在当电源由于该潜伏而改变时的时序处具有最大的抖动。
发明内容
因此，本发明的主要目的在于提供一种数字延迟闭锁回路及其控制方法，能在发生最大抖动时通过预测及侦测时序使抖动减至最小。
根据本发明，提供有一种数字延迟锁定回路(DLL)，包括：时钟产生装置，用于产生源时钟及参考时钟；延迟线，配置有多个单位延迟器，用于延迟该源时钟预定的时间；延迟模型，用于反射实际内部电路的延迟时间于该延迟线的输出；相位比较装置，用于比较该参考时钟的相位与输出自该延迟模型的反馈时钟的相位；抖动侦测装置，用于侦测最大抖动时序并产生多重延迟使能信号，以响应输出自该相位比较装置的相位比较信号；和延迟控制装置，用于通过单位延迟单元或多重延迟单元控制该延迟线的延迟量，以响应该相位比较信号及多重延迟使能信号。
根据本发明的另一方面，提供一种数字延迟锁定回路的控制方法，包括下列步骤：比较参考时钟的相位与反馈时钟的相位，从延迟模型输出该反馈时钟；根据该相位比较的结果侦测最大抖动时序；以及根据该最大抖动时序的侦测，通过多重延迟单元来控制延迟线的延迟量。
在本发明中，若延迟由DLL内部所发生的例如具有恒定周期的电源噪声的噪声而变化时，施加一紧随的演算式以用于使抖动减至最小。
在200周期(SDRAM的最大可允许周期)的延迟闭锁时间之后，若在一预定时间的期间，DLL由于电源噪声而朝向持续增加(或减少)延迟线时，则通过状态单元来控制延迟线以减少(或增加)延迟线而避免最大的抖动周期。换句话说，延迟线系通过两级或更多级的多重单元予以控制。
在延迟闭锁之后，由于内部DLL的潜伏，最大抖动会发生在当相位比较信号的延迟在该相位比较信号的的延迟增加(或减少)之后，减少(或增加)超过预定时间的时序处。当抖动呈最大时，侦测该时序且通过多重延迟单元控制延迟线。
附图说明
本发明的上述目的及特性在上文结合附图的优选实施例说明中呈明显，其中：
图1所示为现有技术RC DLL的框图；
图2所示为图1中所示的时钟产生器的详细电路图；
图3所示为详细电路图，显示习知技术的相位比较器及延迟控制器；
图4所示为详细电路图，显示习知技术的RC DLL的移位寄存器；
图5所示为详细电路图，显示习知技术的RC DLL的延迟线；
图6所示为没有电源噪声存在的情况中的DLL潜伏的时序图；
图7所示为电源噪声存在的情况中的DLL潜伏的时序图；
图8所示为根据本发明实施例的数字DLL的框图；
图9所示为框图，描绘根据本发明实施例的相位比较器和抖动侦测器；
图10所示为根据本发明实施例的求和单元的详细电路图；
图11所示为详细电路图，描绘根据本发明实施例的相位比较器及延迟控制器；
图12所示为详细电路图，描绘根据本发明实施例的抖动侦测器的储存单元，其中该储存单元配置有N位移位寄存器；以及
图13所示为时序图，描绘DLL的操作，其通过参考时钟与反馈时钟间的相位比较来执行2位移位操作。
具体实施方式
下文中将参照附图详细说明本发明的优选实施例。
图8所示为根据本发明实施例的数字DLL的框图。
参阅图8，本发明的DLL包括：时钟产生器80，用于接收外部时钟eclk以产生源时钟rclk及fclk以及参考时钟ref；延迟线81，配置有多个单位延迟，用于延迟该源时钟rclk及fclk预定的时间；延迟模型82，用于反射实际内部电路的延迟时间于该延迟线81的输出clk_ dll；一相位比较器83，用于比较该参考时钟ref与输出自延迟模型82的反馈时钟fb；抖动侦测器84，用于侦测最大抖动时间点及产生多重延迟使能信号en以响应相位比较信号lsh及rsh；以及延迟控制器85，用于通过使用单位延迟单元或多重延迟单元控制该延迟线81的延迟量，以响应相位比较信号lsh及rsh以及该多重延迟使能信号en。
此处，在延迟闭锁之后，当相位比较信号rsh及lsh维持滞后或超前至少N位(N为正整数)的状态且其状态改变时，抖动侦测器84激活多重延迟使能信号en。同时，延迟控制器85通过多重延迟单元控制延迟线81的延迟量以响应多重延迟使能信号en。
时钟产生器80产生同步于外部时钟eclk的源时钟。该源时钟包括：上升时钟rclk，同步于外部时钟eclk的上升沿；及下降时钟fclk，同步于外部时钟eclk的下降沿。
此处，用于分频该上升时钟rclk及下降时钟fclk的分频器86用虚线表示，该参考时钟ref可通过分频器86分频上升时钟rclk而予以提供，或可相同于上升时钟rclk。
下文中，将描述不使用分频器的实施例。使用分频器86以降低电流消耗，因为其结构是典型的，故将省略有关其的说明。
延迟线81的输出是通过时钟信号线(未图示)而转移到输出缓冲器(未图示)上，该输出缓冲器接收来自中心的数据且通过与时钟信号线的时钟同步的输出端输出数据。
延迟模型82执行模型化以延迟来自外部时钟eclk的输入的组件至该延迟线81，且直到该延迟线81的输出时钟clk_dll输出至芯片外为止，以及通过一反馈回路而提供反馈时钟至相位比较器83。
图9所示为相位比较器及抖动侦测器的详细框图。
参阅图9，抖动侦测器包括：求和单元840，用以逻辑地加得相对应于相位比较信号的超前或滞后的位值；以及N位储存单元850，用于通过位单位储存该求和单元840的输出。若相位比较信号在N位期间维持相同于超前或滞后之一的状态时，则储存单元850会提供恢复信号到求和单元840。在当相位比较器83的输出状态改变的时序处，求和单元840会提供多重延迟使能信号en到延迟控制器85以响应该恢复信号。
同时，该求和单元840通过位单位储存所加得的相位比较信号于储存单元850，若该相位比较信号的状态在其到达N位之前改变时，则求和单元840会输出一重设信号rst来重设该储存单元850。此处，该储存单元850典型地配置有N位移位寄存器。
图10所示为图9中所示的求和单元的详细电路图。
参阅图10，该求和单元840包括：求和操作单元841，用于逻辑地操作该相位比较信号的超前或滞后状态，以输出加得的相位比较信号(sum)；多重延迟使能信号产生器842，用于输出多重延迟使能信号en以响应恢复信号；以及重设信号产生器843，用于接收所加得的相位比较信号(sum)，以输出重设信号供重设储存单元850用。
更详细地，该求和操作单元841包括：第一D触发器D-F/F_1，以接收该相位比较信号的超前状态；第二D触发器D-F/F_2，以接收该相位比较信号的滞后状态；第一与非(NAND)门NAND101，用于与非该相位比较信号的超前状态与该第一D触发器D-F/F_1的输出；第二与非门NAND102，用于与非该相位比较信号的滞后状态与该第二D触发器D-F/F_2的输出；以及第三与非门NAND103，用于与非该第一及第二D触发器D-F/F_1及D-F/F_2的输出而输出所加得的相位比较信号(sum)。
该多重延迟使能信号产生器842包括：传输门TX101，用于传输电源电压端VDD的电压位准以响应该恢复信号恢复；第一反相器INV101，用于反相该传输门TX101的输出；第二反相器INV102，与该第一反相器INV101一起配置为闭锁器；以及或非门NOR101，用于或非所加得的相位比较信号(sum)与该第一反相器INV101的输出而输出多重延迟使能信号en。
重设信号产生器843配置有第三反相器INV103，用以反相所加得的相位比较信号(sum)，而输出重设信号rst。
图11所示为详细电路图，描绘根据本发明实施例的一部分的相位比较器及延迟控制器。
此处，将数字DLL中的寄存器控制(RC)DLL作为一实例进行描述。
参阅图11，相位比较器83包括输入确认脉冲产生单元831，一左移控制信号产生单元832，及一右移控制信号产生单元833。
输入确认脉冲产生单元831接收参考时钟ref及反馈时钟fb，以及侦测两时钟ref及fb的输入而产生输入确认脉冲cmp。
左移控制信号产生单元832产生左移控制信号lsh以响应反馈时钟fh的单元时间延迟信号fbd，参考时钟ref及输入确认脉冲cmp。此处，该单元时间延迟信号fbd为利用单位延迟器830以单元时间延迟反馈时钟fb而获得的信号。
右移控制信号产生单元833产生右移控制信号rsh以响应反馈时钟fb，参考时钟ref及输入确认脉冲cmp。
此处，该单位延迟器830配置有一反相器及一NAND门以便以单元时间来延迟该反馈时钟fb。
左移控制信号产生单元832及右移控制信号产生单元833相互对称且配置有多个交叉耦合的NAND闭锁器、一NAND门及一反相器。因为该结构是典型的，故将省略有关其的详细说明。
如上所述，RC DLL作为本发明的实施例，而附图标记“85”实际为包括于延迟控制器中的移位寄存器控制信号产生单元。
换句话说，典型的延迟单元包括移位寄存器控制信号产生单元，及延迟选择单元，用以选择延迟线以响应输出自移位寄存器控制信号产生单元的延迟信号，右移1、右移2、左移1及左移2。所以，RC DLL包括移位寄存器，而其它数字DLL可使用计数器。
因为移位寄存器及计数器的结构是典型的，故将省略有关其的描述。
参阅图11，该延迟控制器85包括：单位延迟控制单元851，用于通过单位延迟单元控制相位延迟信号rsh及lsh；多重延迟控制单元852，用于通过多重延迟单元控制相位延迟信号rsh及lsh以响应上升时钟rclk及下降时钟fclk；切换单元853，用于选择开启/关闭该单位延迟控制单元851及多重延迟控制单元852以响应多重延迟使能信号en；以及逻辑操作单元854，用于解码该相位比较信号rsh及lsh以响应该单位延迟控制单元851及多重延迟控制单元852的输出，而输出多个延迟信号右移1、右移2、左移1及左移2。
更详细地，该单位延迟控制单元851包括多个T触发器，配置有NAND门111至118，两反相器INV111及INV112，以及两传输门TX112及TX113。该多重延迟控制单元852包括延迟链852_1及852_2，用以分别延迟上升时钟rclk及下降时钟fclk而使它们具有相对应于T触发器的延迟时间；以及两传输门TX112及TX113。
逻辑操作单元854配置有4个与非门NAND119至NAND122，用于分别输出延迟信号右移1、右移2、左移1及左移2。
切换单元853包括反相器INV113，用于反相多重延迟使能信号en；以及一与非门NAND123，用于与非反相器INV113的输出及上升时钟rclk。与非门NAND123的输出则通过反相器INV114反相而施加于T触发器。
图12所示为详细电路图，描绘配置有N位移位寄存器的抖动侦测器的储存单元。
参阅图12，该N位移位寄存器配置有N级且包括N个串联连接的D触发器121_1至121_n，该N位移位寄存器接受加得的相位比较信号sum以及通过第N个D触发器121n输出恢复信号″recover″。
此外，若超前或滞后状态并未维持于N位的期间，则各个D触发器121_1至121_n可通过重设信号rst予以重设。
在下文中，将参照第7至9图更详细地描述数字DLL的操作。
相位比较器83比较反馈时钟fb及参考时钟ref。此处，该反馈时钟fb为一通过延迟线81及延迟模型82反馈的时钟，以及该参考时钟ref为产生自时钟产生器80的时钟。该DLL在200周期循环之后变成延迟闭锁状态。若没有含电源噪声及类似物的成分，则DLL会维持闭锁状态。
在本发明的这个实施例中，造成抖动的主要因素是具有恒定周期的噪声，尤其是电源噪声。
若施加电源噪声时，则延迟值会在延迟线81及延迟模型82中改变。因此，反馈时钟fb的延迟时间会失配而破坏了闭锁状态。
该DLL会跟踪改变的延迟值，此时，若施加具有恒定周期的电源噪声，则会产生具有恒定图案的抖动。这将造成延迟线81及延迟模型82中的恒定图案的延迟变化。此外，该DLL会通过控制具有恒定图案的延迟线81来改变延迟。
此时，在相位比较器83中所比较的值会在相同电源噪声环境下根据反馈至延迟线81的潜伏值来改变该抖动值。
若潜伏值等于或小于电源噪声的周期时，则显示最大抖动的情势是电源噪声增加接着减小，从而减小接着增加该延迟值，并且反之亦然。
如上所述，这可以从图7中看出。
若多重位(例如，2位)移位操作执行于当参考时钟ref与反馈时钟fb间的超前及滞后状态改变于相位比较器83中的时序处，则可减少由于电源噪声的DLL的最大抖动。
抖动侦测器84操作以响应相位比较器83的比较结果。例如该比较结果，若参考时钟ref及反馈时钟fb持续地在N周期期间维持超前或滞后状态，则抖动侦测器84会输出恢复信″recover″以用于控制通过多重延迟单元的延迟线81的延迟量。
接着，若两时钟ref及fb的超前或滞后状态变成反向时，则该相位比较器83会在该时序使延迟控制器85多重移位。
若相位比较器83在N周期(N位)期间输出恒定结果，则相位比较器83将重设N位储存单元850中所储存的数据。在该重设操作期间，该抖动侦测器84会持续监测该相位比较器83的比较结果。
相反，若相位比较器83输出恒定结果，即使在N周期之后时，相位比较器83会使延迟控制器85多重移位。
下文中，将参照图10至图12来描述详细的电路操作。
在DLL闭锁之后，相位比较器83的恒定的超前或滞后信号会由图10的求和单元840改变为高状态，且接着储存于储存单元850中。在此例中，该相位比较器83的结果必须持续地恒定。
若恒定的超前或滞后状态由相位比较器83所维持时，则高状态的数据会持续地输入至N位储存单元850。若输入高状态的最后数据时，则将激励恢复信号″recover″为高状态。
若激励恢复信号″recover″时，则会关闭多重延迟使能信号产生单元842的传输门TX101，使得高状态输入至反相器INV101及INV102所组成的闭锁器。例如相位比较器83的比较结果，若相异于前一状态的状态输出时(即，滞后→超前，超前→滞后)，则或非(NOR)门NOR101的两输入均会设定为低状态，使得多重延迟使能信号en会激励至高状态。
若激励该多重延迟使能信号en时，含T触发器的单位延迟控制单元851并不会操作，但使用上升时钟rclk及下降时钟fclk的多重延迟控制单元852会操作。
因为上升时钟rclk及下降时钟fclk的负荷比并非50∶50，所以两时钟rclk及fclk之间不会产生重叠部分。
图13所示为时序图，描绘通过参考时钟与反馈时钟间的相位比较来执行2位移位的DLL的操作。
下文中，将参照第11及13图来描述DLL的详细操作。
在参考时钟ref与反馈时钟fb间的相位闭锁之后，若电源波动使得反馈时钟fb的相位呈类似于″a″的滞后状态时，则″PC1″及″PC3″将呈高状态以对其补偿。
若在滞后状态通过N或更多次比较而维持之后，电源噪声改变至相反位准时，则参考时钟ref及反馈时钟fb的相位会呈类似于″b″的反转(即，超前(高状态的PC2及PC4))。
若解激励该多重延迟使能信号en为低状态，则通过同步于参考时钟ref的上升沿，诸如″d″及″e″，所操作的M1及M2输出信号右移1及右移2，使得移位操作通过单位延迟单元予以执行。
在此状态中，若多重延迟使能信号en激励为类似于″c″的高状态时，则移位操作会利用同步于上升时钟rclk及下降时钟fclk通过2位移位所操作的M0及M3的时钟来执行如″f″及″g″。
因此，若信号左移1及左移2持续地在类似于″h″的上升时钟rclk或下降时钟fclk的一个周期期间激励时，则执行2位移位操作。
时钟M0至M3选择性地根据多重延迟使能信号en通过各自的传输门TX111至TX114而输出。这些时钟M1及M2通过上升时钟rclk驱动配置有T触发器的单位延迟控制单元851所获得的时钟。另一方面，时钟M0及M3利用上升时钟rclk及下降时钟fclk通过具有相对应于T触发器的延迟的延迟链852_1及852_2而不是经过T触发器所延迟的时钟。
在根据本发明的数字DLL侦测出最大抖动时序时，将调整延迟线的相对应的延迟量，通过此防止最大抖动的发生。
同时，根据本发明的结构可利用将于稍后描述的数字DLL的控制方法予以实施。
换句话说，参考时钟的相位与延迟模型所输出的反馈时钟的相位进行比较，以及最大抖动时序是根据相位比较的结果侦测出。然后，根据所侦测出的时序通过多重延迟单元来调整延迟线的延迟量。
在最大抖动时序的侦测中，例如相位比较的结果，当在至少N位操作期间维持滞后或超前状态之一且接着改变时的时序将视为最大抖动时序。例如相位比较的结果，若滞后或超前状态之一并未维持直至N位时，则通过单位延迟单元来调整该延迟线的延迟量。
虽然由具有恒定周期的噪声成分所造成的抖动作为一个实例来描述描述，但本发明可应用于具有非恒定周期的噪声成分所造成的抖动。
进一步地，虽然描述数字DLLs中的RC DLL为本发明的一个具体实施例，但本发明也可应用于拼合式DLL，SM DLL或MC DLL。
如上所述，本发明可使抖动发生变得最小，因此明显地改善DLL电路的可靠性。
虽然通过优选实施例对本发明进行了描述，但本领域的技术人员可以理解的是，各种修正、添加及取代都在所附的权利要求的保护范围和精神内。

Claims (20)

1. 一种数字延迟锁定回路，包括：
时钟产生装置，用于产生源时钟及参考时钟；
延迟线，配置有多个单位延迟器，用于延迟所述源时钟预定的时间；
延迟模型，用于反映实际内部电路的延迟时间于该延迟线的输出；
相位比较装置，用于比较该参考时钟的相位与从该延迟模型输出的反馈时钟的相位；
抖动侦测装置，用于侦测最大抖动时序并产生多重延迟使能信号，以响应从该相位比较装置输出的相位比较信号；以及
延迟控制装置，用于通过单位延迟单元或多重延迟单元控制该延迟线的延迟量，以响应该相位比较信号及多重延迟使能信号。
2. 如权利要求1所述的数字延迟锁定回路，其特征在于：在闭锁之后，该抖动侦测装置激活多重延迟使能信号于当该相位比较信号在N位期间维持滞后或超前状态之一且该状态改变时，其中N是正整数；以及
该延迟控制装置通过多重延迟单元控制该延迟线的延迟量，以响应该多重延迟使能信号。
3. 如权利要求2所述的数字延迟锁定回路，其特征在于：该抖动侦测装置包括：
求和单元，用以逻辑地加相对应于该相位比较信号的超前或滞后状态的位值；以及
N位储存单元，用于以位单位储存该求和单元的输出，
若该相位比较信号在N位期间维持该超前或滞后状态之一时，则N位储存单元提供恢复信号到该求和单元，
该求和单元于当该相位比较装置的输出状态改变时的时序处，提供该多重延迟使能信号到该延迟控制装置，以响应该恢复信号。
4. 如权利要求3所述的数字延迟锁定回路，其特征在于：该求和单元以位单位储存加得的相位比较信号于该N位储存单元，若该相位比较信号的状态在N位之前改变时，则重设该N位储存单元。
5. 如权利要求4所述的数字延迟锁定回路，其特征在于：该求和单元包括：
求和操作单元，用于逻辑地操作该相位比较信号的超前或滞后状态，而输出加得的相位比较信号；
多重延迟使能信号产生单元，用于产生该多重延迟使能信号，以响应该恢复信号；以及
重设信号产生单元，用于接收该加得的相位比较信号，并产生一重设信号用于重设该N位储存单元。
6. 如权利要求5所述的数字延迟锁定回路，其特征在于：该求和操作单元包括：
第一D触发器，用于接收该相位比较信号的超前状态；
第二D触发器，用于接收该相位比较信号的滞后状态；
第一与非门，用于与非该相位比较信号的超前状态与该第一D触发器的输出；
第二与非门，用于与非该相位比较信号的滞后状态与该第二D触发器的输出；以及
第三与非门，用于与非该第一及第二与非门的输出，而输出该加得的相位比较信号。
7. 如权利要求5所述的数字延迟锁定回路，其特征在于：该多重延迟使能信号产生单元包括：
传输门，用于传输电源电压端的电压电平，以响应该恢复信号；
第一反相器，用于反相该传输门的输出；
第二反相器，连接于该第一反相器以建构闭锁器；以及
或非门，用于或非该加得的相位比较信号与该第一反相器的输出，而输出该多重延迟使能信号。
8. 如权利要求5所述的数字延迟锁定回路，其特征在于：该重设信号产生单元包括第三反相器，用于反相该加得的相位比较信号而输出该重设信号。
9. 如权利要求1所述的数字延迟锁定回路，其特征在于：该时钟产生装置产生同步于外部时钟的该源时钟，该源时钟包括同步于该外部时钟的上升沿的上升时钟及同步于该外部时钟的下降沿的下降时钟；以及
该时钟产生装置还包括分频器，用于分频该上升时钟及该下降时钟，该参考时钟通过该分频器来分频该上升时钟而获得。
10. 如权利要求1所述的数字延迟锁定回路，其特征在于：该时钟产生装置产生同步于外部时钟的源时钟，该源时钟包括同步于该外部时钟的上升沿的上升时钟，及同步于该外部时钟的下降沿的下降时钟，该参考时钟相同于该上升时钟。
11. 如权利要求9或10所述的数字延迟锁定回路，其特征在于：该延迟控制装置包括：
单位延迟控制单元，用于通过单位延迟单元控制该相位比较信号；
多重延迟控制单元，用于通过多重延迟单元控制该相位比较信号，以响应该上升时钟及该下降时钟；
切换单元，用于选择性地开关该单位延迟控制单元及多重延迟控制单元，以响应该多重延迟使能信号；以及
逻辑操作单元，用于译码该相位比较信号，以响应该单位延迟控制单元及多重延迟控制单元的输出，而输出多个延迟信号。
12. 如权利要求11所述的数字延迟锁定回路，其特征在于：该单位延迟控制单元包括T触发器，该多重延迟控制单元包括延迟链，用于延迟该上升时钟及该下降时钟而具有相对应于该T触发器的延迟时间。
13. 如权利要求11所述的数字延迟锁定回路，其特征在于：该延迟控制装置还包括延迟选择单元，用于选择该延迟线，以响应该多个延迟信号。
14. 如权利要求13所述的数字延迟锁定回路，其特征在于：该延迟选择单元包括移位寄存器或计数器。
15. 如权利要求1所述的数字延迟锁定回路，其特征在于：该抖动侦测装置侦测具有恒定周期的噪声成分所造成的抖动成分。
16. 如权利要求3所述的数字延迟锁定回路，其特征在于：该N位储存单元包括N位移位寄存器。
17. 一种数字延迟锁定回路的控制方法，包括下列步骤：
比较参考时钟的相位与反馈时钟的相位，该反馈时钟输出自延迟模型；
根据该相位比较的结果，侦测最大抖动时序；以及
根据该最大抖动时序的侦测，通过多重延迟单元来控制延迟线的延迟量。
18. 如权利要求17所述的方法，其特征在于：在侦测该最大抖动时序的步骤中，当维持该相位比较结果的滞后及超前状态之一，一直到N位为止，且之后状态改变时的时序侦测为该最大抖动时序，其中N为正整数。
19. 如权利要求17所述的方法，其特征在于：在侦测该最大抖动时序的步骤中，若并未维持该相位比较结果的滞后及超前状态之一，一直到N位为止时，则通过多重延迟单元来控制该延迟线的延迟量，其中N为正整数。
20. 如权利要求17所述的方法，其特征在于：该抖动由具有恒定周期的噪声成分所造成。
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