KR101262322B1 - 지연 고정 루프 - Google Patents

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KR101262322B1
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정성욱
박정현
류경호
정동훈
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연세대학교 산학협력단
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Abstract

본 발명의 일 실시예에 따른 지연 고정 루프는 지연 제어 신호에 기초하여 기준 신호를 지연시켜 제1 위상을 갖는 제1 지연 신호 및 제2 위상을 갖는 제2 지연 신호를 생성하는 지연 신호 생성부, 상기 제1 지연 신호 및 상기 제2 지연 신호를 이용하여 제3 위상을 갖는 적어도 하나의 제3 신호를 생성하는 위상 합성부, 그리고 상기 제1 지연 신호, 상기 제2 지연 신호 및 상기 제3 신호 각각과 상기 기준 신호를 비교하여 제어 코드를 생성하는 위상 검출부를 포함한다.

Description

지연 고정 루프{A delay locked loop}
본 발명은 지연 고정 루프에 관한 것으로, 더욱 상세하게는 디지털 지연 고정 루프에 관한 것이다.
지연 고정 루프(Delay Locked Loop, DLL)는 클럭 발생기, 메모리와 같은 안정된 클럭을 요구하는 시스템에 사용되며, 디스큐 버퍼(deskew buffer)와 같은 용도로도 이용된다. 지연 고정 루프는 크게 아날로그 지연 고정 루프와 디지털 지연 고정 루프로 나뉜다. 아날로그 지연 고정 루프는 우수한 지터 성능을 가지지만 전력 소모가 크고, 락킹 시간이 길며, 칩 면적이 크다는 단점이 있다. 이에 비해 디지털 지연 고정 루프는 비교적 짧은 락킹(locking) 시간과 적은 면적으로 메모리 분야의 셀 집적도를 높이고 있다.
하지만, 디지털 지연 고정 루프는 아날로그 지연 고정 루프에 비해 정적 위상 오프셋(static phase offset)이 크다는 단점이 있다. 일반적인 디지털 지연 고정 루프는 기준 신호를 락킹 시키기 위한 검출 윈도우(detection window)의 크기를 미세 지연 라인(Fine Delay Line)의 해상도(resolution) 보다 크게 설계한다. 이는 PVT(Process Voltage Temperature) 변화를 고려해야하기 때문이다. 결과적으로 볼 때, 디지털 지연 고정 루프의 최대 정적 위상 오프셋은 검출 윈도우의 크기에 의존하므로, 일반적인 디지털 지연 고정 루프는 최대 정적 위상 오프셋을 줄이는 데 한계가 있다.
이에, 본 발명의 일 실시예가 이루고자 하는 기술적 과제는 최대 정적 위상 오프셋을 줄일 수 있는 지연 고정 루프를 제공하는 데 있다.
본 발명의 일 실시예가 이루고자 하는 기술적 과제는 PVT 변화에 독립적인 지연 고정 루프를 제공하는 데 있다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 지연 고정 루프는 지연 제어 신호에 기초하여 기준 신호를 지연시켜 제1 위상을 갖는 제1 지연 신호 및 제2 위상을 갖는 제2 지연 신호를 생성하는 지연 신호 생성부, 상기 제1 지연 신호 및 상기 제2 지연 신호를 이용하여 제3 위상을 갖는 적어도 하나의 제3 신호를 생성하는 위상 합성부, 그리고 상기 제1 지연 신호, 상기 제2 지연 신호 및 상기 제3 신호 각각과 상기 기준 신호를 비교하여 제어 코드를 생성하는 위상 검출부를 포함한다.
일 실시예에서, 상기 지연 신호 생성부는 2개의 미세 지연 라인을 포함하며, 상기 2개의 미세 지연 라인은 상기 제1 지연 신호 및 상기 제2 지연 신호를 생성하되, 상기 제1 지연 신호 및 상기 제2 지연 신호는 1비트 지연 차이를 가질 수 있다.
일 실시예에서, 상기 위상 합성부는 위상 혼합기(phase blender) 일 수 있다.
일 실시예에서, 상기 위상 검출부는 상기 제1 지연 신호와 상기 기준 신호를 비교하여 제1 제어 코드를 생성하는 제1 검출부, 상기 제2 지연 신호와 상기 기준 신호를 비교하여 제2 제어 코드를 생성하는 제2 검출부, 그리고 상기 제3 신호와 상기 기준 신호를 비교하여 상기 제3 제어 코드를 생성하는 제3 검출부를 포함할 수 있다.
일 실시예에서, 상기 제1 제어 코드, 상기 제2 제어 코드 및 상기 제3 제어 코드를 이용하여 위상 제어 신호를 생성하는 위상 제어 신호 생성부를 더 포함할 수 있다.
일 실시예에서, 상기 위상 제어 신호는 상향 제어 신호, 하향 제어 신호 및 락킹 제어 신호를 포함할 수 있다.
일 실시예에서, 상기 위상 제어 신호를 이용하여 상기 지연 제어 신호를 생성하는 지연 제어 신호 생성부를 더 포함할 수 있다.
일 실시예에서, 상기 제1 지연 신호, 상기 제2 지연 신호 및 상기 제3 신호를 저장하는 제1 먹스를 더 포함할 수 있다.
일 실시예에서, 상기 제1 지연 신호 또는 상기 제3 신호를 선택하여 출력하는 제2 먹스를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 지연 고정 루프는 지연 제어 신호에 기초하여 기준 신호를 각각 지연시켜 검출 윈도우 영역을 형성하는 복수의 미세 지연 라인, 상기 검출 윈도우 영역을 분할하여 적어도 2개의 미세 검출 윈도우 영역을 형성하는 위상 합성부, 그리고 상기 검출 윈도우 영역에 기초하여 형성되는 제1 영역, 제2 영역 및 상기 적어도 2개의 미세 검출 윈도우 영역과 상기 기준 신호를 각각 비교하여 제어 코드를 생성하는 위상 검출부를 포함한다.
일 실시예에서, 상기 복수의 미세 지연 라인은 2개의 미세 지연 라인을 포함하며, 상기 검출 윈도우 영역은 상기 2개의 미세 지연 라인의 해상도에 대응되는 펄스폭을 가질 수 있다.
일 실시예에서, 상기 적어도 2개의 미세 검출 윈도우 영역은 2개의 미세 검출 윈도우 영역을 포함하며, 상기 2개의 미세 검출 윈도우 영역 각각은 상기 2개의 미세 지연 라인의 해상도에 대응되는 펄스폭의 1/2 크기의 펄스폭을 가질 수 있다.
일 실시예에서, 상기 위상 검출부는 상기 제1 영역, 상기 적어도 2개의 미세 검출 윈도우 영역과 상기 기준 신호를 비교하여 제1 제어 코드를 생성하는 제1 검출부, 상기 적어도 2개의 미세 검출 윈도우 영역 및 상기 제2 영역과 상기 기준 신호를 비교하여 제2 제어 코드를 생성하는 제2 검출부, 그리고 상기 적어도 2개의 미세 검출 윈도우 영역과 상기 기준 신호를 비교하여 제2 제어 코드를 생성하는 제3 검출부를 포함할 수 있다.
일 실시예에서, 상기 제1 제어 코드, 상기 제2 제어 코드 및 상기 제3 제어 코드는 각각 상향 제어값 및 하향 제어값을 포함하며, 상기 기준 신호가 상기 제1 영역에 포함되는 경우, 상기 제1 검출부, 상기 제2 검출부 및 상기 제3 검출부는 각각 상기 상향 제어값을 출력할 수 있다.
일 실시예에서, 상기 제1 제어 코드, 상기 제2 제어 코드 및 상기 제3 제어 코드는 각각 상향 제어값 및 하향 제어값을 포함하며, 상기 기준 신호가 상기 제2 영역에 포함되는 경우, 상기 제1 검출부, 상기 제2 검출부 및 상기 제3 검출부는 각각 상기 하향 제어값을 출력할 수 있다.
일 실시예에서, 상기 제1 제어 코드, 상기 제2 제어 코드 및 상기 제3 제어 코드는 각각 상향 제어값 및 하향 제어값을 포함하며, 상기 기준 신호가 상기 적어도 2개의 미세 검출 윈도우 영역 중 어느 하나에 포함되는 경우, 상기 제1 검출부는 상기 하향 제어값, 상기 제2 검출부는 상기 상향 제어값 및 상기 제3 검출부는 상기 상향 제어값을 출력하거나, 상기 제1 검출부는 상기 하향 제어값, 상기 제2 검출부는 상기 하향 제어값 및 상기 제3 검출부는 상기 상향 제어값을 출력할 수 있다.
일 실시예에서, 상기 제1 제어 코드, 상기 제2 제어 코드 및 상기 제3 제어 코드를 이용하여 위상 제어 신호를 생성하는 위상 제어 신호 생성부를 더 포함할 수 있다.
일 실시예에서, 상기 위상 제어 신호는 상향 제어 신호, 하향 제어 신호 및 락킹 제어 신호를 포함할 수 있다.
본 발명의 일 실시예에 따른 지연 고정 루프는 최대 정적 위상 오프셋을 감소 시킬 수 있다.
본 발명의 일 실시예에 따른 지연 고정 루프는 PVT 변화에 독립적일 수 있다.
도 1은 본 발명의 일 실시예에 따른 지연 고정 루프를 개략적으로 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 지연 고정 루프의 지연 신호 생성부를 더욱 상세하게 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 지연 고정 루프의 검출 윈도우 영역을 설명하기 위한 타이밍 다이어그램이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 지연 고정 루프의 위상 검출부의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 지연 고정 루프의 검출 윈도우 크기와 해상도에 대한 코너(Corner) 시뮬레이션 결과를 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 따른 지연 고정 루프의 검출 윈도우 크기와 해상도에 대한 몬테 카를로(Monte Carlo) 시뮬레이션 결과를 나타낸 그래프이다.
도 7은 본 발명의 일 실시예에 따른 지연 고정 루프의 주파수에 대한 정적 위상 오프셋을 코너 시뮬레이션 및 몬테 카를로 시뮬레이션 한 결과를 나타낸 것이다.
도 8은 본 발명의 일 실시예에 따른 지연 고정 루프의 기준 신호 및 출력 신호를 비교한 그래프이다.
이하에서, 다수의 다양한 실시 예, 또는 본 발명의 다양한 특징들을 구현하는 예시가 제공된다. 소자에 있어서 특정한 예시 및 배열은 본 발명을 간소하게 표현하기 위해 기술된다. 이와 같은 것들은 단순한 예시일 뿐이며, 한정적인 의미로 해석되지 않는다. 또한, 본 발명은 도면 식별 부호 및/또는 문자를 다양한 예시에서 반복한다. 이러한 반복은 간소화 및 명확화를 목적으로 사용되며, 다양한 실시 예 및/또는 논의되는 구성 간의 관계에 대하여 지정되는 것은 아니다.
또한 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 또한, 제1, 제2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어 질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어 질 것이다. 단지 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다.
본 발명의 일 실시예는 지연 고정 루프에 관한 것으로, 더욱 상세하게는 디지털 지연 고정 루프에 관한 것이다. 본 발명의 일 실시예에 따른 지연 고정 루프는 디스큐 버퍼(deskew buffer)로 이용될 수 있다. 즉, 본 발명의 일 실시예에 따른 지연 고정 루프는 와이어 딜레이(wire delay), PVT(Process Voltage Temperature) 변화 등에 따른 SoC(System on Chip)의 클럭 스큐(skew)를 제거하기 위해 이용될 수 있다.
이하에서, 본 발명의 일 실시예에 따른 지연 고정 루프가 도면을 참조하여 상세히 설명될 것이다.
도 1은 본 발명의 일 실시예에 따른 지연 고정 루프를 개략적으로 나타낸 것이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 지연 고정 루프는 지연 신호 생성부(100), 위상 합성부(200), 위상 검출부(300), 위상 제어 신호 생성부(400), 지연 제어 신호 생성부(500), 제1 먹스(600) 및 제2 먹스(700)를 포함하여 구성될 수 있다.
또한, 본 발명의 일 실시예에 따른 지연 고정 루프는 코오스 지연 라인(coarse delay line, 800)을 더 포함하여 구성될 수 있다.
지연 신호 생성부(100)는 지연 제어 신호에 기초하여 기준 신호(CLKref)를 지연시켜 제1 위상을 갖는 제1 지연 신호(φ1) 및 제2 위상을 갖는 제2 지연 신호(φ2)를 생성할 수 있다. 한편, 상기 기준 신호(CLKref)는 코오스 지연 라인(800)을 통해 소정 시간 지연된 신호를 의미할 수도 있다.
지연 신호 생성부(100)는 예를 들어, 2개의 미세 지연 라인(Find Delay Line, 110, 120)을 포함할 수 있다. 구체적으로, 지연 신호 생성부(100)는 제1 미세 지연 라인(110) 및 제2 미세 지연 라인(120)을 포함할 수 있다.
한편, 다른 측면에서, 2개의 미세 지연 라인(110, 120)은 지연 제어 신호에 기초하여 기준 신호(CLKref)를 각각 지연시켜 검출 윈도우(detection window) 영역을 형성하는 것으로 이해될 수 있다. 상기 검출 윈도우 영역은 제1 지연 신호(φ1) 및 제2 지연 신호(φ2)의 위상 차이가 발생하는 소정 구간으로 정의될 수 있다.
지연 신호 생성부(100)에 대해서는 도 2를 참조하여 더욱 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 지연 고정 루프의 지연 신호 생성부를 더욱 상세하게 나타낸 것이다.
도 2를 참조하면, 지연 신호 생성부(100)는 제1 미세 지연 라인(110) 및 제2 미세 지연 라인(120)을 포함할 수 있다. 제1 미세 지연 라인(110) 및 제2 미세 지연 라인(120) 각각은 복수의 모스 트랜지스터를 이용하여 구성될 수 있다. 제1 미세 지연 라인(110)을 통해 생성되는 제1 지연 신호(φ1)와 제2 미세 지연 라인(120)을 통해 생성되는 제2 지연 신호(φ2)는 단위 모스캡(MOSCAP) 지연만큼 위상차를 가질 수 있다.
구체적으로, 제1 미세 지연 라인(110)의 복수의 모스 트랜지스터 중 어느 하나의 모스 트랜지스터는 동작하지 않고, 이에 대응되는 제2 미세 지연 라인(120)의 모스 트랜지스터는 동작하는 경우, 상기 제2 지연 신호(φ2)는 상기 제1 지연 신호(φ1)보다 더 지연될 수 있다. 예를 들어, 상기 제2 지연 신호(φ2)는 상기 제1 지연 신호(φ1)보다 1비트 코드에 대응되는 위상만큼 지연될 수 있다. 즉, 제1 지연 신호(φ1)는 제2 지연 신호(φ2)보다 위상이 더 빠를 수 있다. 제1 지연 신호(φ1) 및 제2 지연 신호(φ2)는 위상 합성부(200)로 전달될 수 있다.
상술한 바와 같이, 지연 신호 생성부(100)로부터 생성되는 제1 지연 신호(φ1) 및 제2 지연 신호(φ2)의 에지(edge)를 이용하여 검출 윈도우 영역을 형성하므로 본 발명의 일 실시예에 따른 지연 고정 루프는 PVT 변화에 독립적일 수 있다.
다시 도 1을 참조하면, 위상 합성부(200)는 제1 지연 신호(φ1) 및 제2 지연 신호(φ2)를 이용하여 제3 위상을 갖는 적어도 하나의 제3 신호(φ3)를 생성할 수 있다. 제3 신호(φ3)는 예를 들면, 제1 지연 신호(φ1) 및 제2 지연 신호(φ2)의 중간 위상값을 가질 수 있다. 설명의 편의를 위해 제3 신호(φ3)는 하나로 가정된다.
한편, 다른 측면에서, 위상 합성부(200)는 상술한 검출 윈도우 영역을 분할하는 적어도 2개의 미세 검출 윈도우 영역을 형성하는 것으로 이해될 수 있다. 미세 검출 윈도우 영역은 예를 들어, 상기 검출 윈도우 영역을 2등분 한 각각의 영역으로 정의될 수 있다. 즉, 본 실시예에서는 미세 검출 윈도우 영역은 2개인 경우를 예로 들어 설명한다.
위상 합성부(200)는 위상 혼합기(phase blender) 일 수 있다. 위상 혼합기는 종래 특허출원(출원번호 10-2006-7008287, 10-2001-0008033 등)에서 개시하고 있는바, 구체적인 설명은 생략하도록 한다.
또한, 위상 합성부(200)는 제1 지연 신호(φ1) 및 제2 지연 신호(φ2)를 보간(interpolation)하여 제3 위상을 갖는 제3 신호(φ3)를 생성할 수도 있다.
위상 검출부(300)는 제1 지연 신호(φ1), 제2 지연 신호(φ2) 및 제3 신호(φ3) 각각과 기준 신호(CLKref)의 위상을 비교하여 제어 코드를 생성할 수 있다. 위상 검출부(300)는 제1 검출부(310), 제2 검출부(320) 및 제3 검출부(330)를 포함할 수 있다. 제1 검출부(310)는 제1 지연 신호(φ1)를 입력받을 수 있다. 제2 검출부(320)는 제2 지연 신호(φ2)를 입력받을 수 있다. 제3 검출부(330)는 제3 신호(φ3)를 입력받을 수 있다.
구체적으로, 제1 검출부(310)는 제1 지연 신호(φ1)와 기준 신호(CLKref)의 위상을 비교하여 제1 제어 코드를 생성할 수 있다. 제2 검출부(320)는 제2 지연 신호(φ2)와 기준 신호(CLKref)의 위상을 비교하여 제2 제어 코드를 생성할 수 있다. 제3 검출부(330)는 제3 신호(φ3)와 기준 신호(CLKref)의 위상을 비교하여 제3 제어 코드를 생성할 수 있다. 즉, 상기 제어 코드는 제1 제어 코드, 제2 제어 코드 및 제3 제어 코드를 포함하는 개념일 수 있다.
한편, 다른 측면에서, 위상 검출부(330)는 상술한 검출 윈도우 영역에 기초하여 형성되는 제1 영역, 제2 영역 및 2개의 미세 검출 윈도우 영역과 기준 신호(CLKref)를 비교하여 제어 코드를 생성하는 것으로 이해될 수 있다.
이하에서는 상술된 검출 윈도우 영역, 미세 검출 윈도우 영역에 대해 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 지연 고정 루프의 검출 윈도우 영역을 설명하기 위한 타이밍 다이어그램이다.
도 3을 참조하면, 검출 윈도우 영역이 도시된다. 상기 검출 윈도우 영역은 제1 미세 지연 라인(110)으로부터 생성되는 제1 지연 신호(φ1) 및 제2 미세 지연 라인(120)으로부터 생성되는 제2 지연 신호(φ2)에 의해 정의될 수 있다.
상기 검출 윈도우 영역은 제1 미세 지연 라인(110)과 제2 미세 지연 라인의 해상도(resolution)에 대응되는 펄스폭을 가질 수 있다.
상기 미세 검출 윈도우 영역(b, c)은 제3 신호(φ3)에 기초하여 정의될 수 있다. 구체적으로, 상기 미세 검출 윈도우 영역은 상기 검출 윈도우 영역의 펄스폭의 1/2 크기의 펄스폭을 가질 수 있다.
또한, 상기 검출 윈도우 영역에 기초하여 제1 영역(a) 및 제2 영역(b)이 정의될 수 있다. 제1 영역(a)은 제1 지연 신호(φ1)보다 위상이 앞서는 영역을 의미할 수 있다. 제2 영역(d)은 제2 지연 신호(φ2)보다 위상이 느린 영역을 의미할 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 지연 고정 루프의 위상 검출부의 동작을 설명하기 위한 도면이다.
도 4a 내지 도 4d를 참조하면, 위상 검출부(300)는 상기 검출 윈도우 영역에 기초하여 형성되는 제1 영역(a), 제2 영역(d) 및 2개의 미세 검출 윈도우 영역(b, c) 중 어느 영역에 상기 기준 신호(CLKref)의 상승 에지(rising edge)가 포함되는지 판단할 수 있다.
구체적으로, 제1 검출부(310)는 상기 제1 영역(a) 및 상기 미세 검출 윈도우 영역(b) 중 어느 영역에 기준 신호(CLKref)가 포함되는지 판단하여 제1 제어 코드를 생성할 수 있다. 제2 검출부(320)는 상기 제2 영역(d) 및 상기 미세 검출 윈도우 영역(c) 중 어느 영역에 기준 신호(CLKref)가 포함되는지 판단하여 제2 제어 코드를 생성할 수 있다. 제3 검출부(330)는 상기 미세 검출 윈도우 영역(b, c) 중 어느 영역에 기준 신호(CLKref)가 포함되는지 판단하여 제3 제어 코드를 생성할 수 있다.
상기 제1 제어 코드, 제2 제어 코드 및 제3 제어 코드 각각은 상향 제어값 및 하향 제어값을 의미할 수 있다. 상향 제어값은 예를 들어 1일 수 있다. 하향 제어값은 예를 들어 0일 수 있다. 상향 제어값은 비교되는 신호(ex. 제1 지연 신호(Φ1), 제2 지연 신호(Φ2), 제3 신호(Φ3))보다 기준 신호(CLKref)의 위상이 빠른 경우에 출력되는 제어 코드를 의미할 수 있다. 하향 제어값은 비교되는 신호(ex. 제1 지연 신호(Φ1), 제2 지연 신호(Φ2), 제3 신호(Φ3))보다 기준 신호(CLKref)의 위상이 느린 경우에 출력되는 제어 코드를 의미할 수 있다.
먼저, 도 4a를 참조하면, 기준 신호(CLKref)가 제1 영역(a)에 포함되는 경우가 도시된다.
기준 신호(CLKref)가 제1 영역(a)에 포함되는 경우, 제1 검출부(310), 제2 검출부(320) 및 제3 검출부(330)는 상향 제어값(ex. 1)을 갖는 제어 코드를 출력할 수 있다. 이 경우, 제1 미세 지연 라인(110) 및 제2 미세 지연 라인(120)의 지연을 줄이는 방향으로 제어될 것이다.
도 4b를 참조하면, 기준 신호(CLKref)가 제2 영역(d)에 포함되는 경우가 도시된다.
기준 신호(CLKref)가 제2 영역(d)에 포함되는 경우, 제1 검출부(310), 제2 검출부(320) 및 제3 검출부(330)는 하향 제어값(ex. 0)을 갖는 제어 코드를 출력할 수 있다. 이 경우, 제1 미세 지연 라인(110) 및 제2 미세 지연 라인(120)의 지연을 늘리는 방향으로 제어될 것이다.
도 4c를 참조하면, 기준 신호(CLKref)가 미세 검출 윈도우 영역(b)에 포함되는 경우가 도시된다.
기준 신호(CLKref)가 미세 검출 윈도우 영역(b)에 포함되는 경우, 제1 검출부(310)는 상향 제어값(ex. 1), 제2 검출부(320) 및 제3 검출부(330)는 하향 제어값(ex. 0)을 갖는 제어 코드를 출력할 수 있다. 이 경우, 제1 지연 신호(φ1) 및 제2 지연 신호(φ2)는 락킹되도록 제어될 것이다.
도 4d를 참조하면, 기준 신호(CLKref)가 미세 검출 윈도우 영역(c)에 포함되는 경우가 도시된다.
기준 신호(CLKref)가 미세 검출 윈도우 영역(c)에 포함되는 경우, 제1 검출부(310) 및 제2 검출부(320)는 상향 제어값(ex. 1), 제3 검출부(330)는 하향 제어값(ex. 0)을 갖는 제어 코드를 출력할 수 있다. 이 경우, 제1 지연 신호(φ1) 및 제2 지연 신호(φ2)는 락킹되도록 제어될 것이다.
다시 도 1을 참조하면, 위상 제어 신호 생성부(400)는 상기 제1 제어 코드, 제2 제어 코드 및 제3 제어 코드를 이용하여 위상 제어 신호를 생성할 수 있다. 위상 제어 신호는 상향 제어 신호, 하향 제어 신호 및 락킹 제어 신호(SEL)를 포함할 수 있다. 상향 제어 신호는 제1 지연 신호(φ1) 및 제2 지연 신호(φ2)를 더욱 지연시키도록 제어하는 신호를 의미할 수 있다. 하향 제어 신호는 제1 지연 신호(φ1) 및 제2 지연 신호(φ2)를 더 적게 지연시키도록 제어하는 신호를 의미할 수 있다. 락킹 제어 신호는 제1 지연 신호(φ1) 및 제2 지연 신호(φ2)의 지연량을 고정시키도록 제어하는 신호를 의미할 수 있다.
지연 제어 신호 생성부(500)는 상기 위상 제어 신호를 이용하여 지연 제어 신호를 생성할 수 있다. 상기 지연 제어 신호는 지연 신호 생성부(100)로 전달되어 제1 미세 지연 라인(110) 및 제2 미세 지연 라인(120)의 지연량을 조절할 수 있다.
제1 먹스(600)는 제1 지연 신호(φ1), 제2 지연 신호(φ2) 및 제3 신호(φ3)를 임시로 저장할 수 있다. 또한, 제1 먹스(600)는 제1 지연 신호(φ1)는 제1 검출부(310)로, 제2 지연 신호(φ2)는 제2 검출부(320)로, 제3 신호(φ3)는 제3 검출부(330)로 전달할 수 있다.
제2 먹스(700)는 위상 합성부(200)로부터 전달되는 제1 지연 신호(φ1) 및 제3 신호(φ3) 중 어느 하나를 선택하여 출력할 수 있다. 구체적으로, 제2 먹스(700)는 상기 위상 제어 신호 생성부(400) 전달받는 락킹 제어 신호(SEL)에 기초하여 제1 지연 신호(φ1) 및 제3 신호(φ3) 중 어느 하나를 선택하여 출력할 수 있다. 즉, 제2 먹스(700)는 제1 지연 신호(φ1) 및 제3 신호(φ3) 중에서 기준 신호(CLKref)의 상승 에지에 보다 가까운 신호를 선택하여 출력할 수 있다. 예를 들면, 도 4c와 같은 경우, 제2 먹스(700)는 제1 지연 신호(φ1)를 선택하여 출력할 수 있다. 예를 들어, 도 4d와 같은 경우, 제2 먹스(700)는 제3 신호(φ3)를 선택하여 출력할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 지연 고정 루프는 미세 지연 라인의 해상도의 1/2 크기의 펄스폭을 갖는 2개의 검출 윈도우를 형성함으로써, 최대 정적 위상 오프셋을 감소시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 지연 고정 루프는 최대 정적 위상 오프셋을 최대 1/2 감소시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 지연 고정 루프의 검출 윈도우 크기와 해상도에 대한 코너(Corner) 시뮬레이션 결과를 나타낸 그래프이다. 본 발명의 일 실시예에 따른 지연 고정 루프는 0.13 μm 공정을 이용하였고, 공급 전압은 1.2 V로 설정하였다. 동작 주파수 범위는 700 MHz 에서 2.0 GHz 이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 지연 고정 루프의 미세 지연 라인의 해상도는 일반적인 미세 지연 라인의 해상도보다 약 17.8% 향상되었고, 본 발명의 일 실시예에 따른 지연 고정 루프의 미세 검출 윈도우 영역의 크기는 74.6% 감소한 것을 확인할 수 있다.
도 6은 본 발명의 일 실시예에 따른 지연 고정 루프의 검출 윈도우 크기와 해상도에 대한 몬테 카를로(Monte Carlo) 시뮬레이션 결과를 나타낸 그래프이다. 몬테 카를로 시뮬레이션 데이터는 최소 자승법을 사용하여 가우시안 함수에 적용하였다.
도 6을 참조하면, 일반적인 미세 지연 라인의 평균값(μ)과 표준 편차(σ)는 각각 19.36 ps, 3 ps 이며, 본 발명의 일 실시예에 따른 지연 고정 루프의 미세 지연 라인의 평균값(μ)은 15.09 ps, 표준 편차(σ)는 3 ps 이다.
일반적인 지연 고정 루프의 경우 PVT 변화를 고려해서 미세 지연 라인의 해상도 보다 검출 윈도우의 크기를 설정하기 때문에 결과적으로, 일반적인 지연 고정 루프의 경우 검출 윈도우의 평균값(μ)은 32.88 ps, 표준 편차(σ)는 2 ps 가 된다.
반면에, 본 발명의 일 실시예에 따른 지연 고정 루프의 검출 윈도우 영역의 평균값(μ)은 16.16 ps, 표준 편차(σ)는 3.2 ps 이며, 미세 검출 윈도우 영역의 평균값(μ)은 8.39 ps, 표준 편차(σ)는 2.12 ps 이다.
도 7은 본 발명의 일 실시예에 따른 지연 고정 루프의 주파수에 대한 정적 위상 오프셋을 코너 시뮬레이션 및 몬테 카를로 시뮬레이션 한 결과를 나타낸 것이다.
도 7을 참조하면, 일반적인 지연 고정 루프의 최대 정적 위상 오프셋은 전체 동작 주파수 범위에서 3.32 ps 부터 37.54 ps 까지 분포하였다.
반면에, 본 발명의 일 실시예에 따른 지연 고정 루프의 최대 정적 위상 오프셋은 1.13 ps 부터 14.75 ps 까지 분포하였다. 이는, 일반적인 지연 고정 루프의 최대 정적 위상 오프셋보다 약 62.4 % 감소한 것이다.
도 8은 본 발명의 일 실시예에 따른 지연 고정 루프의 기준 신호 및 출력 신호를 비교한 그래프이다.
구체적으로, 도 8은 기준 신호(CLKref) 및 상기 기준 신호(CLKref)의 360°위상 변환된 출력 신호(CLKOUT)의 파형을 비교한 그래프이다. 기준 신호(CLKref)와 출력 신호(CLKOUT)의 정적 위상 오차는 720.31 fs 인 것을 확인할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100: 지연 신호 생성부 110: 제1 미세 지연 라인
200: 위상 합성부 120: 제2 미세 지연 라인
300: 위상 검출부 310: 제1 검출부
400: 위상 제어 신호 생성부 320: 제2 검출부
500: 지연 제어 신호 생성부 330: 제3 검출부
600: 제1 먹스
700: 제2 먹스
800: 코오스 지연 라인

Claims (18)

  1. 지연 제어 신호에 기초하여 기준 신호를 지연시켜 제1 위상을 갖는 제1 지연 신호 및 제2 위상을 갖는 제2 지연 신호를 생성하는 지연 신호 생성부;
    상기 제1 지연 신호 및 상기 제2 지연 신호를 이용하여 제3 위상을 갖는 적어도 하나의 제3 신호를 생성하는 위상 합성부; 그리고
    상기 제1 지연 신호, 상기 제2 지연 신호 및 상기 제3 신호 각각과 상기 기준 신호를 비교하여 제어 코드를 생성하는 위상 검출부를 포함하는 지연 고정 루프.
  2. 제1 항에 있어서,
    상기 지연 신호 생성부는 2개의 미세 지연 라인을 포함하며,
    상기 2개의 미세 지연 라인은 상기 제1 지연 신호 및 상기 제2 지연 신호를 생성하되, 상기 제1 지연 신호 및 상기 제2 지연 신호는 1비트 지연 차이를 갖는 지연 고정 루프.
  3. 제1 항에 있어서,
    상기 위상 합성부는 위상 혼합기(phase blender)인 지연 고정 루프.
  4. 제1 항에 있어서,
    상기 위상 검출부는
    상기 제1 지연 신호와 상기 기준 신호를 비교하여 제1 제어 코드를 생성하는 제1 검출부;
    상기 제2 지연 신호와 상기 기준 신호를 비교하여 제2 제어 코드를 생성하는 제2 검출부; 그리고
    상기 제3 신호와 상기 기준 신호를 비교하여 상기 제3 제어 코드를 생성하는 제3 검출부를 포함하는 지연 고정 루프.
  5. 제4 항에 있어서,
    상기 제1 제어 코드, 상기 제2 제어 코드 및 상기 제3 제어 코드를 이용하여 위상 제어 신호를 생성하는 위상 제어 신호 생성부를 더 포함하는 지연 고정 루프.
  6. 제5 항에 있어서,
    상기 위상 제어 신호는 상향 제어 신호, 하향 제어 신호 및 락킹 제어 신호를 포함하는 지연 고정 루프.
  7. 제5 항에 있어서,
    상기 위상 제어 신호를 이용하여 상기 지연 제어 신호를 생성하는 지연 제어 신호 생성부를 더 포함하는 지연 고정 루프.
  8. 제1 항에 있어서,
    상기 제1 지연 신호, 상기 제2 지연 신호 및 상기 제3 신호를 저장하는 제1 먹스를 더 포함하는 지연 고정 루프.
  9. 제1 항에 있어서,
    상기 제1 지연 신호 또는 상기 제3 신호를 선택하여 출력하는 제2 먹스를 더 포함하는 지연 고정 루프.
  10. 지연 제어 신호에 기초하여 기준 신호를 각각 지연시켜 검출 윈도우 영역을 형성하는 복수의 미세 지연 라인;
    상기 검출 윈도우 영역을 분할하여 적어도 2개의 미세 검출 윈도우 영역을 형성하는 위상 합성부; 그리고
    상기 검출 윈도우 영역에 기초하여 형성되는 제1 영역, 제2 영역 및 상기 적어도 2개의 미세 검출 윈도우 영역과 상기 기준 신호를 각각 비교하여 제어 코드를 생성하는 위상 검출부를 포함하는 지연 고정 루프.
  11. 제10 항에 있어서,
    상기 복수의 미세 지연 라인은 2개의 미세 지연 라인을 포함하며,
    상기 검출 윈도우 영역은 상기 2개의 미세 지연 라인의 해상도에 대응되는 펄스폭을 갖는 것을 특징으로 하는 지연 고정 루프.
  12. 제11 항에 있어서,
    상기 적어도 2개의 미세 검출 윈도우 영역은 2개의 미세 검출 윈도우 영역을 포함하며,
    상기 2개의 미세 검출 윈도우 영역 각각은 상기 2개의 미세 지연 라인의 해상도에 대응되는 펄스폭의 1/2 크기의 펄스폭을 갖는 것을 특징으로 하는 지연 고정 루프.
  13. 제10 항에 있어서,
    상기 위상 검출부는
    상기 제1 영역, 상기 적어도 2개의 미세 검출 윈도우 영역과 상기 기준 신호를 비교하여 제1 제어 코드를 생성하는 제1 검출부;
    상기 적어도 2개의 미세 검출 윈도우 영역 및 상기 제2 영역과 상기 기준 신호를 비교하여 제2 제어 코드를 생성하는 제2 검출부; 그리고
    상기 적어도 2개의 미세 검출 윈도우 영역과 상기 기준 신호를 비교하여 제3 제어 코드를 생성하는 제3 검출부를 포함하는 지연 고정 루프.
  14. 제13 항에 있어서,
    상기 제1 제어 코드, 상기 제2 제어 코드 및 상기 제3 제어 코드는 각각 상향 제어값 및 하향 제어값을 포함하며,
    상기 기준 신호가 상기 제1 영역에 포함되는 경우,
    상기 제1 검출부, 상기 제2 검출부 및 상기 제3 검출부는 각각 상기 상향 제어값을 출력하는 것을 특징으로 하는 지연 고정 루프.
  15. 제13 항에 있어서,
    상기 제1 제어 코드, 상기 제2 제어 코드 및 상기 제3 제어 코드는 각각 상향 제어값 및 하향 제어값을 포함하며,
    상기 기준 신호가 상기 제2 영역에 포함되는 경우,
    상기 제1 검출부, 상기 제2 검출부 및 상기 제3 검출부는 각각 상기 하향 제어값을 출력하는 지연 고정 루프.
  16. 제13 항에 있어서,
    상기 제1 제어 코드, 상기 제2 제어 코드 및 상기 제3 제어 코드는 각각 상향 제어값 및 하향 제어값을 포함하며,
    상기 기준 신호가 상기 적어도 2개의 미세 검출 윈도우 영역 중 어느 하나에 포함되는 경우,
    상기 제1 검출부는 상기 하향 제어값, 상기 제2 검출부는 상기 상향 제어값 및 상기 제3 검출부는 상기 상향 제어값을 출력하거나,
    상기 제1 검출부는 상기 하향 제어값, 상기 제2 검출부는 상기 하향 제어값 및 상기 제3 검출부는 상기 상향 제어값을 출력하는 지연 고정 루프.
  17. 제13 항에 있어서,
    상기 제1 제어 코드, 상기 제2 제어 코드 및 상기 제3 제어 코드를 이용하여 위상 제어 신호를 생성하는 위상 제어 신호 생성부를 더 포함하는 지연 고정 루프.
  18. 제7 항에 있어서,
    상기 위상 제어 신호는 상향 제어 신호, 하향 제어 신호 및 락킹 제어 신호를 포함하는 것을 특징으로 하는 지연 고정 루프.
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