KR102185092B1 - 인스턴트 온 4상 신호 생성기를 위한 장치 및 방법 - Google Patents

인스턴트 온 4상 신호 생성기를 위한 장치 및 방법 Download PDF

Info

Publication number
KR102185092B1
KR102185092B1 KR1020197008109A KR20197008109A KR102185092B1 KR 102185092 B1 KR102185092 B1 KR 102185092B1 KR 1020197008109 A KR1020197008109 A KR 1020197008109A KR 20197008109 A KR20197008109 A KR 20197008109A KR 102185092 B1 KR102185092 B1 KR 102185092B1
Authority
KR
South Korea
Prior art keywords
clock signal
input
delay
output
delayed
Prior art date
Application number
KR1020197008109A
Other languages
English (en)
Other versions
KR20190032651A (ko
Inventor
얀타오 마
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Priority to KR1020207033938A priority Critical patent/KR102354828B1/ko
Publication of KR20190032651A publication Critical patent/KR20190032651A/ko
Application granted granted Critical
Publication of KR102185092B1 publication Critical patent/KR102185092B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
    • H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
    • H03B19/08—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a discharge device
    • H03B19/10—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a discharge device using multiplication only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
    • H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
    • H03B19/14—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a semiconductor device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/16—Multiple-frequency-changing
    • H03D7/165—Multiple-frequency-changing at least two frequency changers being located in different paths, e.g. in two paths with carriers in quadrature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

4상 클럭 신호 생성기를 위한 장치가 제공된다. 예시적인 장치는 제 1 입력 클럭 신호를 수신하여 제 1 지연 클럭 신호를 생성하도록 구성된 제 1 지연 회로를 포함한다. 제 1 위상 혼합기가 제 1 지연 회로에 통신 가능하게 연결되고, 제 1 입력에서 제 1 지연 클럭 신호를 수신하고 제 2 입력에서 제 2 입력 클럭 신호를 수신하도록 구성된다. 그 다음, 제 1 위상 혼합기는 적어도 부분적으로 제 1 지연 클럭 신호와 제 2 입력 클럭 신호의 혼합에 응답하여 제 1 출력 노드에서 제 1 출력 클럭 신호를 생성할 수 있다.

Description

인스턴트 온 4상 신호 생성기를 위한 장치 및 방법
주기적인 신호는 다양한 애플리케이션 및 디바이스에 사용된다. 클럭 신호는 다양한 동작 및 명령에 대한 신호 타이밍을 설정하는 데 사용되는 주기적 신호 유형이다. 예를 들어, 동기식 동적 랜덤 액세스 메모리(SDRAM)와 같은 일부 메모리 디바이스에서, 데이터 신호는 다양한 클럭 신호에 대해 동기화되어 판독 및 기록될 수 있다. 예를 들어, 판독 데이터는 통상적으로 판독 데이터 스트로브 신호에 기초하여 메모리 디바이스로부터 불러들여진다. 기록 데이터는 기록 데이터 스트로브 신호에 기초하여 메모리 디바이스에 래치(latch)될 수 있다. 판독, 기록 및 기타 동작을 위한 신호 및 이들 간의 상호 관계는 전형적으로 내부 및/또는 외부 클럭 신호와 동기화되고, 이에 기초한다.
예를 들어, 종래의 4상 설계의 한 유형은 다수의 조정 가능한 지연 라인 또는 아날로그 셀을 갖는 위상 동기 루프(PLL)를 이용한다. 그러나, 이러한 종래의 설계는 다수의 클럭 사이클에 걸친 긴 초기화 시간을 요구하고, 높은 전력 소비를 필요로한다. 또한, 많은 종래의 설계는 클럭 분배기(clock divider)를 사용한다. 분할 클럭을 사용할 때 각 다중 위상 출력 신호의 위상이 이전 위상과 90도 위상 오프셋된 경우(예: 0도, 90도, 180도 및 270도), 각각의 다상 출력 클럭 신호는 입력 클럭 주파수의 절반을 가지며, 각 다상 출력 클럭 신호는 원래의 입력 클럭주기의 두 배인 주기를 갖는다.
일 실시형태에 따르면, 제 1 입력 클럭 신호를 수신하여 제 1 지연 클럭 신호를 생성하도록 구성된 제 1 지연 회로를 포함하는 장치. 상기 제 1 지연 회로에 결합된 제 1 위상 혼합기로서, 제 1 입력에서 상기 제 1 지연 클럭 신호 및 제 2 입력에서 제 2 입력 클럭 신호를 수신하도록 구성되고, 상기 제 1 지연 클럭 신호 및 상기 제 2 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 제 1 출력 노드에서 제 1 출력 클럭 신호를 생성하도록 구성된다.
다른 실시형태에 따르면, 적어도 제 1 지연 클럭 신호, 상기 제 1 지연 클럭 신호보다 지연량이 작은 제 2 지연 클럭 신호, 제 3 지연 클럭 신호 및 제 4 지연 클럭 신호를 생성하도록 구성된 적어도 하나의 지연 회로. 상기 적어도 하나의 지연 회로에 연결된 적어도 하나의 위상 혼합기로서, 상기 적어도 하나의 위상 혼합기는, 상기 제 1 지연 클럭 신호와 제 2 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 제 1 출력 클럭 신호를 생성하도록 구성되고, 상기 제 3 지연 클럭 신호와 제 1 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 제 2 출력 클럭 신호를 생성하도록 구성된다.
또 다른 실시형태에 따르면, 제 1 입력 클럭 신호를 수신하고 제 1 지연 클럭 신호를 생성하도록 구성되는 제 1 지연 회로를 포함하는 장치로서, 상기 제 1 지연 회로는 상기 지연을 조정하도록 또한 구성된다. 상기 제 1 지연 회로에 통신 가능하게 결합되는 제 1 위상 혼합기로서, 제 1 입력에서 상기 제 1 지연 클럭 신호 및 제 2 입력에서 제 2 입력 클럭 신호를 수신하도록 구성되고, 제 1 출력 노드에서 제 1 출력 클럭 신호를 생성하도록 구성되며, 상기 제 1 출력 클럭 신호는 상기 제 1 지연 클럭 신호와 상기 제 2 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 생성된다.
특정 실시예의 성질 및 이점에 대한 더 많은 이해는 유사한 구성 요소를 지칭하기 위해 동일한 참조 번호가 사용된 명세서 및 도면의 나머지 부분을 참조함으로써 실현될 수 있다. 일부 예에서, 서브라벨은 다수의 유사한 구성 요소 중 하나를 나타내기 위해 도면부호와 관련된다. 기존의 서브라벨에 대한 명세없이 도면부호를 참조할 때, 이는 그러한 다수의 유사한 구성요소 모두를 의미한다.
도 1은 다양한 실시예에 따른 4상 생성기의 개략적인 블록도이다.
도 2a는 다양한 실시예에 따른, 1-입력 4상 생성기의 개략도이다.
도 2b는 다양한 실시예에 따른 2-입력 4상 생성기의 개략도이다.
도 3은 다양한 실시예에 따른 4상 생성기의 다양한 신호에 대한 타이밍도이다.
도 4는 다양한 실시예에 따른 4상 생성기의 일 실시예의 회로도이다.
도 5는 다양한 실시예에 따라, 1000 피코초의 주기를 갖는 클럭 신호를 갖는 4상 생성기의 타이밍도이다.
도 6은 다양한 실시예에 따른 조정 가능 4상 생성기의 개략적인 블록도이다.
도 7a는 다양한 실시예에 따른 일-입력 조정가능 4상 생성기의 개략도이다.
도 7b는 다양한 실시예에 따른, 2-입력 조정가능 4상 생성기의 개략도이다.
도 8은 다양한 실시예에 따른 메모리 시스템의 블록도이다.
다음의 상세한 설명은 당 업자가 그러한 실시예들을 실시할 수 있게하기 위해보다 상세히 몇몇 예시적인 실시예들을 도시한다. 기재된 실시예는 설명의 목적으로 제공되며 본 발명의 범위를 제한하려는 것은 아니다. 이하의 설명에서, 설명의 목적 상, 설명된 실시예들의 완전한 이해를 제공하기 위해 다수의 특정 세부 사항들이 설명된다. 그러나, 당 업자에게는 본 발명의 다른 실시예가 이들 특정 세부 사항의 일부없이 실시될 수 있음이 명백할 것이다.
본 명세서에서는 여러 가지 실시예가 설명되고, 다양한 특징이 상이한 실시예에 속하는 반면, 일 실시예와 관련하여 설명된 특징은 다른 실시예와 함께 포함될 수 있음을 이해해야 한다. 그러나, 동일한 토큰에 의해, 본 발명의 다른 실시예가 그러한 특징을 생략할 수 있기 때문에, 기술된 실시예의 어떤 단일 특징 또는 특징들도 본 발명의 모든 실시예에 필수적인 것으로 고려되어서는 안된다.
달리 지시되지 않는 한, 양, 치수 등을 표현하는데 사용된 모든 숫자는 모든 경우에서 "약"이라는 용어로 변경되는 것으로 이해되어야 한다. 본원에서, 단수의 사용은 달리 명시하지 않는 한, 복수를 포함하며, "및" 및 "또는"은 다르게 표시되지 않는한 "및/또는"을 의미한다. 더욱이, "포함하는" 및 "포함된"과 같은 다른 형태의 사용은 비-배타적인 것으로 간주되어야 한다. 또한, "요소"또는 "구성요소"와 같은 용어는, 달리 명시되지 않는 한, 하나의 유닛을 포함하는 요소 및 구성 요소와, 하나보다 많은 유닛을 포함하는 요소 및 구성 요소를 포괄한다.
도 1은 다양한 실시예에 따른 4상 생성기(100)의 개략적인 블록도를 도시한다. 4상 생성기(100)는 입력 클럭 신호(CLK) 및 상보적 입력 클럭 신호(CLKF)를 수신할 수 있다. 예를 들어, 일부 실시예에서, CLKF 신호는 CLK 신호에 대해 역일 수 있다. CLK 신호는 제 1 지연 회로(105)에 입력되고, CLKF 신호는 제 2 지연 회로(110)에 입력될 수 있다. 제 1 지연 회로(105)는 지연 클럭 신호(CLKD)를 출력할 수 있고, 제 2 지연 회로(110)는 지연된 상보 클럭 신호(CLKDF)를 생성한다. 일부 실시예들에서, CLKDF 신호는 CLKD 신호의 역(inverse) 일 수 있다. 다양한 실시예들에서, 제 1 및 제 2 지연 회로들(105, 110)은 아날로그 또는 디지털 지연 라인들, 일련의 하나 이상의 지연 소자들, 순환 버퍼들, 인버터들, 버퍼들 또는 다른 적절한 지연 회로 및 구성요소와 같은, 지연 회로일 수 있으나 이에 제한되지 않는다. 제 1 및 제 2 지연 회로(105, 110)는 각각 입력 신호에 Δt의 지연을 도입하도록 구성될 수 있다. 일반적으로 지연의 정확한 값 Δt는 작동에 중요하지 않다. 그러나, CLKD 신호의 상승 에지가 CLKD 신호의 상승 에지와 더 가깝도록 Δt가 선택될 때, 그래서 이에 대응하여, CLKDF 신호의 하강 에지가 CLK 신호의 하강 에지와 동일 위상으로 더 가까워짐에 따라, 4상 생성기(100)의 정확도 및 성능이 향상될 수 있다. 따라서, 일부 실시예들에서, Δt는 CLK 신호의 주기의 1/4보다 크지만 CLK 신호의 1 전체주기보다 작도록 선택될 수 있다. 일부 추가 실시예들에서, Δt는 제 1 및 제 2 지연 회로들(105, 110)의 정적 값일 수 있다. 이러한 구성들에서, Δt는 CLK의 주기의 1/4 범위 내에 머물도록 그리고 CLK 주파수의 요망 범위에 대해 CLK의 완전한 1주기 미만이도록 선택될 수 있다. 다른 실시예에서, Δt는 도 6 및 도 7과 관련하여 이하 더 상세히 설명하는 바와 같이 조정 가능할 수 있다.
제 1 및 제 2 지연 회로(105, 110)는 부분적으로 지연된 신호를 판독할 수 있은 탭을 더 포함할 수 있다. 일부 실시예에서, 제 1 및 제 2 지연 회로(105, 110)는 각각 Δt/2의 지연으로 신호를 출력하는 각각의 탭을 각각 포함할 수 있다. 예를 들면, 제 1 지연 회로(105)는 CLK 신호를 지연 Δt만큼 지연시킨 CLKD 신호를 출력하고, CLK 신호를 하프 지연만큼 지연시킨 Δt/2의 하프 지연 클럭 신호를 탭에서 출력할 수 있다. 유사하게, 제 2 지연 회로(110)는 마찬가지로 CLKF 신호를 지연 Δt만큼 지연시킴으로써 CLKDF 신호를 유사하게 출력하고, CLKF 신호를 하프 지연 Δt/2만큼 지연시킴으로써 생성된 하프-지연 상보 클럭 신호를 탭에서 출력할 수 있다. 일부 실시예에서, 제 1 및 제 2 지연 회로(105, 110)는 동일한 지연 Δt를 가질 수 있다. 다른 세트의 실시예에서, 제 1 및 제 2 지연 회로(105, 110) 각각은 4 개의 개별 지연 소자를 갖는 지연 라인을 각각 포함할 수 있다. 각각의 개별 지연 요소는 Δt/4의 지연을 도입할 수 있다. 이러한 구성 예에서, 탭은 2 개의 개별적인 지연 소자 뒤에 배치될 수 있으므로, 각각 하프 지연 클럭 또는 상보 클럭 신호를 가볍게 두드린다. 따라서, 하프 지연 신호의 탭 출력을 포함하는 제 1 및 제 2 지연 회로(105, 110)의 출력이 출력 블록(135)에 제공될 수 있다.
출력 블록(135)은 제 1 위상 혼합기(115), 제 2 위상 혼합기(120), 제 1 버퍼(125) 및 제 2 버퍼(130)를 포함할 수 있다. 제 1 지연 회로(105)의 출력 CLKD는 제 1 위상 혼합기(115)에 제 1 입력으로 제공될 수 있다. CLKF 신호는 제 1 위상 혼합기(115)의 제 2 입력에 제공될 수 있다. 제 1 위상 혼합기(115)는 출력 클럭 신호를 생성하기 위해 제 1 입력 및 제 2 입력을 결합하도록 구성될 수 있다. 예를 들어, 일부 실시예에서, 이러한 결합은 출력 클럭 신호의 전압 레벨이 제 1 및 제 2 입력에서 신호의 전압의 합인, 가산 혼합(additive mixing)을 제한없이 포함할 수 있다. 다른 실시예에서, 결합은 비제한적으로, 승산 혼합(multiplicative mixing) 또는 임의의 다른 적절한 혼합 기술을 포함할 수 있다. 도시된 바와 같이, 일부 실시예들에서, CLKD 신호는 제 1 입력에서 수신될 수 있고, CLKF 신호는 제 2 입력에서 수신되어, 90도 위상 출력 클럭 신호 CK90을 생성하도록 결합될 수 있다. 다양한 실시예에서, 제 1 위상 혼합기(115)는 출력을 생성할 때 제 1 및 제 2 입력을 동일하게 가중시킬 수 있다. 다른 실시예에서, 다른 가중치가 제 1 및 제 2 입력에 적용될 수 있다.
마찬가지로, 제 2 지연 회로(110)의 출력(CLKDF)은 제 2 위상 혼합기(120)에 대한 제 1 입력으로서 제공될 수 있다. CLK 신호는 제 2 위상 혼합기(12)의 제 2 입력에 제공될 수 있다. 제 1 위상 혼합기(115)와 마찬가지로, 제 2 위상 혼합기(120)는 출력 클럭 신호를 생성하기 위해 제 1 및 제 2 입력을 결합하도록 구성될 수 있다. 도시된 바와 같이, 일부 실시예들에서, CLKDF 신호는 제 1 입력에서 수신될 수 있고, CLK 신호는 제 2 입력에서 수신되어, 270도 위상 출력 클럭 신호 CK270을 생성하도록 결합될 수 있다. 다양한 실시예에서, 제 2 위상 혼합기(120)는 출력을 생성할 때 제 1 및 제 2 입력을 동일하게 가중시킬 수 있다. 다른 실시예에서, 상이한 가중치가 제 1 및 제 2 입력에 적용될 수 있다. 따라서, 제 1 및 제 2 위상 혼합기(115, 120)는 가산 혼합기, 주파수 혼합기, 위상 검출기, 또는 다른 적절한 구성 요소들의 임의의 조합을 제한없이 포함할 수 있다.
제 1 지연 회로(105)로부터 탭핑된 하프-지연 클럭 신호는 제 1 버퍼(125)에 입력으로 제공될 수 있다. 유사하게, 제 2 지연 회로(110)로부터 탭핑된 하프-지연 상보 클럭 신호는 제 2 버퍼(130)에 입력으로 제공될 수 있다. 다양한 실시예에서, 제 1 위상 혼합기(115) 및 제 2 위상 혼합기(120)는 각각 전파 지연 tp를 나타낼 수 있다. 따라서, 제 1 버퍼(125) 및 제 2 버퍼(130)는 제 1 및 제 2 위상 혼합기(115, 120)의 전파 지연(tp)과 일치하는 전파 지연을 제공하도록 구성될 수 있다. 다른 실시예들에서, 출력 클럭 신호들 각각에 대한 지연과 일치하도록 더 많은 또는 더 적은 개수의 버퍼들이 사용될 수 있다. 따라서, 도시된 실시예에서, 제 1 버퍼(125)에 의해 지연되는 하프-지연 클럭 신호는 0도 위상 출력 클럭 신호(CK0)로서 출력될 수 있다. 유사하게, 제 2 버퍼(130)에 의해 지연되는 하프 지연 상보 클럭 신호는 180도 위상 출력 클럭 신호(CK180)로서 출력될 수 있다. 따라서, 0도 위상, 90도 위상, 180도 위상 및 270도 위상은 각각 출력 클럭 신호 CK0, CK90, CK180 및 CK270 사이의 직교 위상 관계를 지칭할 수 있다.
따라서, 4상 생성기(100)는 입력 클럭 신호(CLK)의 전체 주파수를 갖는 직교 클럭 신호(1/4주기 또는 90도만큼 위상이 분리됨)를 생성하기 위한 아키텍처를 넓은 동작 대역폭에 걸쳐 제공하며, 입력 클럭 신호(CLK)의 1 또는 2 클럭 사이클보다 크지 않은 최소 초기화 시간으로 수행된다. 4상 생성기(100)의 동작은 도 3-5와 관련하여 아래에보다 상세히 설명될 것이다.
도 2a 및 도 2b는 4상 생성기(200A, 200B)의 2 개의 상이한 실시예의 하이레벨 블록도이다. 일부 실시예에서, 도 2a에 도시된 4상 생성기(200a)는 입력 클럭 신호 CLK를 수신하기 위한 단일 입력(205)을 가질 수 있다. 그 다음, 4상 생성기(200A)는 CLK 신호에 기초하여 내부적으로 상보적 입력 클럭 신호(CLKF)를 생성할 수 있다. 예를 들어, 일부 실시예에서, 4상 생성기(200A)는 CLK 신호로부터 CLKF 신호를 생성하도록 구성된 위상 스플리터 회로를 더 포함할 수 있다. 4상 생성기(200A)는 유사한 요소를 포함할 수도 있고. 마찬가지로, 도 1과 관련하여 전술한 4상 생성기(100)에 유사하게 배열될 수 있다.
대안적인 세트의 실시예에서, 도 2b에 도시된 4상 생성기(200B)는 제 1 입력(210) 및 제 2 입력(215)을 포함할 수 있다. 따라서, 입력 클럭 신호(CLK) 및 상보적 입력 클럭 신호(CLKF) 모두가 이용 가능한 실시예에서, 4상 생성기(200B)가 사용될 수 있다. 예를 들어, 일부 실시예들에서, 제 1 입력(210)은 CLK를 수신하도록 구성될 수 있고, 제 2 입력(215)은 CLKF를 수신하도록 구성될 수 있다. 4상 생성기(200B)는 도 1에서 전술한 4상 생성기(100)와 유사하게 배열된 유사한 요소들을 포함할 수 있다.
도 3은 다양한 실시예에 따라 4상 생성기(100)(도 1)에 의해 사용되어 출력되는 다양한 파형을 개략적으로 나타내는 타이밍도(300)를 도시한다. 타이밍도(300)는 입력 클럭 신호(CLK)(305), 지연 클럭 신호(CLKD)(310), 상보적 입력 클럭 신호(CLKF)(315), 지연된 상보 클럭 신호(CLKDF)(320), 0도 위상 출력 클럭 신호(CK0)(325), 180도 위상 출력 클럭 신호(CK180)(330), 90도 위상 출력 클럭 신호(CK90)(335) 및 270도 위상 출력 클럭 신호(CK270)(340)를 포함한다. 앞서 기술한 바와 같이, 도 1과 관련하여, CLK(305) 및 CLKD(310)는 Δt만큼 오프셋된다. CLKD(310)는 파선으로 도시되어있다. 전술한 바와 같이, 일부 실시예에서, CLKD(310)는 제 1 지연 회로(105)에 의해 지연된 CLK(305) 일 수 있다. 유사하게, CLKF(315) 및 CLKDF(320)는 또한 Δt로 오프셋된다. CLKDF(320)는 파선으로 도시된다. 도 1을 참조하면, 일부 실시예에서, CLKDF(320)는 제 2 지연 회로(110)에 의해 지연된 CLKF(315) 일 수 있다.
도 1의 예에서 계속하여, 다양한 실시예에서, CK0(325)는 CLK(305)가 지연 Δt의 절반인 Δt/2만큼 지연되는 지점에서 제 1 지연 회로(105)의 탭으로부터 취해진 하프-지연 입력 클럭 신호로부터 생성된다. 탭으로부터의 출력은 각각의 위상 혼합기에 의해 도입된 전파 지연(tp)과 매치하기 위해 버퍼를 통과한다. 따라서, 도시된 바와 같이, CK0(325)의 제 1 상승 에지는 CLK(305)의 제 1 상승 에지로부터 Δt/2 + tp만큼 지연된다.
유사하게, 다양한 실시예들에서, CK180(330)은 CLKF(315)가 지연 Δt의 절반인 Δt/2만큼 지연되는 지점에서 제 2 지연 회로(110)의 탭으로부터 취해진 하프 지연 상보적 입력 클럭 신호로부터 생성된다. 탭으로부터의 출력은 각각의 위상 혼합기에 의해 도입된 전파 지연(tp)과 매치하기 위해 버퍼를 통과한다. 따라서, 도시된 바와 같이, CK180(330)의 제 1 하강 에지는 CLKF(315)의 제 1 하강 에지로부터 Δt/2 + tp만큼 지연된다.
CK90(335)은 입력 CLKD(310) 및 CLKF(315)를 결합하는 제 1 위상 혼합기에 의해 출력될 수 있다. 다양한 실시예에서, CLK(305)는 도시된 바와 같이 tCK의주기를 가질 수 있다. 따라서, CLKD(310)의 제 1 상승 에지 및 CLKF(315)의 제 1 상승 에지는 CLKD(310)의 지연을 뺀 클럭 신호의 주기의 절반 tCK/2만큼 오프셋될 수 있다. 따라서, CLKD(310) 및 CLKF(315)의 상승 에지들 사이의 오프셋은 tCK/2 - Δt 일 수 있다. 도시된 실시예에서, CLKD(310)의 상승 에지로부터 CLKF(315)의 상승 에지까지 화살표(345)로 도시된 바와 같이, 위상 혼합기에 의해 결합될 때, CLKD(310) 및 CLKF(315)의 상승 에지 사이의 중간 점은 상승 에지 CK90(335)에 혼합 과정에 대한 전파 지연(tp)을 더한 값에 대응한다. 이 예에서, CK90(335)의 상승 에지는 위상 혼합기에 의한 CLKD(310)와 CLKF(315)의 동일한 가중에 적어도 부분적으로 기초하여 CLKD(310)와 CLKF(315)의 상승 에지 사이의 중간 지점에 대응할 수 있다. CLKD(310) 및 CLKF(315)의 상승 에지들 사이의 중간 점은 CLKF(315)의 상승 에지 전에 또는 CLKD(310)의 상승 에지 이후에 tCK/4 - Δt/2에서 발생한다. 차례로, CK90(335)의 상승 에지는 CLKD(310) 및 CLKF(315)의 상승 에지들 사이의 중간점 이후에 tp만큼 지연된다. 이러한 관계가 주어졌을 때, CK90(335)의 상승 에지는 CK0(325)의 상승 에지보다 1/4 사이클, tCK/4 만큼 늦다.
유사하게, CK270(340)은 입력 CLK(305) 및 CLKDF(320)를 결합하는 제 2 위상 혼합기에 의해 출력될 수 있다. 따라서, CLKDF(320) 및 CLK(305)의 하강 에지는 CLKDF(320)와 CLKF(315) 사이의 지연 Δt을 뺀, 클럭 신호의 주기의 절반 tCK/2만큼 오프셋될 수 있다. 따라서, 하강 에지 CLK(305)와 CLKDF(320) 사이의 오프셋은 tCK/2-Δt 일 수 있다. CLKDF(320)의 하강 에지로부터 CLK(305)의 하강 에지까지의 화살표(350)로 도시된 바와 같이, 제 2 위상 혼합기에 의해 결합될 때, CLKDF(320) 및 CLK(305)의 하강 에지들 사이의 중간 점은 위상 혼합기에 대한 전파 지연 tp 더하기 CK270(340)의 하강 에지에 대응한다. 이 예에서, CK270(340)의 하강 에지는 적어도 부분적으로 입력들의 동일한 가중치로 인해 CLKDF(320) 및 CLK(305)의 하강 에지들 사이의 중간 지점에 대응할 수 있다. 따라서, CK270(340)에 관해서 나타낸 바와 같이, 하강 에지는 CK180(330)의 하강 에지보다 1/4 사이클, tCK/4만큼 늦다.
파형(CLK(305), CLKD(310), CLKF(315), CLKDF(320), CK0(325), CK90(330), CK180(335) 및 CK270(340))은 다양한 파형들 간의 관계의 개념적 이해를 단순화하기 위해 구형파로서 도시되어있다. 실제 동작에서, 전술한 각각의 파형은 로우 상태와 하이 상태 사이에서 보다 점진적인 전이를 가질 수 있음을 이해할 것이다.
도 4는 다양한 실시예에 따른 4상 생성기(400)의 회로 구현을 도시한다. 4상 생성기(400)는 입력 클럭 신호(CLK), 상보적 입력 클럭 신호(CLKF), 제 1 지연 회로(405), 제 2 지연 회로(420), 제 1 위상 혼합기(410), 제 2 위상 혼합기(425), 및 지연 매칭 블록(430)을 포함할 수 있다.
제 1 지연 회로(405)는 하프 지연 입력 클럭 신호(Phmid0)를 출력하는 탭을 포함할 수 있다. 유사하게, 제 2 지연 회로(420)는 또한 하프 지연 상보적 입력 클럭 신호(Phmid180)를 출력하는 탭을 포함할 수 있다. 하프-지연 클럭 신호(Phmid0 및 Phmid180)은 다시 지연 매칭 블록(430)에 입력으로서 제공될 수 있다. 일부 실시예에서, 도 1과 관련하여, 지연 매칭 블록(430)은 제 1 및 제 2 버퍼(125, 130)를 포함할 수 있다. 또한 도 1과 대조되듯이, 일부 실시예에서, 인버터가 제 1 및 제 2 지연 회로(405, 420) 앞에 제공될 수 있다. 이에 대응하여, 인버터가 제 1 위상 혼합기(410), 제 2 위상 혼합기(425) 및 지연 매칭 블록(430)의 출력들에서 또한 제공될 수 있다. 다른 실시예에서, 이들 인버터가 도 1에서와 같이 제외될 수 있다.
제 1 위상 혼합기(410)는 제 1 제어형 인버터의 입력에 연결된 제 1 입력 라인(412)을 갖는 제 1 입력(InE)과, 제 2 제어형 인버터의 입력에 결합된 제 2 입력 라인(414)을 갖는 제 2 입력(In0)를 더 포함할 수 있다. 제 1 위상 혼합기(410)는 제 1 제어형 인버터에 제어 신호를 제공하도록 구성된 제어 신호 입력(QFine)과, 상보형 제어 신호를 제 2 제어형 인버터에 제공하도록 구성된 상보형 제어 신호 입력(QFineF)을 더 포함할 수 있다. 제 1 제어형 인버터의 출력은 제 1 출력 라인(416)을 통해 공통 출력 노드에 연결될 수 있다. 제 2 제어형 인버터의 출력은 제 2 출력 라인(418)을 통해 공통 출력 노드에 연결될 수 있다. 따라서, CLKD 및 CLKF는 제 1 위상 혼합기(410)의 제어형 인버터들에 의해 공통 출력 노드로 구동되어, 출력 클럭 신호(CK90)를 생성할 수 있다. 이러한 방식으로, CK90은 제 1 위상 혼합기(410)에 의해 결합되거나 혼합된 CLKD와 CLKF의 조합일 수 있다.
유사하게, 제 2 위상 혼합기(425)는 제 1 제어형 인버터의 입력에 연결된 제 1 입력 라인(422)을 가진 제 1 입력(InE)과, 제 2 제어형 인버터의 입력에 연결된 제 2 입력 라인(424)을 가진 제 2 입력(InO)을 포함할 수 있다. 제 2 위상 혼합기(425)는 제 1 제어형 인버터에 제어 신호를 제공하도록 구성된 제어 신호 입력(QFine)과, 제 2 제어형 인버터에 상보적 제어 신호를 제공하도록 구성된 상보 형 제어 신호 입력(QFineF)을 더 포함할 수 있다. 제 1 제어 인버터의 출력은 제 1 출력 라인(426)을 통해 공통 출력 노드에 연결될 수 있다. 제 2 제어형 인버터의 출력은 제 2 출력 라인(428)을 통해 공통 출력 노드에 연결될 수 있다. 따라서, CLKDF 및 CLK는 제 2 위상 혼합기(425)의 제어형 인버터에 의해 공통 출력 노드로 구동되어, 출력 클럭 신호(CK270)를 생성할 수 있다. 이러한 방식으로, CK270은 CLKDF와 CLK를 제 2 위상 혼합기(425)의 공통 출력 노드에서 혼합함으로써 생성될 수 있다.
지연 매칭 블록(430)은 하프-지연 입력 클럭 신호(Phmid0)를 입력으로 수신하는 제 1 제어형 인버터(432)와, 하프-지연 상보형 입력 클럭 신호(Phmid180)를 입력으로 수신하는 제 2 제어형 인버터(434)를 포함할 수 있다. 다양한 실시예에서, 제 1 제어형 인버터(432)는 Phmid0 신호에 기초하여 CK0 신호를 생성할 수 있고, 제 2 제어형 인버터(434)는 Phmid180 신호에 기초하여 CK180 신호를 생성할 수 있다. 제 1 및 제 2 제어형 인버터(432, 434)는 제어 신호(NBTI)에 의해 제어될 수 있다. 일부 실시예들에서, NBTI 신호는 인에이블(enable) 신호일 수 있다. 일부 추가 실시예에서, NBTI 신호는 네가티브 바이어스 온도 불안정성을 완화하기 위한 제어 신호일 수 있다. 예를 들어, 일부 예에서, NBTI 신호는 지연 매칭 블록(430) 및 제 1 및 제 2 위상 혼합기(410, 425)의 제 1 및 제 2 제어기 인버터(432, 434)를 활성화 또는 비활성화하는데 사용되어, 균일한 임계 전압 저하를 다양한 요소에 의해 경험하게 할 수 있다.
다양한 실시예에 따르면, 입력 클럭 신호는 제 1 지연 회로(405)에 제공될 수 있고, 상보적 입력 클럭 신호는 제 2 지연 회로(420)에 제공될 수 있다. 제 1 지연 회로(405)는 하나 이상의 인버터를 포함할 수 있고, 각각의 인버터는 전파 지연에 의해 입력 클럭 신호를 지연시킨다. 한 세트의 실시예에서, 도시된 바와 같이, 제 1 지연 회로(405)는 4 개의 인버터를 포함할 수 있으며, 각각의 인버터는 Δt/4의 전파 지연을 갖는다. 다른 실시예에서, 제 1 지연 회로(405)는 입력 클럭 신호(CLK)의 주파수에 기초하여 지연(Δt)를 조정할 수 있는, 조정 가능한 지연 회로일 수 있다. 예를 들어, CLK의 주기에 기초하여, Δt는 CLK주기의 1/4에서 CLK의 1 전체 주기까지 범위에 놓이도록 조정될 수 있다. 다양한 실시예들에서, 제 1 및 제 2 지연 회로들(405, 410)은 아날로그 또는 디지털 지연 라인들, 일련의 하나 이상의 지연 소자들, 순환 버퍼들, 인버터들, 버퍼들, 또는 다른 적절한 지연 회로 및 구성요소와 같은, 그러나 이에 제한되지 않는, 지연 회로일 수 있다. 따라서, 제 1 및 제 2 지연 회로(405, 410)는 입력 신호에 Δt의 지연을 도입하도록 구성될 수 있다. 하프 지연 클럭 신호 출력은 제 1 및 제 2 지연 회로(405, 410)의 각각의 탭을 통해 제공될 수 있다. 제 1 지연 회로(405)로부터의 탭은 하프 지연 입력 클럭 신호 Phmid0를 제공할 수 있고, 제 2 지연 회로 지연 회로(410)는 하프 지연 상보적 입력 클럭 신호 Phmid180을 제공할 수 있다.
전술한 바와 같이, 제 1 지연 회로(405)는 제 1 위상 혼합기(410)의 제 1 입력(InE)에 지연된 클럭 신호(CLKD)를 더 제공할 수 있다. 제 1 위상 혼합기(410)는 지연되지 않은 상보적 입력 클럭 신호(CLKF)를 제 2 입력(InO)에서 또한 수신할 수 있다. 다양한 실시예에서, 입력 경로, 제 1 입력 라인(412) 및 제 2 입력 라인(414), 및 출력 라인, 제 1 출력 라인(416) 및 제 2 출력 라인(418)은 InE 및 InO 클럭 경로의 경로 길이 및 지연에 대해 매칭될 수 있다. 따라서, 제 1 위상 혼합기(410)는 tp의 전파 지연을 갖도록 구성될 수 있다.
이 구성은 제 2 위상 혼합기(425)에서 반영될 수 있다. 예를 들어, 제 2 위상 혼합기(425)는 그의 제 1 입력, 즉 InE에서 입력 클럭 신호(CLK)를 수신할 수 있다. 제 2 입력(In0)은 지연된 상보적 입력 클럭 신호(CLKDF)를 수신할 수 있다. 다양한 실시예에서, 클럭 신호, 제 1 입력 라인(422), 제 2 입력 라인(424) 및 출력 라인, 제 1 출력 라인(426) 및 제 2 출력 라인(428) 각각에 대한 입력 경로는 제 2 위상 혼합기(425)가 또한 tp의 전파 지연을 갖도록 매칭될 수 있다.
유사하게, 제 1 및 제 2 지연 회로들(405, 410)의 탭들로부터의 하프-지연 클럭 신호들이 지연 매칭 블록(430)에 제공될 수 있다. 제 1 제어형 인버터(432) 및 제 2 제어형 인버터(434)는 차례로 제 1 및 제 2 위상 혼합기(410, 425)의 전파 지연에 매칭되는 전파 지연(tp)을 갖도록 구성된다.
제어 신호(QFine)는 제 1 및 제 2 위상 혼합기(410, 425)의 제어형 인버터의 구동 강도를 조정하도록 구성될 수 있다. 전술한 바와 같이, 제어 신호(NBTI)는 인 에이블 신호로서 구성될 수 있다. 예를 들어, NBTI가 낮을 때, QFine은 디스에이블되어 제 1 및 제 2 위상 혼합기(410, 425)의 제어형 인버터를 비활성화할 수 있다. 유사하게, NBTI는 또한 지연 매칭 블록(430)의 제어형 인버터(432, 434)를 비활성화시킬 수 있다. 다양한 실시예에서, QFine은 제 1 및 제 2 위상 혼합기(410, 425)의 제어형 인버터의 구동 강도를 조정하도록 구성될 수 있다. 일부 실시예에서, QFine은 제 1 및 제 2 위상 혼합기(410, 425)의 각각의 InO 및 InE 상의 클럭 신호의 위상차를 조정하기 위해 사용될 수 있다. 예를 들어, QFine은 제 1 위상 혼합기(410)에 대한 CLKD와 CLKF 간의 위상차와, 제 2 위상 혼합기(425)에 대한 CLK 및 CLKDF 간의 위상차를 조정하는데 사용될 수 있다. 일반적으로, InO 및 InE 상의 입력 신호가 동 위상으로 가까울수록, 제 1 및 제 2 위상 혼합기(410, 425)는 출력 CK0 및 CK180과 관련하여 더 정확한 출력 신호를 제공한다. 다양한 실시예들에서, 정확도는 신호들 간의 위상 오차의 완화를 지칭할 수 있다. 더 큰 위상차가 존재할 때, 제 1 위상 혼합기(410)의 동작을 조정함으로써, 예를 들어, 제어형 인버터들의 구동 강도를 대응하여 조정함으로써, 출력 클럭 신호들(CK90, CK270) 간의 위상 오차가 감소될 수 있다. 한 세트의 실시예에서, 제 1 및 제 2 위상 혼합기(410, 425)의 제어형 인버터의 구동 강도는 더 큰 위상차를 설명하기 위해 증가될 수 있고, 더 작은 위상차에 대해 감소될 수 있다. 다른 실시예에서, 이 관계는 역전될 수 있다. 따라서, 도시된 실시예가 6 비트를 갖는 QFine 신호를 제공하지만, 다른 실시예에서는 QFine이 더 많거나 적은 비트를 가질 수 있음을 당 업자는 인식할 것이다. 추가적인 비트들은 보다 큰 위상차를 갖는 신호들의 혼합을 허용할 수 있다. 일반적으로, QFine에 할당된 비트의 수는 제 1 및 제 2 위상 혼합기(410, 425)의 구동 강도를 제어할 수 있는 입도에 대응한다.
도 5는 1000ps의 주기를 갖는 입력 클럭 신호(CLK)를 갖는 4상 생성기의 타이밍도(500)를 도시한다. 이 예에서, Δt는 1000ps의주기가 주어진 Δt에 대한 4상 생성기의 동작 대역의 상한에 있도록 선택되었다. 타이밍도(500)는 입력 클럭 신호(CLK)(510), 상보적 입력 클럭 신호(CLKF)(505), 0도 위상 출력 클럭 신호(CK0)(520), 90도 위상 출력 클럭 신호(CK90)(525), 180도 위상 출력 클럭 신호(CLK180)(530), 및 270도 위상 출력 클럭 신호(CK270)(535)를 포함할 수 있다. 도시된 바와 같이, 4상 생성기는 일반적으로 1-2 클럭 사이클 내의, 빠른 초기화를 갖도록 구성될 수 있다. 도시된 실시예에서, 예를 들어, CLK(510)와 CK0(520) 사이의 위상차는 도 4와 관련하여 상술한 바와 같이, 1 클럭 사이클보다 훨씬 적을 수 있으며, 이 경우에는 Δt/2 + tp만큼 오프셋된다. 따라서, 4상 생성기의 다양한 실시예는 종래 기술에 비해 신속한 또는 "인스턴트 온(instant-on)" 초기화를 허용한다.
또한, 이 특정 실시예에 대한 위상 오차는 +/- 8.1 ps 내에 유지되고, 이상적인 위상 간격은 250 ps이다. 예를 들어, 도시된 바와 같이, CK0(520)의 상승 에지와 CK90(525)의 상승 에지 사이의 위상차는 241.9 ps이며, 따라서 단지 8.1 ps의 위상 오차를 나타낸다. CK90(525)의 상승 에지와 CK180(530)의 상승 에지 사이의 위상차는 257.6 ps이고 위상 오차는 7.6 ps이다. CK180(530)의 상승 에지와 CK270(535)의 상승 에지 사이의 위상차는 242.4 ps이고 위상 오차는 7.6 ps 이다. CK270(535)의 상승 에지와 CK0(520)의 다음 상승 에지 사이의 위상차는 258.1 ps이고 두 신호 간의 위상 오차는 8.1 ps 이다. 따라서, 작동 대역의 극단에서도 높은 정확도가 유지된다.
다른 실시예에서, 이 솔루션은 더 낮은 입력 클럭 주기(더 높은 입력 클럭 주파수)에서도 동작하도록 확장가능할뿐만 아니라, Δt가 적절하게 선택될 때 정확도 및 성능을 향상시키도록 확장가능하다. 따라서 현재 세대 DDR4 및 LPDDR4 및 차세대 DDR5 및 LPDDR5 애플리케이션에서와 같이 높은 입력 클럭 주파수를 갖도록 제조 프로세스가 계속 향상됨에 따라 4상 생성기의 작동 대역을 입력 클럭 주파수 증가(또는 감소)와 함께 확장가능하도록 조정될 수 있다.
도 6은 조정 가능한 4상 생성기(600)의 개략적인 블록도를 도시한다. 도 1의 4상 생성기(100)와 같은, 조정 가능한 4상 생성기(600)는 입력 클럭 신호(CLK) 및 상보적 입력 클럭 신호(CLKF)에 대한 입력을 포함한다. 전술한 바와 같이, 일부 실시예들에서, CLKF 신호는 CLK 신호에 대한 역 관계를 가질 수 있다. 조정 가능한 4상 생성기(600)는 제 1 조정 가능한 지연 회로(605), 제 2 조정 가능한 지연 회로(610), 제 1 위상 혼합기(615), 제 2 위상 혼합기(620), 제 1 버퍼(625) 및 제 2 버퍼(630)를 가진 출력 블록(635)을 포함할 수 있다. 조정가능한 4상 생성기(600)는 0도 위상 출력 클럭 신호(CK0), 90도 위상 출력 클럭 신호(CK90), 180도 위상 출력 클럭 신호(CK180) 및 270도 위상 출력 클럭 신호(CK270)에 대한 출력을 포함할 수 있다. 조정 가능 4상 생성기(600)는 유사한 하드웨어를 공유하고, 도 1과 관련하여 설명된 4상 생성기(100)와 유사하게 동작하기 때문에, 공통 요소의 반복 설명은 생략한다.
그러나, 도 1의 4상 생성기(100)와 대조적으로, 조정가능 4상 생성기(600)는 제어 신호 Slow_CLK(640)를 수신하도록 구성된 조정 가능한 지연 회로(605, 610)들을 포함한다. 제어 신호 Slow_CLK(640)는 조정 가능한 지연 회로들(605, 610)의 지연 Δt를 조정하도록 구성될 수 있다. 일부 실시예들에서, 조정 가능한 지연 회로들(605, 610)은 입력 클럭 신호 주파수를 나타낼 수 있은 Slow_CLK(640)에 따라 연속적으로 조정 가능한 Δt를 갖도록 구성된 조정 가능한 지연 회로일 수 있다. 추가적인 실시예에서, 조정 가능 지연 회로(605, 610)는 대안으로 하나 이상의 불연속 Δt 사이에서 선택하도록 구성될 수 있다. 예를 들어, 다양한 실시예에서, 다수의 주파수 범위가 원하는 총 작동 주파수 범위에 기초하여 정의될 수 있다. 일 실시예에서, 400ps 내지 3ns 사이의 주기에 대응하는 주파수 범위가 바람직할 수 있다. 주파수 범위는 400 ps ~ 1ns, 1 ns ~ 2 ns, 2 ns ~ 3 ns의 추가 하위 범위로 나눌 수 있다. Δt는 각 하위 범위에 할당될 수 있다. 따라서, Δt는 범위의 하단의 주기의 1/4보다 크지만 하단의 전체주기보다 작도록 선택될 수 있다. 이러한 방식으로, 하나 이상의 선택 가능한 Δt를 제공하거나 조절 가능한 Δt를 제공함으로써, 조정 가능한 4상 생성기의 동작 대역이 증가될 수 있다.
또한, 도 7a 및 도 7b는 다양한 실시예에 따른 1-입력(700A) 및 2-입력(700B) 조절 가능 4상 생성기의 하이레벨 개략도를 도시한다. 도 2a 및 도 2b와 관련하여 이전에 설명된 다수의 일반적인 특징 및 요소는, 간결성을 위해 생략되었다. 그러나, 도 2의 4상 생성기(200A, 200B)와 대조적으로, Slow_CLK(720, 725)는 조정 가능한 4상 생성기(700A, 700B)의 각각에 제 1 및 제 2 지연 회로를 허용할 수 있다. 따라서, Slow CLK(720, 725)는 조정가능한 4상 생성기(700A, 700B) 각각의 제 1 및 제 2 지연 회로로 하여금 입력 CLK의주기에 따라 Δt를 조정하게 할 수 있다. 이러한 방식으로, 각각의 조정 가능한 4상 생성기(700A, 700B)에서 Δt가 조정되어, 보다 넓은 범위의 입력 클럭 신호 주파수(또는 주기)에 대해 동작할 수 있게 된다.
도 8은 다양한 실시예에 따른 메모리 시스템(800)의 일부의 블록도이다. 시스템(800)은, 예를 들어, 휘발성 메모리 셀들(예를 들어, 동적 랜덤 액세스 메모리(DRAM) 메모리 셀, 저전력 DRAM 메모리(LPDRAM), 정적 랜덤 액세스 메모리(SRAM) 메모리 셀), 비 휘발성 메모리 셀(예를 들어, 플래시 메모리 셀), 또는 다른 유형의 메모리 셀일 수 있는, 메모리 셀들의 어레이(802)를 포함할 수 있다. 메모리(800)는, 명령 버스(808)를 통해 메모리 명령을 수신하고 다양한 메모리 동작을 수행하기 위해 메모리(800) 내의 대응하는 제어 신호를 제공(예를 들어, 생성)할 수 있는 명령 디코더(806)를 포함한다. 예를 들어, 명령 디코더(806)는 메모리 어레이(802)에 대한 다양한 동작을 수행하기 위해 명령 버스(808)에 제공된 메모리 명령에 응답할 수 있다. 특히, 명령 디코더(806)는 메모리 어레이(802)로부터 데이터를 판독하고 메모리 어레이(802)에 데이터를 기록하기 위한 내부 제어 신호를 제공하는데 사용될 수 있다. 로우 및 칼럼 어드레스 신호는 어드레스 버스(820)를 통해 메모리(800)의 어드레스 래치(810)에 제공될 수 있다. 그 후 어드레스 래치(810)는 별도의 칼럼 어드레스 및 개별 로우 어드레스를 제공할 수 있다.
어드레스 래치(810)는 로우 어드레스 디코더(822) 및 칼럼 어드레스 디코더(828)에 각각 로우 및 칼럼 어드레스를 제공할 수 있다. 칼럼 어드레스 디코더(828)는 각 칼럼 어드레스에 대응하는 어레이(802)를 통해 연장되는 비트 라인을 선택할 수 있다. 로우 어드레스 디코더(822)는 수신된 로우 어드레스에 대응하는 어레이(802) 내의 메모리 셀들의 각 로우를 활성화시키는 워드 라인 드라이버(824)에 접속될 수 있다. 수신된 칼럼 어드레스에 대응하는 선택된 데이터 라인(예를 들어, 비트 라인 또는 비트 라인들)은 입/출력 데이터 경로(840)를 통해 출력 데이터 버퍼(834)에 판독 데이터를 제공하기 위해 판독/기록 회로(830)에 연결될 수 있다. 기록 데이터는 입력 데이터 버퍼(844) 및 메모리 어레이 판독/기록 회로(830)를 통해 메모리 어레이(802)에 제공될 수 있다.
4상 생성기(812)는 상기 실시예들 중 어느 하나에 설명된 4상 생성기 일 수 있다. 4상 생성기(812)는 판독/기록 회로(830), 출력 데이터 버퍼(834), 입력 데이터 버퍼(844), 명령 디코더(806), 어드레스 래치(810), 로우 어드레스 디코더(822), 워드 라인 드라이버(824), 및 칼럼 어드레스 디코더(828), 또는 특정 다상 출력 클럭 신호를 요하는 임의의 다른 회로 또는 구성요소와 같이, 메모리(800)의 다른 회로에 다상 출력 클럭 신호(CK0, CK90, CK180, CK270)를 제공할 수 있다.
특정 특징들 및 실시형태들이 예시적인 실시예들에 관하여 설명되었지만, 당 업자는 본 발명의 범위를 벗어나지 않고서 논의된 실시예들에 다양한 변형 및 추가가 이루어질 수 있음을 인식할 것이다. 전술한 실시예가 특정 특징을 언급하지만, 본 발명의 범위는 또한 상술한 특징 전부를 포함하지 않는 특징 및 실시예들의 상이한 조합들을 포함한다. 예를 들어, 여기에 설명된 방법 및 프로세스는 하드웨어 컴포넌트, 소프트웨어 컴포넌트 및/또는 이들의 임의의 조합을 사용하여 구현될 수 있다. 또한, 여기에 설명된 다양한 방법 및 프로세스가 설명의 용이함을 위해 특정 구조 및/또는 기능적 구성 요소와 관련하여 설명될 수 있지만, 다양한 실시예에 의해 제공되는 방법은 임의의 특정 구조적 및/또는 기능적 아키텍처로 제한되지 않고, 대신 구현될 수 있다 임의의 적절한 하드웨어, 펌웨어 및/또는 소프트웨어 구성으로 구현될 수 있다. 유사하게, 특정 기능이 특정 시스템 구성 요소에 속하는 동안, 문맥이 달리 지시하지 않는 한, 이 기능은 여러 실시예에 따라 다양한 다른 시스템 구성 요소 사이에 분산될 수 있다.
더욱이, 본원에 설명된 방법 및 프로세스의 절차가 설명의 용이함을 위해 특정 순서로 설명되었지만, 다양한 실시예에 따라 다양한 절차가 재정렬되고, 추가되고 및/또는 생략될 수 있다. 한 방법 또는 프로세스와 관련하여 설명된 절차는 다른 설명된 방법 또는 프로세스 내에 포함될 수 있다. 마찬가지로, 특정 구조적 아키텍처 및/또는 하나의 시스템에 따라 기술된 하드웨어 구성 요소는 다른 구조적 아키텍처로 구성될 수 있고/있거나 다른 설명된 시스템 내에 포함될 수 있다. 따라서, 다양한 실시예가 설명의 용이함을 위해 소정의 특징을 가지거나 가지지 않고 기술되었지만, 특정 실시예와 관련하여 여기에 기술된 다양한 구성 요소 및/또는 특징은 다른 설명된 실시예 중에서 조합, 치환, 추가 및/또는 감산될 수 있다. 결과적으로, 몇몇 예시적인 실시예가 상기 설명되었지만, 본 발명은 다음의 청구 범위의 범주 내의 모든 수정 및 균등물을 포함하는 것으로 이해될 것이다.

Claims (20)

  1. 제 1 입력 클럭 신호를 수신하여 제 1 지연 클럭 신호를 생성하도록 구성되고, 또한 상기 제 1 지연 클럭 신호보다 지연량이 작은 제 3 지연 클럭 신호를 생성하도록 더 구성된 제 1 지연 회로 - 상기 제 1 지연 회로는 상기 제 1 입력 클럭 신호의 주기에 적어도 부분적으로 기초하여 상기 제 1 지연 클럭 신호의 지연을 조절하도록 구성됨 -;
    상기 제 1 지연 회로에 결합된 제 1 위상 혼합기로서,
    제 1 입력에서 상기 제 1 지연 클럭 신호 및 제 2 입력에서 제 2 입력 클럭 신호를 수신하도록 구성되고,
    상기 제 1 지연 클럭 신호 및 상기 제 2 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 제 1 출력 노드에서 제 1 출력 클럭 신호를 생성하도록 구성된, 상기 제 1 위상 혼합기; 및
    상기 제 3 지연 클럭 신호에 기초하여 제 3 출력 클럭 신호를 생성하도록 구성된 제 1 버퍼를 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 제 2 입력 클럭 신호를 수신하여 제 2 지연 클럭 신호를 생성하도록 구성되고, 또한 상기 제 2 지연 클럭 신호보다 지연량이 작은 제 4 지연 클럭 신호를 생성하도록 더 구성된 제 2 지연 회로;
    상기 제 2 지연 회로에 결합된 제 2 위상 혼합기로서,
    제 3 입력에서 상기 제 2 지연 클럭 신호를 수신하고 제 4 입력에서 상기 제 1 입력 클럭 신호를 수신하도록 구성되고,
    상기 제 2 지연 클럭 신호와 상기 제 1 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 제 2 출력 노드에서 제 2 출력 클럭 신호를 생성하도록 구성되는, 상기 제 2 위상 혼합기; 및
    상기 제 4 지연 클럭 신호에 기초하여 제 4 출력 클럭 신호를 생성하도록 구성된 제 2 버퍼를 더 포함하는, 장치.
  3. 삭제
  4. 제 2 항에 있어서, 상기 제 1 위상 혼합기 및 상기 제 2 위상 혼합기 각각은 제 1 전파 지연을 가지도록 구성되고, 상기 제 1 및 제 2 지연 버퍼 각각은 제 1 전파 지연과 동일한 제 2 전파 지연을 갖도록 구성되는, 장치.
  5. 제 2 항에 있어서, 상기 제 1 출력 클럭 신호는 90도 위상 출력 클럭 신호에 대응하고, 상기 제 2 출력 클럭 신호는 270도 위상 출력 클럭 신호에 대응하며, 상기 제 3 출력 클럭 신호는 0도 위상 출력 클럭 신호에 대응하고, 상기 제 4 출력 클럭 신호는 180도 위상 출력 클럭 신호에 대응하는, 장치.
  6. 제 1 항에 있어서, 상기 제 1 위상 혼합기의 상기 제 1 입력 및 상기 제 2 입력은 상기 제 1 출력 노드에서 혼합되도록 동일하게 가중화되는, 장치.
  7. 제 1 항에 있어서, 상기 제 1 지연 회로의 상기 지연은 상기 제 1 입력 클럭 신호의 상기 주기의 1/4보다 크거나 같도록 구성되는, 장치.
  8. 제 1 항에 있어서, 상기 제 1 지연 회로의 상기 지연은 상기 제 1 입력 클럭 신호의 하나의 전체 주기보다 작거나 같도록 구성되는, 장치.
  9. 삭제
  10. 장치에 있어서,
    적어도 제 1 지연 클럭 신호, 상기 제 1 지연 클럭 신호보다 지연량이 작은 제 2 지연 클럭 신호, 제 3 지연 클럭 신호 및 제 4 지연 클럭 신호를 생성하도록 구성된 적어도 하나의 지연 회로 - 상기 적어도 하나의 지연 회로는 입력 클럭 신호의 주기에 적어도 부분적으로 기초하여 상기 제 1 지연 클럭 신호의 지연을 조절하도록 구성됨 -;
    상기 적어도 하나의 지연 회로에 연결된 적어도 하나의 위상 혼합기 - 상기 적어도 하나의 위상 혼합기는,
    상기 제 1 지연 클럭 신호와 제 2 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 제 1 출력 클럭 신호를 생성하도록 구성되고,
    상기 제 3 지연 클럭 신호와 제 1 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 제 2 출력 클럭 신호를 생성하도록 구성됨 -; 및
    지연 매칭 블록을 포함하며, 상기 지연 매칭 블록은 제 3 출력 클럭 신호 및 제 4 출력 클럭 신호를 생성하도록 구성되고, 상기 제 3 출력 클럭 신호는 상기 제 2 지연 클럭 신호 및 상기 적어도 하나의 위상 혼합기의 전파 지연에 적어도 부분적으로 응답하고, 상기 제 4 출력 클럭 신호는 상기 제 4 지연 클럭 신호 및 상기 전파 지연에 적어도 부분적으로 응답하는, 장치.
  11. 삭제
  12. 제 10 항에 있어서, 상기 제 1 및 제 3 출력 클럭 신호들; 제 1 및 제 4 출력 클럭 신호들; 제 2 및 제 3 출력 클럭 신호들; 및 제 2 및 제 4 출력 클럭 신호들 각각은 90도만큼 위상이 오프셋되는, 장치.
  13. 제 10 항에 있어서, 상기 제 1 지연 클럭 신호 및 상기 제 2 입력 클럭 신호는 혼합될 때 동일하게 가중되어 상기 제 1 출력 클럭 신호를 생성하고, 상기 제 3 지연 클럭 신호 및 상기 제 1 입력 클럭 신호는 혼합될 때 동일하게 가중되어 제 2 출력 클럭 신호를 생성하는, 장치.
  14. 제 10 항에 있어서, 상기 적어도 하나의 위상 혼합기를 통한 혼합은 가산 혼합 또는 승산 혼합(additive or multiplicative mixing) 중 적어도 하나를 포함하는, 장치.
  15. 장치에 있어서,
    적어도 제 1 지연 클럭 신호, 상기 제 1 지연 클럭 신호보다 지연량이 작은 제 2 지연 클럭 신호, 제 3 지연 클럭 신호 및 제 4 지연 클럭 신호를 생성하도록 구성된 적어도 하나의 지연 회로 - 상기 적어도 하나의 지연 회로는 입력 클럭 신호의 주기에 적어도 부분적으로 기초하여 상기 제 1 지연 클럭 신호의 지연을 조절하도록 구성됨 -; 및
    상기 적어도 하나의 지연 회로에 연결된 적어도 하나의 위상 혼합기를 포함하며, 상기 적어도 하나의 위상 혼합기는,
    상기 제 1 지연 클럭 신호와 제 2 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 제 1 출력 클럭 신호를 생성하도록 구성되고,
    상기 제 3 지연 클럭 신호와 제 1 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 제 2 출력 클럭 신호를 생성하도록 구성되고,
    상기 적어도 하나의 위상 혼합기는 제 1 입력 및 제 2 입력을 포함하고, 상기 제 1 입력은 제 1 인버터에 연결되고 상기 제 2 입력은 제 2 인버터에 연결되며, 제 1 및 제 2 제어형 인버터의 출력은 출력 노드에 연결되는, 장치.
  16. 장치에 있어서,
    제 1 입력 클럭 신호를 수신하고 제 1 지연 클럭 신호를 생성하도록 구성되는 제 1 지연 회로 - 상기 제 1 지연 회로는 상기 제 1 입력 클럭 신호의 주기에 적어도 부분적으로 기초하여 상기 제 1 지연 클럭 신호의 지연을 조정하도록 더 구성됨 -, 및
    상기 제 1 지연 회로에 통신 가능하게 결합되는 제 1 위상 혼합기로서,
    제 1 입력에서 상기 제 1 지연 클럭 신호 및 제 2 입력에서 제 2 입력 클럭 신호를 수신하도록 구성되고,
    제 1 출력 노드에서 제 1 출력 클럭 신호를 생성하도록 구성되며, 상기 제 1 출력 클럭 신호는 상기 제 1 지연 클럭 신호와 상기 제 2 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 생성되는, 상기 제 1 위상 혼합기를 포함하고,
    상기 제 1 위상 혼합기는 제 1 입력 및 제 2 입력을 포함하고, 상기 제 1 입력은 제 1 인버터에 연결되고 상기 제 2 입력은 제 2 인버터에 연결되며, 제 1 및 제 2 제어형 인버터의 출력은 상기 제 1 출력 노드에 연결되는, 장치.
  17. 제 16 항에 있어서,
    상기 제 2 입력 클럭 신호를 수신하고 제 2 지연 클럭 신호를 생성하도록 구성된 제 2 지연 회로로서, 상기 지연을 조정하도록 또한 구성되는, 상기 제 2 지연 회로와,
    상기 제 2 지연 회로에 통신 가능하게 결합되는 제 2 위상 혼합기로서,
    제 1 입력에서 상기 제 2 지연 클럭 신호를 수신하고 제 2 입력에서 상기 제 1 입력 클럭 신호를 수신하도록 구성되고,
    제 2 출력 노드에서 제 2 출력 클럭 신호를 생성하도록 구성되며, 상기 제 2 출력 클럭 신호는 상기 제 2 지연 클럭 신호와 상기 제 1 입력 클럭 신호의 혼합에 적어도 부분적으로 응답하여 생성되는, 상기 제 2 위상 혼합기를 더 포함하고,
    상기 제 2 위상 혼합기는 제 3 입력 및 제 4 입력을 포함하고, 상기 제 3 입력은 제 3 인버터에 연결되고 상기 제 4 입력은 제 4 인버터에 연결되며, 제 3 및 제 4 제어형 인버터의 출력은 상기 제 2 출력 노드에 연결되는, 장치.
  18. 제 16 항에 있어서, 상기 지연은 상기 입력 클럭 신호의 주기의 1/4보다 크거나 같고 상기 입력 클럭 신호의 일 전체 주기보다 작거나 같도록 조정될 수 있는, 장치.
  19. 제 18 항에 있어서, 상기 지연의 조정은 상기 입력 클럭 신호의 주기에 기초하여 연속적으로 이루어지는, 장치.
  20. 삭제
KR1020197008109A 2016-08-23 2017-08-09 인스턴트 온 4상 신호 생성기를 위한 장치 및 방법 KR102185092B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020207033938A KR102354828B1 (ko) 2016-08-23 2017-08-09 인스턴트 온 4상 신호 생성기를 위한 장치 및 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/245,038 US9912328B1 (en) 2016-08-23 2016-08-23 Apparatus and method for instant-on quadra-phase signal generator
US15/245,038 2016-08-23
PCT/US2017/046123 WO2018038921A1 (en) 2016-08-23 2017-08-09 Apparatus and method for instant-on quadra-phase signal generator

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020207033938A Division KR102354828B1 (ko) 2016-08-23 2017-08-09 인스턴트 온 4상 신호 생성기를 위한 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20190032651A KR20190032651A (ko) 2019-03-27
KR102185092B1 true KR102185092B1 (ko) 2020-12-02

Family

ID=61243480

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020197008109A KR102185092B1 (ko) 2016-08-23 2017-08-09 인스턴트 온 4상 신호 생성기를 위한 장치 및 방법
KR1020207033938A KR102354828B1 (ko) 2016-08-23 2017-08-09 인스턴트 온 4상 신호 생성기를 위한 장치 및 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020207033938A KR102354828B1 (ko) 2016-08-23 2017-08-09 인스턴트 온 4상 신호 생성기를 위한 장치 및 방법

Country Status (5)

Country Link
US (3) US9912328B1 (ko)
EP (1) EP3504796A4 (ko)
KR (2) KR102185092B1 (ko)
CN (1) CN109643990B (ko)
WO (1) WO2018038921A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9912328B1 (en) * 2016-08-23 2018-03-06 Micron Technology, Inc. Apparatus and method for instant-on quadra-phase signal generator
US10305459B2 (en) * 2017-06-14 2019-05-28 Micron Technology, Inc. Multi-phase clock generator
KR102580172B1 (ko) 2019-05-05 2023-09-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법
US11315622B2 (en) * 2020-03-30 2022-04-26 Micron Technology, Inc. DDR5 four-phase generator with improved metastability resistance
KR20220003712A (ko) * 2020-07-02 2022-01-11 삼성전자주식회사 지연 고정 루프 회로의 지연 회로 및 지연 고정 루프 회로
KR20220104490A (ko) 2021-01-18 2022-07-26 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 전압 생성 회로
KR20220170244A (ko) * 2021-06-22 2022-12-29 삼성전자주식회사 클록 변환 장치, 이를 포함하는 테스트 시스템 및 테스트 시스템의 동작방법
US11967358B2 (en) * 2022-05-26 2024-04-23 Micron Technology, Inc. Apparatuses and methods for bias temperature instability mitigation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050666A (ja) * 2008-08-21 2010-03-04 Nec Engineering Ltd 位相比較回路

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271738B1 (en) * 1998-10-22 2001-08-07 Agere Systems Guardian Corp. 90° phase generator
KR100483825B1 (ko) * 2002-11-19 2005-04-20 주식회사 버카나와이어리스코리아 어레이 지연-로킹 루프를 이용한 고해상도 다 위상 클럭발생기 회로
US6865135B2 (en) * 2003-03-12 2005-03-08 Micron Technology, Inc. Multi-frequency synchronizing clock signal generator
US20050002471A1 (en) 2003-07-01 2005-01-06 Tramm Fred C. Systems and methods for low loss monolithic extremely high frequency quadra-phase shift key modulation
KR100526350B1 (ko) * 2003-08-23 2005-11-08 삼성전자주식회사 다상 클록신호 발생회로 및 방법
US7009434B2 (en) * 2003-12-12 2006-03-07 Micron Technology, Inc. Generating multi-phase clock signals using hierarchical delays
JP2005328109A (ja) * 2004-05-12 2005-11-24 Thine Electronics Inc 等位相多相クロック信号発生回路およびそれを用いたシリアルディジタルデータ受信回路
US7230465B2 (en) * 2005-01-10 2007-06-12 Infineon Technologies Ag Duty cycle corrector
US7158443B2 (en) * 2005-06-01 2007-01-02 Micron Technology, Inc. Delay-lock loop and method adapting itself to operate over a wide frequency range
KR100810070B1 (ko) * 2005-09-29 2008-03-06 주식회사 하이닉스반도체 지연고정루프
US7668524B2 (en) * 2005-12-23 2010-02-23 Intel Corporation Clock deskewing method, apparatus, and system
US7362634B2 (en) 2006-05-25 2008-04-22 Micron Technology, Inc. Built-in system and method for testing integrated circuit timing parameters
CN1897583A (zh) * 2006-06-23 2007-01-17 西安邮电学院 基于“相位插值－选择”的多相正交时钟产生电路
KR100866132B1 (ko) * 2006-12-28 2008-10-31 주식회사 하이닉스반도체 듀티 사이클 보정 회로
US7907680B2 (en) * 2008-01-03 2011-03-15 Himax Technologies Limited Tolerable synchronization circuit of RDS receiver
US8433277B2 (en) 2008-04-23 2013-04-30 Telefonaktiebolaget Lm Ericsson (Publ) Passive mixer and four-phase clocking method and apparatus
KR101032891B1 (ko) * 2008-08-29 2011-05-06 주식회사 하이닉스반도체 클럭생성회로
US8008954B2 (en) 2008-10-03 2011-08-30 Micron Technology, Inc. Multi-phase signal generator and method
US7872924B2 (en) * 2008-10-28 2011-01-18 Micron Technology, Inc. Multi-phase duty-cycle corrected clock signal generator and memory having same
US8311083B2 (en) 2009-12-29 2012-11-13 Texas Instruments Incorporated Joint transmit and receive I/Q imbalance compensation
KR101086882B1 (ko) * 2010-04-30 2011-11-25 주식회사 하이닉스반도체 차동 신호 생성 회로
JPWO2012131920A1 (ja) * 2011-03-29 2014-07-24 富士通株式会社 位相補正回路及び位相補正方法
US8624645B2 (en) 2011-08-15 2014-01-07 Nanya Technology Corp. Multi phase clock signal generator, signal phase adjusting loop utilizing the multi phase clock signal generator, and multi phase clock signal generating method
US9332349B2 (en) * 2012-05-01 2016-05-03 Sony Corporation Sound image localization apparatus
US8917132B2 (en) 2013-03-11 2014-12-23 Micron Technology, Inc. Apparatuses, methods, and circuits including a delay circuit
US9225324B2 (en) * 2014-04-21 2015-12-29 Qualcomm Incorporated Circuit for generating accurate clock phase signals for high-speed SERDES
JP6596234B2 (ja) * 2015-05-20 2019-10-23 ローム株式会社 発振回路、電圧制御発振器、シリアルデータレシーバ
US9912328B1 (en) * 2016-08-23 2018-03-06 Micron Technology, Inc. Apparatus and method for instant-on quadra-phase signal generator

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050666A (ja) * 2008-08-21 2010-03-04 Nec Engineering Ltd 位相比較回路

Also Published As

Publication number Publication date
EP3504796A1 (en) 2019-07-03
US20180062629A1 (en) 2018-03-01
CN109643990A (zh) 2019-04-16
US9912328B1 (en) 2018-03-06
WO2018038921A1 (en) 2018-03-01
KR20190032651A (ko) 2019-03-27
US20180316338A1 (en) 2018-11-01
EP3504796A4 (en) 2020-04-08
CN109643990B (zh) 2024-01-23
KR20200138407A (ko) 2020-12-09
US10312895B2 (en) 2019-06-04
US20180123574A1 (en) 2018-05-03
US10439601B2 (en) 2019-10-08
KR102354828B1 (ko) 2022-01-24

Similar Documents

Publication Publication Date Title
KR102185092B1 (ko) 인스턴트 온 4상 신호 생성기를 위한 장치 및 방법
USRE46231E1 (en) Duty detection circuit, clock generation circuit including the duty detection circuit, and semiconductor device
US7368966B2 (en) Clock generator and clock duty cycle correction method
US7915939B2 (en) Duty cycle correction apparatus and semiconductor integrated circuit having the same
US7282974B2 (en) Delay locked loop
US7629829B2 (en) Phase mixing device for use in duty cycle correction
US8154330B2 (en) Delay line calibration mechanism and related multi-clock signal generator
US8536914B2 (en) DLL including 2-phase delay line and duty correction circuit and duty correction method thereof
US6480439B2 (en) Semiconductor device
US7675797B2 (en) CAS latency circuit and semiconductor memory device including the same
US8624647B2 (en) Duty cycle correction circuit for memory interfaces in integrated circuits
JP2020113987A (ja) クロック信号に同期される信号生成回路及びこれを用いる半導体装置
JP2007243735A (ja) Ｄｌｌ回路及びそれを備えた半導体装置
KR101262322B1 (ko) 지연 고정 루프
US20040099883A1 (en) Delay locked loop (DLL) in semiconductor device
US7843743B2 (en) Data output circuit for semiconductor memory apparatus
US20060214710A1 (en) Delay-lock loop and method having high resolution and wide dynamic range
KR20060135234A (ko) 디엘엘 장치
US7629820B2 (en) Delay circuit
KR20080067930A (ko) 주파수 대역에 적응적인 코오스 락 타임을 갖는 ｄｌｌ회로 및 이를 구비하는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant