JP6596234B2 - 発振回路、電圧制御発振器、シリアルデータレシーバ - Google Patents

発振回路、電圧制御発振器、シリアルデータレシーバ Download PDF

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Description

本発明は、発振回路に関する。
多くのデジタル回路は、クロックを生成するオシレータを内蔵する。近年、デジタル回路が扱うデータ量の増加にともない、発振器の発振周波数は増加の一途をたどっている。たとえば、シリアル伝送される画像データを送信するトランスミッタあるいは受信するレシーバでは、そのデータレートは５Ｇｂｐｓにも達することから、サンプリング用クロックとして、数ＧＨｚの周波数が要求される。
発振器としては、ＬＣ発振器やリングオシレータが知られている。ＬＣ発振器は、数ＧＨｚのクロックの生成が容易であるが、インダクタを半導体基板に集積化するには、高周波プロセスが必要となり、コスト増の要因となる。またインダクタンスが固定されることから発振周波数を変化させることが難しいという問題がある。
一方、リングオシレータは、基本となる遅延回路をリング状に配置して構成され、ＣＭＯＳプロセスあるいはＢｉＣＭＯＳプロセスで構成できることからコストの観点で有利である。また遅延回路のバイアス状態を変化させることで、遅延回路の遅延時間を変化させ、発振周波数を可変とすることができる。
特開２００２−２９０２１４号公報 特開２０１１−１２０１０６号公報
リングオシレータは、多段接続される複数の遅延回路を用いて構成され、各遅延回路の遅延量が小さいほどクロックの周波数は高くなるが、一般的な半導体製造プロセスで構成しうる遅延回路の遅延量には制約があり、数ＧＨｚのクロックを生成することが困難であった。
本発明は係る課題に鑑みて成されたものであり、高速クロックを生成可能なオシレータの提供にある。
本発明のある態様は発振回路に関する。発振回路は、位相が等間隔に（３６０°／Ｎ）ずつシフトした第１相クロックから第Ｎ相（Ｎは２以上の整数）クロックを含むＮ相クロックを生成するオシレータと、Ｎ相クロックのうち複数個を受け、それぞれのデューティ比が２５％である複数の中間パルスを生成するパルス生成部と、複数の中間パルスを合成し、リングオシレータの発振周波数の２倍の周波数を有する単相または多相の出力クロックを生成するクロック合成部と、を備える。
この態様によると、もとのオシレータの２倍の周波数を有する高速な出力クロックを生成できる。
ある態様においてパルス生成部は、位相が９０°ずれている一対のクロックから、１個の中間パルスを生成してもよい。
パルス生成部は、中間パルスのポジティブエッジおよびネガティブエッジは、その元となった一対のクロックの同一極性のエッジに応じていてもよい。
これにより、多相クロックのデューティ比がばらつき、あるいは変動しても、中間パルスのデューティ比は、その影響を受けにくくなる。
ある態様においてパルス生成部は、一対のクロックの一方を反転し、他方との論理積をとることで、１個の中間パルスを生成してもよい。
あるいはパルス生成部は、一対のクロックの一方を反転し、他方との否定論理和をとることで、１個の中間パルスを生成してもよい。
これにより、中間パルスのポジティブエッジおよびネガティブエッジを、一対のクロックの同一極性のエッジにより規定できる。
ある態様においてクロック合成部は、位相が１８０°ずれている一対の中間パルスの論理和をとることにより、１個の出力クロックを生成してもよい。
ある態様においてリングオシレータは、位相が９０°ずつシフトしている４相クロック（ＣＬＫＡ０〜ＣＬＫＡ３）を生成してもよい。パルス生成部は、４相クロックの第１相クロック（ＣＬＫＡ０）と第２相クロック（ＣＬＫＡ１）にもとづいて第１中間パルス（ＣＬＫＢ０）を生成し、４相クロックの第３相クロック（ＣＬＫＡ２）と第４相クロック（ＣＬＫＡ３）にもとづいて第２中間パルス（ＣＬＫＢ２）を生成してもよい。クロック合成部は、第１中間パルス（ＣＬＫＢ０）と第２中間パルス（ＣＬＫＢ２）にもとづいて、第１出力クロック（ＣＬＫＣ０）を生成してもよい。
ある態様においてパルス生成部は、４相クロックの第２相クロック（ＣＬＫＡ１）と第３相クロック（ＣＬＫＡ２）にもとづいて第３中間パルス（ＣＬＫＢ１）を生成し、４相クロックの第４相クロック（ＣＬＫＡ３）と第１相クロック（ＣＬＫＡ０）にもとづいて第４中間パルス（ＣＬＫＢ３）を生成してもよい。クロック合成部は、第３中間パルス（ＣＬＫＢ１）と第４中間パルス（ＣＬＫＢ３）にもとづいて、第２出力クロック（ＣＬＫＣ１）を生成してもよい。
オシレータは、位相が９０°ずつシフトしている４相クロック（ＣＬＫＡ０〜ＣＬＫＡ３）を生成してもよい。パルス生成部は、４相クロックの第１相クロック（ＣＬＫＡ０）と第２相クロック（ＣＬＫＡ１）の反転信号の論理積を生成する第１ＡＮＤゲートと、４相クロックの第３相クロック（ＣＬＫＡ２）と第４相クロック（ＣＬＫＡ３）の反転信号の論理積を生成する第２ＡＮＤゲートと、を含んでもよい。クロック合成部は、第１ＡＮＤゲートの出力と第２ＡＮＤゲートの出力の論理和を生成する第１ＯＲゲートを含んでもよい。
パルス生成部は、４相クロックの第２相クロック（ＣＬＫＡ１）と第３相クロック（ＣＬＫＡ２）の反転信号の論理積を生成する第３ＡＮＤゲートと、４相クロックの第４相クロック（ＣＬＫＡ３）と第１相クロック（ＣＬＫＡ０）の反転信号の論理積を生成する第４ＡＮＤゲートと、をさらに含んでもよい。クロック合成部は、第３ＡＮＤゲートの出力と第４ＡＮＤゲートの出力の論理和を生成する第２ＯＲゲートをさらに含んでもよい。
ある態様においてリングオシレータは、位相が４５°ずつシフトしている８相クロック（ＣＬＫＡ０〜ＣＬＫＡ７）を生成してもよい。パルス生成部は、８相クロックの第１相クロック（ＣＬＫＡ０）と第３相クロック（ＣＬＫＡ２）にもとづいて第１中間パルス（ＣＬＫＢ０）を生成し、８相クロックの第５相クロック（ＣＬＫＡ４）と第７相クロック（ＣＬＫＡ６）にもとづいて第２中間パルス（ＣＬＫＢ４）を生成し、クロック合成部は、第１中間パルス（ＣＬＫＢ０）と第２中間パルス（ＣＬＫＢ４）にもとづいて、第１出力クロック（ＣＬＫＣ０）を生成してもよい。
ある態様においてパルス生成部は、８相クロックの第３相クロック（ＣＬＫＡ２）と第５相クロック（ＣＬＫＡ４）にもとづいて第３中間パルス（ＣＬＫＢ２）を生成し、８相クロックの第７相クロック（ＣＬＫＡ６）と第１相クロック（ＣＬＫＡ０）にもとづいて第４中間パルス（ＣＬＫＢ６）を生成し、クロック合成部は、第３中間パルス（ＣＬＫＢ２）と第４中間パルス（ＣＬＫＢ６）にもとづいて、第２出力クロック（ＣＬＫＣ２）を生成してもよい。
ある態様においてパルス生成部は、８相クロックの第２相クロック（ＣＬＫＡ１）と第４相クロック（ＣＬＫＡ３）にもとづいて第５中間パルス（ＣＬＫＢ１）を生成し、８相クロックの第６相クロック（ＣＬＫＡ５）と第８相クロック（ＣＬＫＡ７）にもとづいて第６中間パルス（ＣＬＫＢ５）を生成し、クロック合成部は、第５中間パルス（ＣＬＫＢ１）と第６中間パルス（ＣＬＫＢ５）にもとづいて、第３出力クロック（ＣＬＫＣ１）を生成してもよい。
ある態様においてパルス生成部は、８相クロックの第４相クロック（ＣＬＫＡ３）と第６相クロック（ＣＬＫＡ５）にもとづいて第７中間パルス（ＣＬＫＢ３）を生成し、８相クロックの第８相クロック（ＣＬＫＡ７）と第２相クロック（ＣＬＫＡ１）にもとづいて第８中間パルス（ＣＬＫＢ７）を生成し、クロック合成部は、第７中間パルス（ＣＬＫＢ３）と第８中間パルス（ＣＬＫＢ７）にもとづいて、第４出力クロック（ＣＬＫＣ３）を生成してもよい。
ある態様においてリングオシレータは、位相が４５°ずつシフトしている８相クロック（ＣＬＫＡ０〜ＣＬＫＡ７）を生成してもよい。パルス生成部は、８相クロックの第１相クロック（ＣＬＫＡ０）と第３相クロック（ＣＬＫＡ２）の反転信号の論理積を生成する第１ＡＮＤゲートと、８相クロックの第３相クロック（ＣＬＫＡ２）と第５相クロック（ＣＬＫＡ４）の反転信号の論理積を生成する第２ＡＮＤゲートと、８相クロックの第５相クロック（ＣＬＫＡ４）と第７相クロック（ＣＬＫＡ６）の反転信号の論理積を生成する第３ＡＮＤゲートと、８相クロックの第７相クロック（ＣＬＫＡ６）と第１相クロック（ＣＬＫＡ０）の反転信号の論理積を生成する第４ＡＮＤゲートと、を含んでもよい。クロック合成部は、第１ＡＮＤゲートの出力と第３ＡＮＤゲートの出力の論理和を生成する第１ＯＲゲートと、第２ＡＮＤゲートの出力と第４ＡＮＤゲートの出力の論理和を生成する第２ＯＲゲートと、を含んでもよい。
ある態様においてパルス生成部は、８相クロックの第２相クロック（ＣＬＫＡ１）と第４相クロック（ＣＬＫＡ３）の反転信号の論理積を生成する第５ＡＮＤゲートと、８相クロックの第４相クロック（ＣＬＫＡ３）と第６相クロック（ＣＬＫＡ５）の反転信号の論理積を生成する第６ＡＮＤゲートと、８相クロックの第６相クロック（ＣＬＫＡ５）と第８相クロック（ＣＬＫＡ７）の反転信号の論理積を生成する第７ＡＮＤゲートと、８相クロックの第８相クロック（ＣＬＫＡ７）と第２相クロック（ＣＬＫＡ１）の反転信号の論理積を生成する第８ＡＮＤゲートと、を含んでもよい。クロック合成部は、第５ＡＮＤゲートの出力と第７ＡＮＤゲートの出力の論理和を生成する第３ＯＲゲートと、第６ＡＮＤゲートの出力と第８ＡＮＤゲートの出力の論理和を生成する第４ＯＲゲートと、を含んでもよい。
ある態様においてオシレータは、リング状に接続された差動形式の偶数段の遅延回路を含んでもよい。
本発明の別の態様は、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）に関する。電圧制御発振器は上述のいずれかの発振回路を備えてもよい。
本発明の別の態様は、シリアルデータトランスミッタに関する。シリアルデータトランスミッタは上述のいずれかの発振回路を備えてもよい。
本発明の別の態様は、シリアルデータレシーバに関する。シリアルデータレシーバは上述のいずれかの発振回路を備えてもよい。
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、高速なクロックを生成できる。
実施の形態に係る発振回路のブロック図である。 図１の発振回路の動作波形図である。 第１実施例に係る発振回路の回路図である。 図１の発振回路の別の動作波形図である。 第２実施例に係る発振回路の回路図である。 実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 図６のＣＤＲ回路における各信号のタイミングを示すタイムチャートである。 図８（ａ）〜（ｃ）は、第１〜第３変形例に係るパルス生成部の回路図である。 第４変形例に係る発振回路の動作波形図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図１は、実施の形態に係る発振回路２００のブロック図である。発振回路２００は、オシレータ２１０、パルス生成部２２０、クロック合成部２３０を備える。
オシレータ２１０は、位相が等間隔に（３６０°／Ｎ）ずつシフトした第１相クロックＣＬＫＡ０から第Ｎ相（Ｎは２以上の整数）クロックＣＬＫＡ（Ｎ−１）を含むＮ相クロックを生成する。
パルス生成部２２０は、Ｎ相クロックＣＬＫＡ０〜ＣＬＫＡ（Ｎ−１）のうち複数個を受け、それぞれのデューティ比が２５％である複数Ｍ個の中間パルスＣＬＫＢ０〜ＣＬＫＢ（Ｍ−１）を生成する。Ｍは２以上の整数である。
パルス生成部２２０は、位相が９０°ずれている一対のクロックＣＬＫＡｉ、ＣＬＫＡｊにもとづいて、１個の中間パルスＣＬＫＢｋを生成する。ｉ、ｊは整数（ただし０≦ｉ≦Ｎ−１、０≦ｊ≦Ｎ−１）である。またｋは、整数（０≦ｋ≦Ｍ−１）である。
中間パルスＣＬＫＢｋのポジティブエッジおよびネガティブエッジは、その元となった一対のクロックＣＬＫＡｉ、ＣＬＫＡｊの同一極性のエッジ（ここではポジティブエッジとする）に応じて規定されることが望ましい。
クロック合成部２３０は、複数の中間パルスＣＬＫＢを合成し、オシレータ２１０の発振周波数の２倍の周波数を有する単相の出力クロックＣＬＫＣ０または多相（Ｒ相）の出力クロックＣＬＫＣ０〜ＣＬＫ（Ｒ−１）を生成する。Ｒは２以上の整数である。
たとえばクロック合成部２３０は、位相が１８０°ずれている一対の中間パルスＣＬＫＢｐ、ＣＬＫＢｑの論理和（ＯＲ）をとることにより、１個の出力クロックＣＬＫＣｓを生成する。ｐ、ｑは整数（ただし０≦ｉ≦Ｍ−１、０≦ｊ≦Ｍ−１）である。またｓは、整数（０≦ｓ≦Ｒ−１）である。
以上が発振回路２００の基本構成である。続いてその動作を説明する。ここでは理解の容易化、説明の簡略化のため、Ｎ＝４、Ｍ＝４、Ｒ＝２の場合を説明する。
図２は、図１の発振回路２００の動作波形図である。オシレータ２１０は、４相クロックＣＬＫＡ０〜ＣＬＫＡ３を生成する。パルス生成部２２０は、４相クロックＣＬＫＡ０〜ＣＬＫＡ３を受け、複数（ここでは４個）の中間パルスＣＬＫＢ０〜ＣＬＫＢ３を生成する。
パルス生成部２２０は、４相クロックの第１相クロックＣＬＫＡ０と第２相クロックＣＬＫＡ１にもとづいて第１中間パルスＣＬＫＢ０を生成し、第３相クロックＣＬＫＡ２と第４相クロックＣＬＫＡ３にもとづいて第２中間パルスＣＬＫＢ２を生成する。クロック合成部２３０は、第１中間パルスＣＬＫＢ０と第２中間パルスＣＬＫＢ２にもとづいて、第１出力クロックＣＬＫＣ０を生成する。
さらにパルス生成部２２０は、４相クロックの第２相クロックＣＬＫＡ１と第３相クロックＣＬＫＡ２にもとづいて第３中間パルスＣＬＫＢ１を生成し、第４相クロックＣＬＫＡ３と第１相クロックＣＬＫＡ０にもとづいて第４中間パルスＣＬＫＢ３を生成する。クロック合成部２３０は、第３中間パルスＣＬＫＢ１と第４中間パルスＣＬＫＢ３にもとづいて、第２出力クロックＣＬＫＣ１を生成する。
以上が発振回路２００の動作である。この発振回路２００によれば、オシレータ２１０の発振周期ＴＡの１／２の周期ＴＣを有する、すなわち２倍の周波数を有する出力クロックＣＬＫＣ０、ＣＬＫＣ１を生成することができる。
なお、出力クロックＣＬＫＣ０，ＣＬＫＣ１は、位相が１８０°（１／２周期）シフトした２相クロックと把握することができる。用途によっては一方のみが必要な場合もある。この場合、他方ＣＬＫＣ０（もしくはＣＬＫＣ１）を生成する機能は省略することができる。
本発明は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を容易、明確化するために、より具体的な構成例を説明する。
（第１実施例）
図３は、第１実施例に係る発振回路２００の回路図である。オシレータ２１０は、位相が９０°ずつシフトしている４相クロックＣＬＫＡ０〜ＣＬＫＡ３を生成する。オシレータ２１０は、リング状に接続された差動形式の偶数４段の遅延回路２１２＿１〜２１２＿４と、コンパレータ２１４＿１、２１４＿２を備える。
コンパレータ２１４＿１は、初段の遅延回路２１２＿１の差動入力を比較し、比較結果を示す第１相クロックＣＬＫＡ０と、その論理反転である第３相クロックＣＬＫＡ２と、を出力する。コンパレータ２１４＿２は、３段目の遅延回路２１２＿３の差動入力を比較し、比較結果を示す第２相クロックＣＬＫＡ１と、その論理反転である第４相クロックＣＬＫＡ３を出力する。遅延回路２１２の差動入力が急峻なエッジを有し、また遅延回路２１２の駆動能力が十分高い（出力インピーダンスが低い）場合、コンパレータ２１４は省略しうる。
パルス生成部２２０は、第１ＡＮＤゲートＡ１〜第４ＡＮＤゲートＡ４を備える。第１ＡＮＤゲートＡ１は、４相クロックの第１相クロックＣＬＫＡ０と第２相クロックＣＬＫＡ１の反転信号＃ＣＬＫＡ１の論理積をとり、第１中間パルスＣＬＫＢ０を生成する。第２ＡＮＤゲートＡ２は、４相クロックの第３相クロックＣＬＫＡ２と第４相クロックＣＬＫＡ３の反転信号＃ＣＬＫＡ３の論理積をとり、第３中間パルスＣＬＫＢ２を生成する。第１中間パルスＣＬＫＢ０と第３中間パルスＣＬＫＢ２は、位相が１８０°ずれた関係にある。
第３ＡＮＤゲートＡ３は、４相クロックの第２相クロックＣＬＫＡ１と第３相クロックＣＬＫＡ２の反転信号＃ＣＬＫＡ２の論理積をとり、第２中間パルスＣＬＫＢ１を生成する。第４ＡＮＤゲートＡ４は、４相クロックの第４相クロックＣＬＫＡ３と第１相クロックＣＬＫＡ０の反転信号＃ＣＬＫＡ０の論理積をとり、第４中間パルスＣＬＫＢ３を生成する。第２中間パルスＣＬＫＢ１と第４中間パルスＣＬＫＢ３は、位相が１８０°ずれた関係にある。
クロック合成部２３０は、第１ＯＲゲートＯ１と第２ＯＲゲートＯ２を含む。第２ＯＲゲートＯ２は、第１ＡＮＤゲートＡ１の出力ＣＬＫＢ０と第２ＡＮＤゲートＡ２の出力ＣＬＫＢ２の論理和をとり、第１出力クロックＣＬＫＣ０を生成する。また第２ＯＲゲートＯ２は、第３ＡＮＤゲートＡ３の出力ＣＬＫＢ１と第４ＡＮＤゲートＡ４の出力ＣＬＫＢ３の論理和をとり、第２出力クロックＣＬＫＣ０を生成する。
図３の発振回路２００によれば、倍周波数、２相の出力クロックＣＬＫＣ０、ＣＬＫＣ１を生成できる。単相の出力クロックが必要な場合、第３ＡＮＤゲートＡ３、第４ＡＮＤゲートＡ４、第２ＯＲゲートＯ２のセットは省略することができる。
特にパルス生成部２２０の構成、および／または中間パルスの生成方法によれば、中間パルスＣＬＫＢのポジティブエッジ、ネガティブエッジはいずれも、多相クロックＣＬＫＡのポジティブエッジにより規定される。したがって中間パルスＣＬＫＢは、多相クロックＣＬＫＡのデューティ比のばらつきの影響を受けにくいという利点がある。
（第２実施例）
続いて、倍周波数、４相の出力クロックＣＬＫＣ０〜ＣＬＫＣ３の生成を説明する。
図４は、図１の発振回路２００の別の動作波形図である。
オシレータ２１０は、位相が４５°ずつシフトしている８相クロックＣＬＫＡ０〜ＣＬＫＡ７を生成する。パルス生成部２２０は、８相クロックＣＬＫＡ０〜ＣＬＫＡ７を受け、複数（ここでは８個）の中間パルスＣＬＫＢ０〜ＣＬＫＢ７を生成する。
パルス生成部２２０は、８相クロックの第１相クロックＣＬＫＡ０と第３相クロックＣＬＫＡ２にもとづいて第１中間パルスＣＬＫＢ０を生成し、第５相クロックＣＬＫＡ４と第７相クロックＣＬＫＡ６にもとづいて第２中間パルスＣＬＫＢ４を生成する。クロック合成部２３０は、第１中間パルスＣＬＫＢ０と第２中間パルスＣＬＫＢ４にもとづいて、第１出力クロックＣＬＫＣ０を生成する。
パルス生成部２２０は、第３相クロックＣＬＫＡ２と第５相クロックＣＬＫＡ４にもとづいて第３中間パルスＣＬＫＢ２を生成し、第７相クロックＣＬＫＡ６と第１相クロックＣＬＫＡ０にもとづいて第４中間パルスＣＬＫＢ６を生成する。クロック合成部２３０は、第３中間パルスＣＬＫＢ２と第４中間パルスＣＬＫＢ６にもとづいて、第２出力クロックＣＬＫＣ２を生成する。
パルス生成部２２０は、第２相クロックＣＬＫＡ１と第４相クロックＣＬＫＡ３にもとづいて第５中間パルスＣＬＫＢ１を生成し、第６相クロックＣＬＫＡ５と第８相クロックＣＬＫＡ７にもとづいて第６中間パルスＣＬＫＢ５を生成する。クロック合成部２３０は、第５中間パルスＣＬＫＢ１と第６中間パルスＣＬＫＢ５にもとづいて、第３出力クロックＣＬＫＣ１を生成する。
パルス生成部２２０は、８相クロックの第４相クロックＣＬＫＡ３と第６相クロックＣＬＫＡ５にもとづいて第７中間パルスＣＬＫＢ３を生成し、８相クロックの第８相クロックＣＬＫＡ７と第２相クロックＣＬＫＡ１にもとづいて第８中間パルスＣＬＫＢ７を生成する。クロック合成部２３０は、第７中間パルスＣＬＫＢ３と第８中間パルスＣＬＫＢ７にもとづいて、第４出力クロックＣＬＫＣ３を生成する。
以上が発振回路２００の別の動作である。この発振回路２００によれば、オシレータ２１０の発振周期ＴＡの１／２の周期ＴＣを有する、すなわち２倍の周波数を有する４相の出力クロックＣＬＫＣ０〜ＣＬＫＣ３を生成することができる。
図５は、第２実施例に係る発振回路２００の回路図である。オシレータ２１０は、位相が４５°ずつシフトしている８相クロックＣＬＫＡ０〜ＣＬＫＡ７を生成する。オシレータ２１０は、リング状に接続された差動形式の偶数４段の遅延回路２１２＿１〜２１２＿４と、コンパレータ２１４＿１〜２１４＿４を備える。
パルス生成部２２０は、第１ＡＮＤゲートＡ１〜第４ＡＮＤゲートＡ４のセットと、第５ＡＮＤゲートＡ５〜第８ＡＮＤゲートＡ８のセットと、を備える。
第２実施例におけるクロックＣＬＫＡ０、ＣＬＫＡ２、ＣＬＫＡ４、ＣＬＫＡ６は、第１実施例におけるクロックＣＬＫＡ０、ＣＬＫＡ１、ＣＬＫＡ２、ＣＬＫＡ３に対応する。したがって、図５の第１ＡＮＤゲートＡ１〜第４ＡＮＤゲートＡ４のセットは、図３と第１ＡＮＤゲートＡ１〜第４ＡＮＤゲートＡ４に対応する。
第５ＡＮＤゲートＡ５〜第８ＡＮＤゲートＡ８は、第１ＡＮＤゲートＡ１〜第４ＡＮＤゲートＡ４と同様に構成され、クロックＣＬＫＡ１、ＣＬＫＡ３、ＣＬＫＡ５、ＣＬＫＡ７にもとづいて、中間パルスＣＬＫＢ１、ＣＬＫＢ３、ＣＬＫＢ５、ＣＬＫＢ７を生成する。
クロック合成部２３０は、第１ＯＲゲートＯ１と第２ＯＲゲートＯ２のセットと、第３ＯＲゲートＯ３と第４ＯＲゲートＯ４のセットと、を備える。第１ＯＲゲートＯ１と第２ＯＲゲートＯ２のセットは、図３の第１ＯＲゲートＯ１、第２ＯＲゲートＯ２に対応する。第２実施例における出力クロックＣＬＫＣ０、ＣＬＫＣ２は、第１実施例における出力クロックＣＬＫＣ０、ＣＬＫＣ１に対応する。
第３ＯＲゲートＯ３は出力クロックＣＬＫＣ１を生成し、第４ＯＲゲートＯ４は出力クロックＣＬＫＣ３を生成する。
図５の発振回路２００によれば、図４の倍周波数、４相の出力クロックＣＬＫＣ０〜ＣＬＫＣ３を生成できる。
図３と同様に、図５のパルス生成部２２０の構成、および／または中間パルスの生成方法によれば、中間パルスＣＬＫＢのポジティブエッジ、ネガティブエッジはいずれも、多相クロックＣＬＫＡのポジティブエッジにより規定される。したがって中間パルスＣＬＫＢは、多相クロックＣＬＫＡのデューティ比のばらつきの影響を受けにくいという利点がある。
（用途）
続いて、発振回路２００の用途を説明する。発振回路２００は、シリアルデータのレシーバ、具体的にはＣＤＲ（Clock Data Recovery）回路１００に用いることができる。図６は、実施の形態に係るＣＤＲ回路１００の構成を示すブロック図である。ＣＤＲ回路１００は、位相比較器１０、周波数比較器２０、セレクタ３０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ（Voltage Controlled Oscillator）６０、シリアルパラレル変換器７０を備える。
ＣＤＲ回路１００は、シリアル形式の差動入力データＤＩＮ＋、ＤＩＮ−（以下、必要に応じて単に入力データＤＩＮと総称する）を受ける。入力データＤＩＮには、クロック信号が埋め込まれている。ＣＤＲ回路１００は入力データＤＩＮからクロック信号を抽出・再生し、再生したクロック信号を利用して入力データＤＩＮの値を取り込む。
ＣＤＲ回路１００は、データレートの１／２の周波数の４相クロック信号ＣＫ１〜ＣＫ４を再生する。また４相クロック信号ＣＫ１〜ＣＫ４は、位相が１／４周期（９０°）ずつシフトしている。４相クロック信号ＣＫ１〜ＣＫ４は、いわゆるＰＬＬ回路によって生成される。
位相比較器１０は、４相クロック信号ＣＫ１〜ＣＫ４のうち、位相が１８０°シフトしている第１クロック信号ＣＫ１および第３クロック信号ＣＫ３を利用して、クロック信号の１周期ごとに２つのデータＤＯＵＴ１、ＤＯＵＴ２を取得する。具体的には、第１クロック信号ＣＫ１のポジティブエッジのタイミングで入力データＤＩＮの値をラッチし、その値をデータＤＯＵＴ１とし、第３クロック信号ＣＫ３のポジティブエッジのタイミングで入力データＤＩＮの値をラッチし、その値をデータＤＯＵＴ２とする。データＤＯＵＴ１、ＤＯＵＴ２は、後段のシリアルパラレル変換器７０へと供給される。図７は、図６のＣＤＲ回路１００における各信号のタイミングを示すタイムチャートである。
シリアルパラレル変換器７０は、シリアルデータＤＯＵＴ１、ＤＯＵＴ２と、それらと同期したクロック信号ＣＫ１、ＣＫ３を受け、シリアルデータＤＯＵＴ１、ＤＯＵＴ２のタイミングを合わせて出力パラレルデータＤＯＵＴに変換する。シリアルパラレル変換器７０は、出力パラレルデータＤＯＵＴを、それと同期したクロック信号ＣＫＯＵＴとともに後段の処理ブロックへと出力する。
以下、ＣＤＲ回路１００におけるクロック信号ＣＫ１〜ＣＫ４の抽出、再生に関する構成を説明する。
位相比較器１０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０は、いわゆるＰＬＬ（Phase Locked Loop）回路を形成する。このＰＬＬ回路によって、第２クロック信号ＣＫ２のエッジのタイミングと、第４クロック信号ＣＫ４のエッジのタイミングがそれぞれ、入力データＤＩＮの変化点と一致するように、クロック信号ＣＫ１〜ＣＫ４の周波数および位相がフィードバック制御される。
ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数で発振する。ＶＣＯ６０は、４相クロック信号ＣＫ１〜ＣＫ４を発生する。たとえばＶＣＯ６０は、４段の遅延素子がリング状に接続されたリングオシレータである。各遅延素子は制御電圧Ｖｃｎｔ２によってバイアスされており、それぞれの遅延量が制御電圧Ｖｃｎｔ２によって制御される。その結果、リングオシレータの発振周波数は、制御電圧Ｖｃｎｔ２に応じたものとなる。４相のクロック信号ＣＫ１〜ＣＫ４は、４つの遅延素子の入力信号（もしくは出力信号）に相当する。
このＶＣＯ６０は、実施の形態に係る発振回路２００、具体的には図５の発振回路２００を用いて構成することができる。すなわち、発振回路２００のオシレータ２１０は、遅延回路２１２の遅延量が制御電圧Ｖｃｎｔ２に応じて可変に構成される。図５の出力クロックＣＬＫＣ０〜ＣＬＫＣ３は、図６の４相クロックＣＫ１〜ＣＫ４に相当する。
位相比較器１０は、入力データＤＩＮとクロック信号ＣＫ１〜ＣＫ４を受ける。位相比較器１０は、入力データＤＩＮの位相をクロック信号ＣＫ１〜ＣＫ４それぞれの位相と比較し、アップ信号ＵＰ＿Ａ、ダウン信号ＤＮ＿Ａを発生する。アップ信号ＵＰ＿Ａとダウン信号ＤＮ＿Ａを総称して位相差信号ＰＤ＿Ａとも称する。
入力データＤＩＮに対してクロック信号ＣＫの位相が遅れているときには、アップ信号ＵＰ＿Ａがアサート（ハイレベル）され、入力データＤＩＮに対してクロック信号ＣＫの位相が進んでいるときには、ダウン信号ＤＮ＿Ａがアサートされる。
位相差信号ＰＤ＿Ａは、はセレクタ３０を経てチャージポンプ回路４０へと入力される。チャージポンプ回路４０は、アップ信号ＵＰ＿Ａがアサートされると制御電圧Ｖｃｎｔ１を増加させ、ダウン信号ＤＮ＿Ａがアサートされると制御電圧Ｖｃｎｔ１を低下させる。ループフィルタ５０はラグリードフィルタであり、制御電圧Ｖｃｎｔ１の高周波成分を調整し、制御電圧Ｖｃｎｔ２を生成する。ループフィルタ５０としてローパスフィルタを用いてもよい。
チャージポンプ回路４０の構成は限定されないが、たとえば、キャパシタと、アップ信号ＵＰ＿Ａに応答してキャパシタを充電する充電回路と、ダウン信号ＤＮ＿Ａに応答してキャパシタを放電する放電回路と、を含んで構成される。制御電圧Ｖｃｎｔ２はＶＣＯ６０へと出力される。
クロック信号ＣＫの位相が遅れて、アップ信号ＵＰ＿Ａがアサートされると、制御電圧Ｖｃｎｔ２が上昇するためクロック信号ＣＫの周波数が高くなり、位相が進むようにフィードバックがかかる。反対にクロック信号ＣＫの位相が進んで、ダウン信号ＤＮ＿Ａがアサートされると、制御電圧Ｖｃｎｔ２が低下するためクロック信号ＣＫの周波数が低くなり、位相が遅れるようにフィードバックがかかる。その結果、クロック信号ＣＫの周波数および位相が、入力データＤＩＮの変化点（エッジ）を基準として最適化される。
上述のＰＬＬ回路に加えて、ＣＤＲ回路１００は、周波数比較器２０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０が形成するＦＬＬ（Frequency Locked Loop）回路を備える。
ＦＬＬ回路によってクロック信号ＣＫ２およびＣＫ４の周期が、入力データＤＩＮのデータ周期Ｔｄと一致するようにクロック信号ＣＫ１〜ＣＫ４の周波数および位相がフィードバック制御される。なおＦＬＬ回路のループは省略してもよい。
第１コンパレータＣＭＰ１は、入力データＤＩＮ＋とＤＩＮ−を比較し、リファレンス信号Ｒｅｆを生成する。また第２コンパレータＣＭＰ２は、クロック信号ＣＫ２とＣＫ４を比較し、Ｖｃｏ信号を生成する。周波数比較器２０は、リファレンス信号ＲｅｆとＶｃｏ信号を比較し、その位相差に応じた位相周波数差信号ＰＦＤを生成する。位相周波数差信号ＰＦＤは、リファレンス信号Ｒｅｆの位相に対して、Ｖｃｏ信号の位相が進んでいるか遅れているかを示す。位相周波数差信号ＰＦＤは、位相差信号ＰＤと同様に、アップ信号ＵＰ＿Ｂとダウン信号ＤＮ＿Ｂを含む。Ｖｃｏ信号の位相が遅れているときアップ信号ＵＰ＿Ｂがアサートされ、その位相が進んでいるときダウン信号ＤＮ＿Ｂがアサートされる。
位相周波数差信号ＰＦＤは、セレクタ３０を経てチャージポンプ回路４０へと入力される。チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０の動作は上述したとおりである。セレクタ３０は、位相差信号ＰＤと位相周波数差信号ＰＦＤを受け、制御信号（ＵＰ／ＤＮ）を発生する。
ＦＬＬ回路によって、クロック信号ＣＫ２のポジティブエッジとクロック信号ＣＫ４のポジティブエッジとの間隔が、入力データＤＩＮの周期と一致するようにクロック信号ＣＫ１〜ＣＫ４の周波数および位相がフィードバック制御される。
以上がＣＤＲ回路１００全体の構成である。ＣＤＲ回路１００に、実施の形態に係る発振回路２００を用いることで、数ＧＨｚの高速なシリアルデータと同期した高速なクロック信号ＣＫ０〜ＣＫ３を再生することができる。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（第１変形例）
パルス生成部２２０の構成は図３のそれには限定されない。図８（ａ）は、第１変形例に係るパルス生成部２２０ａの回路図である。パルス生成部２２０ａは、第１ＡＮＤゲートＡ１に代えて、ＮＯＲゲートＮＯＲ１〜ＮＯＲ４を備える。各ＮＯＲゲートは、一方の多相クロックＣＬＫＡの反転信号と他方の多相クロックＣＬＫＡの否定論理和（ＮＯＲ）をとり、中間パルスＣＬＫＢを生成する。この変形例によっても、図３や図５のパルス生成部２２０と同様である。
（第２変形例）
実施の形態では、中間パルスＣＬＫＢのポジティブエッジ、ネガティブエッジはいずれも、多相クロックＣＬＫＡのポジティブエッジにより規定されたが、本発明はそれに限定されない。すなわち、中間パルスＣＬＫＢのポジティブエッジ、ネガティブエッジは、多相クロックＣＬＫＡのネガティブエッジにより規定してもよい。つまり中間パルスＣＬＫＢのポジティブエッジ、ネガティブエッジはいずれも、多相クロックの共通する同一極性のエッジにより規定することが望ましい。
この場合、図３、図５のＡＮＤゲートに入力する多相パルスを入れ替えればよい。図８（ｂ）は、第２変形例に係るパルス生成部２２０ｂの回路図である。図８（ｃ）は、第３変形例に係るパルス生成部２２０ｃの回路図である。
（第３変形例）
パルス生成部２２０、クロック合成部２３０の構成は実施例あるいは変形例で説明したそれらに限定されず、当業者によればさまざまな変形例が設計しうること、そうした変形例も本発明の範囲に含まれることが理解される。
（第４変形例）
図９は、第４変形例に係る発振回路２００の動作波形図である。図４では、パルス生成部２２０が生成する中間パルスのデューティ比が等しく２５％であったが、本発明はそれには限定されない。オシレータ２１０において、Ｎ相クロックＣＬＫＡ０〜ＣＬＫＡ（Ｎ−１）が生成される場合、パルス生成部２２０は、位相が（３６０／Ｎ）°ずれた関係にある一対のクロックＣＬＫＡを利用して、（１００／Ｎ）％のデューティ比の中間パルスを生成できる。パルス生成部２２０の構成は、実施例あるいは変形例で説明したものと同様でよく、各論理ゲートの入力を入れ替えればよい。
クロック合成部２３０は、デューティ比が（１００／Ｎ）％を中間パルスを受け、オシレータ２１０の発振周波数の２Ｋ倍（Ｋは自然数）の周波数を有する単相または多相の出力クロックを生成する。
（第５変形例）
実施の形態では、２相、あるいは４相の出力クロックを生成する場合を例に説明したが、実施の形態に開示される技術的思想は、８相、１６相、その他の出力クロックの生成にも展開可能であり、それらも本発明の範囲に含まれることが当業者には理解される。
（第６変形例）
発振回路２００の用途は、ＣＤＲ回路には限定されず、クロックラインを介してクロックが伝送される形式のシリアルデータトランスミッタやシリアルデータレシーバに利用してもよい。
（第７変形例）
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
ＣＭＰ１…第１コンパレータ、ＣＭＰ２…第２コンパレータ、１０…位相比較器、２０…周波数比較器、３０…セレクタ、４０…チャージポンプ回路、５０…ループフィルタ、６０…ＶＣＯ、７０…シリアルパラレル変換器、１００…ＣＤＲ回路、２００…発振回路、２１０…オシレータ、２１２…遅延回路、２１４…コンパレータ、２２０…パルス生成部、２３０…クロック合成部、Ａ１…第１ＡＮＤゲート、Ａ２…第２ＡＮＤゲート、Ａ３…第３ＡＮＤゲート、Ａ４…第４ＡＮＤゲート、Ａ５…第５ＡＮＤゲート、Ａ６…第６ＡＮＤゲート、Ａ７…第７ＡＮＤゲート、Ａ８…第８ＡＮＤゲート、Ｏ１…第１ＯＲゲート、Ｏ２…第２ＯＲゲート、Ｏ３…第３ＯＲゲート、Ｏ４…第４ＯＲゲート。

Claims (16)

  1. 位相が等間隔に（３６０°／Ｎ）ずつシフトした第１相クロックから第Ｎ相（Ｎは４または８）クロックを含むＮ相クロックを生成するオシレータと、
    前記Ｎ相クロックのうち複数個を受け、それぞれのデューティ比が２５％である複数の中間パルスを生成するパルス生成部と、
    前記複数の中間パルスを合成し、前記オシレータの発振周波数の２倍の周波数を有し、位相が１８０°シフトした２相の出力クロックを生成するクロック合成部と、
    を備え、
    前記パルス生成部は、位相が９０°ずれている一対のクロックごとに、１個の前記中間パルスを生成し、前記中間パルスのポジティブエッジおよびネガティブエッジは、その元となった前記一対のクロックの同一極性のエッジに応じており、
    前記クロック合成部は、位相が１８０°ずれている一対の前記中間パルスの論理和をとることにより、前記２相の出力クロックの一方を生成し、位相が１８０°ずれている別の一対の前記中間パルスの論理和をとることにより、前記２相の出力クロックの他方を生成することを特徴とする発振回路。
  2. 前記パルス生成部は、前記一対のクロックの一方を反転し、他方との論理積をとることで、１個の前記中間パルスを生成することを特徴とする請求項１に記載の発振回路。
  3. 前記パルス生成部は、前記一対のクロックの一方を反転し、他方との否定論理和をとることで、１個の前記中間パルスを生成することを特徴とする請求項１に記載の発振回路。
  4. 前記オシレータは、位相が９０°ずつシフトしている４相クロックを生成し、
    前記パルス生成部は、前記４相クロックの第１相クロックと第２相クロックにもとづいて第１中間パルスを生成し、前記４相クロックの第３相クロックと第４相クロックにもとづいて第２中間パルスを生成し、
    前記クロック合成部は、前記第１中間パルスと前記第２中間パルスにもとづいて、第１出力クロックを生成することを特徴とする請求項１から３のいずれかに記載の発振回路。
  5. 前記パルス生成部は、前記４相クロックの前記第２相クロックと前記第３相クロックにもとづいて第３中間パルスを生成し、前記４相クロックの前記第４相クロックと前記第１相クロックにもとづいて第４中間パルスを生成し、
    前記クロック合成部は、前記第３中間パルスと前記第４中間パルスにもとづいて、第２出力クロックを生成することを特徴とする請求項４に記載の発振回路。
  6. 前記オシレータは、位相が９０°ずつシフトしている４相クロックを生成し、
    前記パルス生成部は、
    前記４相クロックの第１相クロックと第２相クロックの反転信号の論理積を生成する第１ＡＮＤゲートと、
    前記４相クロックの第３相クロックと第４相クロックの反転信号の論理積を生成する第２ＡＮＤゲートと、
    を含み、
    前記クロック合成部は、前記第１ＡＮＤゲートの出力と前記第２ＡＮＤゲートの出力の論理和を生成する第１ＯＲゲートを含むことを特徴とする請求項１から３のいずれかに記載の発振回路。
  7. 前記パルス生成部は、
    前記４相クロックの前記第２相クロックと前記第３相クロックの反転信号の論理積を生成する第３ＡＮＤゲートと、
    前記４相クロックの前記第４相クロックと前記第１相クロックの反転信号の論理積を生成する第４ＡＮＤゲートと、
    をさらに含み、
    前記クロック合成部は、前記第３ＡＮＤゲートの出力と前記第４ＡＮＤゲートの出力の論理和を生成する第２ＯＲゲートをさらに含むことを特徴とする請求項６に記載の発振回路。
  8. 前記オシレータは、位相が４５°ずつシフトしている８相クロックを生成し、
    前記パルス生成部は、前記８相クロックの第１相クロックと第３相クロックにもとづいて第１中間パルスを生成し、前記８相クロックの第５相クロックと第７相クロックにもとづいて第２中間パルスを生成し、
    前記クロック合成部は、前記第１中間パルスと前記第２中間パルスにもとづいて、第１出力クロックを生成することを特徴とする請求項１から３のいずれかに記載の発振回路。
  9. 前記パルス生成部は、前記８相クロックの前記第３相クロックと前記第５相クロックにもとづいて第３中間パルスを生成し、前記８相クロックの前記第７相クロックと前記第１相クロックにもとづいて第４中間パルスを生成し、
    前記クロック合成部は、前記第３中間パルスと前記第４中間パルスにもとづいて、第２出力クロックを生成することを特徴とする請求項８に記載の発振回路。
  10. 前記パルス生成部は、前記８相クロックの第２相クロックと第４相クロックにもとづいて第５中間パルスを生成し、前記８相クロックの第６相クロックと第８相クロックにもとづいて第６中間パルスを生成し、
    前記クロック合成部は、前記第５中間パルスと前記第６中間パルスにもとづいて、第３出力クロックを生成することを特徴とする請求項８または９に記載の発振回路。
  11. 前記パルス生成部は、前記８相クロックの前記第４相クロックと前記第６相クロックにもとづいて第７中間パルスを生成し、前記８相クロックの前記第８相クロックと前記第２相クロックにもとづいて第８中間パルスを生成し、
    前記クロック合成部は、前記第７中間パルスと前記第８中間パルスにもとづいて、第４出力クロックを生成することを特徴とする請求項１０に記載の発振回路。
  12. 前記オシレータは、位相が４５°ずつシフトしている８相クロックを生成し、
    前記パルス生成部は、
    前記８相クロックの第１相クロックと第３相クロックの反転信号の論理積を生成する第１ＡＮＤゲートと、
    前記８相クロックの前記第３相クロックと第５相クロックの反転信号の論理積を生成する第２ＡＮＤゲートと、
    前記８相クロックの前記第５相クロックと第７相クロックの反転信号の論理積を生成する第３ＡＮＤゲートと、
    前記８相クロックの前記第７相クロックと前記第１相クロックの反転信号の論理積を生成する第４ＡＮＤゲートと、
    を含み、
    前記クロック合成部は、
    前記第１ＡＮＤゲートの出力と前記第３ＡＮＤゲートの出力の論理和を生成する第１ＯＲゲートと、
    前記第２ＡＮＤゲートの出力と前記第４ＡＮＤゲートの出力の論理和を生成する第２ＯＲゲートと、
    を含むことを特徴とする請求項１から３のいずれかに記載の発振回路。
  13. 前記パルス生成部は、
    前記８相クロックの第２相クロックと第４相クロックの反転信号の論理積を生成する第５ＡＮＤゲートと、
    前記８相クロックの前記第４相クロックと第６相クロックの反転信号の論理積を生成する第６ＡＮＤゲートと、
    前記８相クロックの前記第６相クロックと第８相クロックの反転信号の論理積を生成する第７ＡＮＤゲートと、
    前記８相クロックの前記第８相クロックと前記第２相クロックの反転信号の論理積を生成する第８ＡＮＤゲートと、
    を含み、
    前記クロック合成部は、
    前記第５ＡＮＤゲートの出力と前記第７ＡＮＤゲートの出力の論理和を生成する第３ＯＲゲートと、
    前記第６ＡＮＤゲートの出力と前記第８ＡＮＤゲートの出力の論理和を生成する第４ＯＲゲートと、
    を含むことを特徴とする請求項１２に記載の発振回路。
  14. 前記オシレータは、リング状に接続された差動形式の偶数段の遅延回路を含むことを特徴とする請求項１から１３のいずれかに記載の発振回路。
  15. 請求項１から１４のいずれかに記載の発振回路を備えることを特徴とする電圧制御発振器。
  16. 請求項１から１４のいずれかに記載の発振回路を備えることを特徴とするシリアルデータレシーバ。
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