KR102652152B1 - 디지털 제어 발진기로의 전하 공유 잠금의 방법 및 장치 - Google Patents

디지털 제어 발진기로의 전하 공유 잠금의 방법 및 장치 Download PDF

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치-시엔 창
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Abstract

집적 회로 디바이스는 디지털 제어 발진기(DCO), 2 개의 전하 공유 커패시터, 2 개의 전하 공유 스위치, 2 개의 프리차지 스위치, 및 2 개의 DAC를 포함한다. DCO는 제1 인버터 및 제2 인버터를 갖는다. 제1 전하 공유 커패시터는 제1 전하 공유 스위치를 통해 제1 인버터의 입력 단자에 결합되는 제1 단자를 갖는다. 제1 DAC는 제1 프리차지 스위치를 통해 제1 전하 공유 커패시터의 제1 단자에 결합되는 출력 단자를 갖는다. 제2 전하 공유 커패시터는 제2 전하 공유 스위치를 통해 제2 인버터의 입력 단자 또는 출력 단자에 결합되는 제1 단자를 갖는다. 제2 DAC는 제2 프리차지 스위치를 통해 제2 전하 공유 커패시터의 제1 단자에 결합되는 출력 단자를 갖는다.

Description

디지털 제어 발진기로의 전하 공유 잠금의 방법 및 장치{METHODS AND APPARATUS OF CHARGE-SHARING LOCKING WITH DIGITAL CONTROLLED OSCILLATORS}
우선권 주장 및 상호 참조
본 출원은 2021년 10월 5일자로 출원된 미국 가출원 제63/252,324호 및 2021년 8월 12일자로 출원된 미국 가출원 제63/232,484호에 대한 우선권을 주장하며, 이 미국 가출원들의 개시들은 그 전체가 참고로 본 명세서에 포함된다.
위상 고정 루프들(Phase locked loops, PLL)은 주파수가 기준 신호의 주파수의 배수인 고주파 신호를 생성하는 회로들에서 통상적으로 사용된다. PLL들은 출력 신호의 위상이 기준 신호의 위상을 추적하는 응용 분야들에서 발견된다. 안정적이고 저잡음이며 종종 온도 보상된 기준 신호에 기초하여 PLL을 사용하여 합성되는 주파수 신호는 다양한 응용 분야들을 갖는다. 예를 들어, PLL들은 무선 수신기들 또는 송신기들에 대한 주파수 합성기들에서 사용된다. PLL들은 디지털 통신 시스템들 또는 디스크 드라이브 판독 채널들에서의 클록 복원 응용 분야들에도 사용된다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들이 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 다양한 특징부들의 치수들은 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a는 일부 실시예들에 따른, 전하 공유 회로와 결합되는 링 기반(ring based) 디지털 제어 발진기(digitally controlled oscillator, DCO)의 개략 다이어그램이다.
도 1b는 일부 실시예들에 따른, DAC 제어 신호(CK_DAC) 및 동위상(in-phase) CSL 제어 신호(CK_CSL_I)의 파형들이다.
도 1c는 일부 실시예들에 따른, 도 1b에서의 DCO의 이상적인 발진 파형이다.
도 1d는 일부 실시예들에 따른, 파형 상에서 식별되는 CS 잠금 지점들을 갖는 연결 노드에서의 전압 신호(Vosc_IP)의 파형이다.
도 1e는 일부 실시예들에 따른, 식별되는 CS 잠금 지점들을 갖는 연결 노드에서의 전압 신호(Vosc_IN)의 파형이다.
도 1da 및 도 1db는 전하 공유 정정에 의해 도 1d에서의 CS 잠금 지점(Vosc_IP[n])에서 정정되는 연결 노드에서의 전압 신호(Vosc_IP)의 예시적인 파형들이다.
도 1ea 및 도 1eb는 전하 공유 정정에 의해 도 1e에서의 CS 잠금 지점(Vosc_IN[n])에서 정정되는 연결 노드에서의 전압 신호(Vosc_IN)의 예시적인 파형들이다.
도 2a는 일부 실시예들에 따른, 전하 공유 회로와 결합되는 링 기반 디지털 제어 발진기(DCO)의 개략 다이어그램이다.
도 2b는 일부 실시예들에 따른, DAC 제어 신호(CK_DAC), 동위상 CSL 제어 신호(CK_CSL_I), 및 직교 위상(quadrature) CSL 제어 신호(CK_CSL_Q)의 파형들이다.
도 2c는 일부 실시예들에 따른, 다양한 CSL 시간들에서 샘플링되는 DCO의 연결 노드들에서의 이상적인 발진 파형들 및 목표 전압들의 플롯 다이어그램이다.
도 2d는 일부 실시예들에 따른, 파형 상에서 식별되는 CS 잠금 지점들을 갖는 연결 노드에서의 전압 신호(Vosc_IP)의 파형이다.
도 2e는 일부 실시예들에 따른, 파형 상에서 식별되는 CS 잠금 지점들을 갖는 연결 노드에서의 전압 신호(Vosc_IQ)의 파형이다.
도 3a는 일부 실시예들에 따른, 전하 공유 회로와 결합되는 링 기반 디지털 제어 발진기(DCO)의 개략 다이어그램이다.
도 3b는 일부 실시예들에 따른, DAC 제어 신호(CK_DAC), 동위상 CSL 제어 신호(CK_CSL_I), 및 직교 위상 CSL 제어 신호(CK_CSL_Q)의 파형들이다.
도 3c는 일부 실시예들에 따른, DCO의 연결 노드들에서의 이상적인 발진 파형들 및 제1 분기 회로에서의 전하 공유 노드에 인가되는 목표 전압들의 플롯 다이어그램이다.
도 3d는 일부 실시예들에 따른, 파형 상에서 식별되는 CS 잠금 지점들을 갖는 연결 노드에서의 전압 신호(Vosc_IP)의 파형이다.
도 3e는 일부 실시예들에 따른, 파형 상에서 식별되는 CS 잠금 지점들을 갖는 연결 노드에서의 전압 신호(Vosc_QP)의 파형이다.
도 3f는 일부 실시예들에 따른, DCO의 연결 노드들에서의 이상적인 발진 파형들 및 제2 분기 회로에서의 전하 공유 노드에 인가되는 목표 전압들의 플롯 다이어그램이다.
도 3g는 일부 실시예들에 따른, 파형 상에서 식별되는 CS 잠금 지점들을 갖는 연결 노드에서의 전압 신호(Vosc_IN)의 파형이다.
도 3h는 일부 실시예들에 따른, 파형 상에서 식별되는 CS 잠금 지점들을 갖는 연결 노드에서의 전압 신호(Vosc_QN)의 파형이다.
도 4는 일부 실시예들에 따른, DCO의 다양한 연결 노드들에서의 발진 전압 신호들의 파형들이다.
도 5a는 일부 실시예들에 따른, 펄스 생성 회로의 개략 다이어그램이다.
도 5b는 일부 실시예들에 따른, 도 5a에서의 펄스 생성 회로의 다양한 입력 및 출력 단자들에서의 신호들의 파형들이다.
도 6은 일부 실시예들에 따른, 다양한 연결 노드들의 파형들 상의 CS 잠금 지점들에서의 목표 전압들을 생성하기 위한 전압 디지털 워드들을 제공하도록 구성된 디지털 기준 파형 생성기(Digital Reference Waveform Generator, DRWG)의 개략 다이어그램이다.
도 7a 내지 도 7g는 일부 실시예들에 따른, 합성 발진 파형의 플롯 다이어그램이다.
도 8a 내지 도 8c는 일부 실시예들에 따른, 전하 공유 회로에 결합되고 의사 차동 인버터(pseudo-differential inverter)들을 포함하는 링 기반 DCO의 개략 다이어그램들이다.
도 9a 내지 도 9g는 일부 실시예들에 따른, 전하 공유 회로와 결합되는 링 기반 DCO로 각각 구현되는 PLL들의 개략 다이어그램들이다.
도 10은 일부 실시예들에 따른, 전하 공유 회로에 결합되는 링 기반 DCO 및 조정 가능한 디지털 필터를 갖는 PLL의 개략 다이어그램이다.
도 11은 일부 실시예들에 따른, 도 10에서의 PLL의 작동들을 제어하는 데 사용되는 다양한 제어 신호들의 타이밍 다이어그램이다.
도 12a 및 도 12b는 일부 실시예들에 따른, 시동 지원 회로로 각각 구현되는 링 기반 DCO들의 개략 다이어그램들이다.
도 12c는 일부 실시예들에 따른, 도 12b의 링 기반 DCO에 있는 인버터의 개략 다이어그램이다.
도 13은 일부 실시예들에 따른, 도 12a 또는 도 12b에서의 DCO의 다양한 연결 노드들에서의 발진 전압 신호들의 파형들이다.
도 14는 일부 실시예들에 따른, 3 개의 차동 인버터를 갖는 링 기반 DCO의 개략 다이어그램이다.
도 15a 및 도 15b는 일부 실시예들에 따른, 3 개의 비차동 인버터(non-differential inverters)를 갖는 링 기반 DCO의 개략 다이어그램들이다.
도 16a는 일부 실시예들에 따른, 도 15a 및 도 15b에서의 전하 공유 회로들에 인가되는 다양한 제어 신호들의 파형들이다.
도 16b 내지 도 16d는 일부 실시예들에 따른, 도 15a 또는 도 15b에서의 링 기반 DCO의 다양한 연결 노드들에서의 전압 신호들의 파형들이다.
도 17은 일부 실시예들에 따른, 전하 공유 회로에 결합되는 링 기반 DCO 및 조정 가능한 디지털 필터를 갖는 PLL의 개략 다이어그램이다.
도 18은 일부 실시예들에 따른, PLL에서의 링 기반 DCO를 작동시키는 방법의 플로차트이다.
이하의 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들, 값들, 동작들, 재료들, 배열들 등의 특정 예들이 아래에서 기술된다. 이들은, 물론, 예들에 불과하고 제한하는 것으로 의도되지 않는다. 다른 컴포넌트들, 값들, 동작들, 재료들, 배열들 등이 고려된다. 예를 들어, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은 제1 특징부와 제2 특징부가 직접 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않을 수 있도록, 제1 특징부와 제2 특징부 사이에 추가적인 특징부들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 미치지 않는다.
게다가, "밑에", "아래에", "하부의", "위에", "상부의" 등과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서 설명의 편의를 위해, 도면들에 예시된 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향 외에도 사용 또는 작동 중의 디바이스의 상이한 배향들을 포괄하는 것으로 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 회전되거나 다른 배향들로 있을 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예들에서, 링 기반 디지털 제어 발진기(DCO)는 전하 공유 커패시터, 전하 공유 스위치(charge-sharing switch), 및 프리차지 스위치(pre-charge switch)를 포함하는 전하 공유 회로, 및 디지털 아날로그 변환기(digital to analog converter, DAC)에 결합된다. 링 기반 DCO는 적어도 2 개의 인버터를 포함한다. 링 기반 DCO 내의 인버터의 입력 단자는 전하 공유 정정을 위한 연결 노드로서 선택된다. 링 기반 DCO 내의 연결 노드는 전하 공유 회로 내의 전하 공유 스위치를 통해 전하 공유 커패시터의 제1 단자에 연결된다. 전하 공유 커패시터의 제1 단자는 또한 프리차지 스위치를 통해 DAC의 출력 단자에 결합된다. 작동 동안, 전하 공유 커패시터 상의 전하는 전하 공유 프로세스를 위해 선택되는 각각의 시간에서 연결 노드의 노드-접지 커패시터 상의 전하와 공유되며, 그로써 DCO에서의 발진 신호의 위상 지터들이 감소된다.
일부 실시예들에서, 위상 고정 루프(PLL)는 전하 공유 회로에 결합되는 DCO로 구현되고, 위상 고정 루프 내의 DCO를 작동시키는 방법은 PLL의 폐쇄 루프 전달 함수를 변경하는 단계를 포함한다. DCO에서의 발진 신호의 위상이 전하 공유 정정을 거치기 전에는 PLL이 제1 폐쇄 루프 전달 함수를 사용하여(예를 들면, 유형 II(type-II) PLL로서) 작동하기 시작하지만, DCO에서의 발진 신호의 위상이 전하 공유 정정을 거치고 있을 때는 PLL이 제2 폐쇄 루프 전달 함수를 사용하여(예를 들면, 유형 I(type-I) PLL로서) 작동하고 있다. 일부 실시예들에서, 폐쇄 루프 전달 함수의 변경으로 인해, 전하 공유 정정 없이 PLL에 의해 출력 발진 신호로부터의 주파수 오차들 및 위상 오차들이 감소된 후에, DCO로부터의 출력 발진 신호의 위상 오차들이 전하 공유 회로에 의해 더 감소된다.
도 1a는 일부 실시예들에 따른, 전하 공유 회로(180)와 결합되는 링 기반 디지털 제어 발진기(DCO)(100)의 개략 다이어그램이다. 도 1a에서, DCO(100)는 서로 결합되는 인버터들(110 및 120)을 포함한다. 인버터들(110 및 120) 각각은 차동 인버터이다. 인버터(110)의 차동 입력은 인버터(120)의 차동 출력에 결합되는 반면, 인버터(120)의 차동 입력은 인버터(110)의 차동 출력에 결합된다. 구체적으로, 인버터(110)의 비반전 입력(112)은 인버터(120)의 비반전 출력(128)에 연결되고, 인버터(110)의 반전 입력(114)은 인버터(120)의 반전 출력(127)에 연결된다. 인버터(110)의 반전 출력(117)은 인버터(120)의 비반전 입력(122)에 연결된다. 인버터(110)의 비반전 출력(118)은 인버터(120)의 반전 입력(124)에 연결된다. 도 1a의 DCO(100)에서, 연결 노드(102)는 노드-접지 커패시터(132)와의 전하 공유 프로세스를 위해 모델링되는 반면, 연결 노드(104)는 노드-접지 커패시터(134)와의 전하 공유 프로세스를 위해 모델링된다.
발진 조건에서, DCO(100)는 하나의 완전한 루프를 따라 추적되는 발진 주파수에서 2π의 위상 천이 및 단위 이득(unity gain)을 갖는다. 일부 실시예들에서, 인버터들(110 및 120) 각각은 동일한 시간 지연을 갖는다. DCO(100)가 발진 주파수(fosc)를 가질 때, 인버터들(110 및 120) 각각에 의해 유발되는 시간 지연은 1/(4fosc)이고, 이는 인버터들(110 및 120) 각각에 대한 π/2의 위상 천이에 대응한다.
도 4는 일부 실시예들에 따른, DCO(100)의 다양한 연결 노드들에서의 발진 전압 신호들의 파형들이다. 도 4에서의 전압 신호들(Vosc_IP, Vosc_QP, Vosc_IN, 및 Vosc_QN)은 대응적으로 연결 노드들(102, 103, 104, 및 105)에서의 전압 신호들이다. 일부 실시예들에서, 연결 노드들(102, 103, 104, 및 105) 각각은 SPICE 파일에서의 netlist의 맥락 내에서 해석되는 회로 노드이다. 전압 신호들(Vosc_IP, Vosc_QP, Vosc_IN, 및 Vosc_QN) 각각은 사인파이다. 연결 노드(103)에서의 전압 신호(Vosc_QP)는 π/2의 위상 천이만큼 연결 노드(102)에서의 전압 신호(Vosc_IP)로부터 지연된다. 연결 노드(104)에서의 전압 신호(Vosc_IN)는 π/2의 위상 천이만큼 연결 노드(103)에서의 전압 신호(Vosc_QP)로부터 지연된다. 연결 노드(105)에서의 전압 신호(Vosc_QN)는 π/2의 위상 천이만큼 연결 노드(104)에서의 전압 신호(Vosc_IN)로부터 지연된다. DCO(100) 내의 연결 노드들(102 및 104)은 동위상 노드들인 반면, DCO(100) 내의 연결 노드들(103 및 105)은 직교 위상 노드들이다.
일부 실시예들에서, 전압 신호들(Vosc_IP, Vosc_QP, Vosc_IN, 및 Vosc_QN) 중 하나가 DCO(100)의 출력 단자(109)에서의 출력 발진 신호(S(fosc))로서 선택된다. 일부 실시예들에서, 출력 발진 신호(S(fosc))는 전압 신호들(Vosc_IP, Vosc_QP, Vosc_IN, 및 Vosc_QN) 각각에 대해 미리 결정된 위상 천이를 갖는다.
일부 실시예들에서, 도 1a에 도시된 바와 같이, DCO(100)의 발진 주파수(fosc)는 DCO(100)의 입력 단자(101)에서의 발진기 튜닝 워드(oscillator tuning word, OTW)에 의해 제어된다. 일부 실시예들에서, 인버터(110)의 지연 시간 및/또는 인버터(120)의 지연 시간은 DCO(100)의 입력 단자(101)에 수신되는 발진기 튜닝 워드(OTW)에 기초하여 조정된다. 인버터(110)의 지연 시간 및/또는 인버터(120)의 지연 시간의 증가는 발진 주파수(fosc)의 감소에 대응한다. 반대로, 인버터(110)의 지연 시간 및/또는 인버터(120)의 지연 시간의 감소는 발진 주파수(fosc)의 증가에 대응한다. 일부 실시예들에서, 입력 단자(101)에 수신되는 임의의 발진기 튜닝 워드(OTW)에 대해 인버터(110)의 지연 시간이 인버터(120)의 지연 시간과 동일하다. 결과적으로, 연결 노드(102)에서의 전압 신호(Vosc_IP)와 연결 노드(104)에서의 전압 신호(Vosc_IN)는 동위상 신호들로서 유지되는 반면, 연결 노드(103)에서의 전압 신호(Vosc_QP)와 연결 노드(105)에서의 전압 신호(Vosc_QN)는 직교 위상 신호들로서 유지된다. 추가적으로, 연결 노드(102)에서의 전압 신호(Vosc_IP)와 연결 노드(104)에서의 전압 신호(Vosc_IN)는 극성이 반대이고, 연결 노드(103)에서의 전압 신호(Vosc_QP)와 연결 노드(105)에서의 전압 신호(Vosc_QN)는 극성이 반대이다.
도 1a에서, 전하 공유 회로(180)는 전하 공유 스위치(140A), 전하 공유 커패시터(150A), 프리차지 스위치(160A), 및 디지털 아날로그 변환기(170A)(즉, DAC(170A))를 포함한다. 도 1a에서, 전하 공유 노드(155A)는 전하 공유 스위치(140A), 전하 공유 커패시터(150A), 및 프리차지 스위치(160A)에 대한 연결들을 포함한다. 일부 실시예들에서, 전하 공유 노드(155A)는 SPICE 파일에서의 netlist의 맥락 내에서 해석되는 회로 노드이다. 전하 공유 커패시터(150A)의 제1 단자는 전하 공유 노드(155A)에 연결되고 전하 공유 커패시터(150A)의 제2 단자는 접지에 연결된다. 전하 공유 커패시터(150A)의 제1 단자(152A)는 전하 공유 스위치(140A)를 통해 연결 노드(102)에 연결된다. 전하 공유 스위치(140A)의 연결 상태는 동위상 CSL 제어 신호(CK_CSL_I)에 의해 제어된다. DAC(170A)의 출력 단자(178A)는 프리차지 스위치(160A)를 통해 전하 공유 커패시터(150A)의 제1 단자(152A)에 연결된다. 프리차지 스위치(160A)의 연결 상태(connection state)는 DAC 제어 신호(CK_DAC)에 의해 제어된다. DAC(170A)는 전압 디지털 워드(DV1[n])를 수신하도록 구성된 입력 단자(172A)를 갖는다. 일부 실시예들에서, 전압 디지털 워드(DV1[n])로부터 DAC(170A)에 의해 생성되는 아날로그 전압이 목표 전압(VtgA[n])이다.
도 1a에서, 전하 공유 회로(180)는 전하 공유 스위치(140B), 전하 공유 커패시터(150B), 프리차지 스위치(160B), 및 DAC(170B)와 같은 디지털 아날로그 변환기를 포함한다. 도 1a에서, 전하 공유 노드(155B)는 전하 공유 스위치(140B), 전하 공유 커패시터(150B), 및 프리차지 스위치(160B)에 대한 연결들을 포함한다. 일부 실시예들에서, 전하 공유 노드(155B)는 SPICE 파일에서의 netlist의 맥락 내에서 해석되는 회로 노드이다. 전하 공유 커패시터(150B)의 제1 단자는 전하 공유 노드(155B)에 연결되고 전하 공유 커패시터(150B)의 제2 단자는 접지에 연결된다. 전하 공유 커패시터(150B)의 제1 단자(152B)는 전하 공유 스위치(140B)를 통해 연결 노드(104)에 연결된다. 전하 공유 스위치(140B)의 연결 상태는 동위상 CSL 제어 신호(CK_CSL_I)에 의해 제어된다. DAC(170B)의 출력 단자(178B)는 프리차지 스위치(160B)를 통해 전하 공유 커패시터(150B)의 제1 단자(152B)에 연결된다. 프리차지 스위치(160B)의 연결 상태는 DAC 제어 신호(CK_DAC)에 의해 제어된다. DAC(170B)는 전압 디지털 워드(DV2[n])를 수신하도록 구성된 입력 단자(172B)를 갖는다. 일부 실시예들에서, 전압 디지털 워드(DV2[n])로부터 DAC(170B)에 의해 생성되는 아날로그 전압이 목표 전압(VtgB[n])이다.
도 1b는 일부 실시예들에 따른, DAC 제어 신호(CK_DAC) 및 동위상 CSL 제어 신호(CK_CSL_I)의 파형들이다. DAC 제어 신호(CK_DAC)는 시간 ts -[n-1], 시간 ts -[n], 및 시간 ts -[n+1]에서 논리 HIGH로부터 논리 LOW로 변경된다. DAC 제어 신호(CK_DAC)는 시간 ts +[n] 및 시간 ts +[n+1]에서 논리 LOW로부터 논리 HIGH로 변경된다. DAC 제어 신호(CK_DAC)는 프리차지 시간 기간들(Ts[n-1], Ts[n], 및 Ts[n+1]) 동안 논리 HIGH에 유지된다. 프리차지 시간 기간(Ts[n-1])의 상승 에지(ts +[n-1])는 동 도면에 도시되어 있지 않다. 동위상 CSL 제어 신호(CK_CSL_I)는 각각의 전하 공유 잠금(Charge-Share Locking) 시간("CSL 시간")에서 논리 LOW로부터 논리 HIGH로 변경된다. 예를 들어, 동위상 CSL 제어 신호(CK_CSL_I)는 CSL 시간 tL[n-1], CSL 시간 tL[n], 및 CSL 시간 tL[n+1]에서 논리 LOW로부터 논리 HIGH로 변경된다. 동위상 CSL 제어 신호(CK_CSL_I)는 각각의 CSL 시간 후에 시간 지속기간 ΔtL 동안 논리 HIGH에 유지된다.
작동 중에, 도 1a 및 도 1b에 도시된 바와 같이, 프리차지 시간 기간(예를 들면, Ts[n]) 동안, DAC 제어 신호(CK_DAC)는 논리 HIGH에 있고, 이는 프리차지 스위치들(160A 및 160B) 각각을 연결 상태로 구동하며, 동위상 CSL 제어 신호(CK_CSL_I)는 논리 LOW에 있고, 이는 전하 공유 스위치들(140A 및 140B) 각각을 연결 해제 상태(disconnected state)로 구동한다. 프리차지 시간 기간(예를 들면, Ts[n]) 동안, 전하 공유 커패시터(150A)의 제1 단자(152A)는 DCO(100)의 연결 노드(102)로부터 전기적으로 격리되는 반면, 전하 공유 커패시터(150A)의 제1 단자(152A)는 DAC(170A)의 출력 단자(178A)에 전도적으로 연결된다. 또한 프리차지 시간 기간(예를 들면, Ts[n]) 동안, 전하 공유 커패시터(150B)의 제1 단자(152B)는 DCO(100)의 연결 노드(104)로부터 전기적으로 격리되는 반면, 전하 공유 커패시터(150B)의 제1 단자(152B)는 DAC(170B)의 출력 단자(178B)에 전도적으로 연결된다. 프리차지 시간 기간(예를 들면, ts -[n])의 끝에서, 전하 공유 커패시터(150A)는 DAC(170A)의 출력 단자(178A)에서의 목표 전압(VtgA[n])과 동일한 전압 레벨로 충전되고, 전하 공유 커패시터(150B)는 DAC(170B)의 출력 단자(178B)에서의 목표 전압(VtgB[n])과 동일한 전압 레벨로 충전된다.
목표 전압들(VtgA[n] 및 VtgB[n])은 대응적으로 전압 디지털 워드들(DV1[n] 및 DV2[n])로부터 DAC(170A) 및 DAC(170B)에 의해 생성된다. 목표 전압(VtgA[n])의 값은 도 1c에 도시된 바와 같이 DCO(100)의 이상적인 발진 파형(102TG)으로부터 선택된다. 도 1c에서의 DCO(100)의 이상적인 발진 파형(102TG)은 DCO(100)의 이상적인 발진 주파수(fosc)의 역수인 시간 주기 T0을 갖는 사인파이다. 도 1c에서의 수평축은 시간 주기(T0)의 단위로 측정되는 시간이고, 도 1c에서의 수직축은 DCO(100)의 연결 노드(102)에서의 발진의 진폭이다. 각각의 목표 전압의 값은 CSL 시간에서 이상적인 발진 파형(102TG) 상에서 샘플링된다. 예를 들어, 도 1c에서의 목표 전압들(VtgA[n-1], VtgA[n], 및 VtgA[n+1])의 값들은 대응적으로 CSL 시간 tL[n-1], CSL 시간 tL[n], 및 CSL 시간 tL[n+1]에서 이상적인 발진 파형(102TG) 상에서 샘플링된다. 일부 실시예들에서, 각각의 정수 값 n에 대해, 목표 전압(VtgA[n])을 생성하기 위한 전압 디지털 워드(DV1[n]) 및 목표 전압(VtgB[n])을 생성하기 위한 전압 디지털 워드(DV2[n])는 양쪽 모두 메모리로부터의 저장된 디지털 워드에 기초하여 생성된다.
도 1b에서, 프리차지 시간 기간(예를 들면, Ts[n]) 이후에, 동위상 CSL 제어 신호(CK_CSL_I)는 CSL 시간(예를 들면, tL[n])에서 논리 LOW로부터 논리 HIGH로 변경된다. 도 1a 및 도 1b에서, CSL 시간(예를 들면, tL[n]) 이후 시간 지속기간(ΔtL) 동안, DAC 제어 신호(CK_DAC)는 논리 LOW에 있고, 이는 프리차지 스위치들(160A 및 160B) 각각을 연결 해제 상태로 구동하며, 동위상 CSL 제어 신호(CK_CSL_I)는 논리 HIGH에 있고, 이는 전하 공유 스위치들(140A 및 140B) 각각을 연결 상태(connected state)로 구동한다.
CSL 시간(예를 들면, tL[n]) 이후 시간 지속기간(ΔtL) 동안, 전하 공유 커패시터(150A)의 제1 단자(152A)는 DAC(170A)의 출력 단자(178A)로부터 전기적으로 격리되는 반면, 전하 공유 커패시터(150A)의 제1 단자(152A)는 DCO(100)의 연결 노드(102)에 전도적으로 연결된다. 전하 공유 노드(155A)와 연결 노드(102) 사이의 전도적 연결로 인해, 연결 노드(102)에서의 전압 신호(Vosc_IP)는 CSL 시간(예를 들면, tL[n])에서 전하 공유 노드(155A) 상의 목표 전압(예를 들면, VtgA[n])을 향해 수정된다. 각각의 CSL 시간에서, 전압 신호(Vosc_IP)는 대응적으로 전하 공유 잠금 지점(즉, CS 잠금 지점)에서 정정된다. 도 1d는 일부 실시예들에 따른, 파형 상에서 식별되는 CS 잠금 지점들을 갖는 연결 노드(102)에서의 전압 신호(Vosc_IP)의 파형이다. 각각의 CS 잠금 지점에서, 파형은 전하 공유 노드(155A) 상의 전압에 기초하여 정정된다. 예를 들어, CS 잠금 지점들(Vosc_IP[n-1], Vosc_IP[n], 및 Vosc_IP[n+1])에서의 연결 노드(102)의 전압 신호(Vosc_IP)는 대응적으로 (CSL 시간 tL[n-1], tL[n], 또는 tL[n+1]에 대응하는) 전하 공유 노드(155A)에서의 전압들(VtgA[n-1], VtgA[n], 및 VtgA[n+1])에 기초하여 정정된다.
또한 CSL 시간(예를 들면, tL[n]) 이후 시간 지속기간(ΔtL) 동안, 전하 공유 커패시터(150B)의 제1 단자(152B)는 DAC(170B)의 출력 단자(178B)로부터 전기적으로 격리되는 반면, 전하 공유 커패시터(150B)의 제1 단자(152B)는 DCO(100)의 연결 노드(104)에 전도적으로 연결된다. 전하 공유 노드(155B)와 연결 노드(104) 사이의 전도적 연결로 인해, 연결 노드(104)에서의 전압 신호(Vosc_IN)는 CSL 시간(예를 들면, tL[n])에서 전하 공유 노드(155B) 상의 전압(예를 들면, VtgB[n])을 향해 수정된다. 각각의 CSL 시간에서, 전압 신호(Vosc_IN)는 대응적으로 CS 잠금 지점에서 정정된다. 도 1e는 일부 실시예들에 따른, 식별되는 CS 잠금 지점들을 갖는 연결 노드(104)에서의 전압 신호(Vosc_IN)의 파형이다. 각각의 CS 잠금 지점에서, 파형은 전하 공유 노드(155B) 상의 전압에 기초하여 정정된다. 예를 들어, CS 잠금 지점들(Vosc_IN[n-1], Vosc_IN[n], 및 Vosc_IN[n+1])에서의 연결 노드(104)의 전압 신호(Vosc_IN)는 대응적으로 (CSL 시간 tL[n-1], tL[n], 또는 tL[n+1]에 대응하는) 전하 공유 노드(155B)에서의 전압들(VtgB[n-1], VtgB[n], 및 VtgB[n+1])에 기초하여 정정된다.
도 1da 및 도 1db는 전하 공유 정정에 의해 도 1d에서의 CS 잠금 지점(Vosc_IP[n])에서 정정되는 연결 노드(102)에서의 전압 신호(Vosc_IP)의 예시적인 파형들이다. 도 1da에서, 전하 공유 정정 이전의 CSL 시간 tL[n]에서, 연결 노드(102)의 전압 신호(Vosc_IP)는 이상적인 발진 파형(102TG)의 위상보다 앞선 위상을 갖는 발진 파형(102W)을 형성한다. 전하 공유 정정 이후의 시간 tL[n]+Δt에서, 발진 파형(102W)과 이상적인 발진 파형(102TG) 사이의 위상 차이가 감소된다. 구체적으로, 도 1a에서, 연결 노드(102)가 전하 공유 스위치(140A)를 통해 전하 공유 노드(155A)에 연결되기 직전에, 연결 노드(102)에서의 전압 신호(Vosc_IP)는 Vosc_IP (tL[n])인 반면, 전하 공유 노드(155A)에서의 전압 신호(Vosc_IP)는 VtgA[n]이다. tL[n]부터 tL[n]+Δt까지의 시간 기간 동안, 연결 노드(102)의 노드-접지 커패시터(132) 상의 전하는 전하 공유 스위치(140A)를 통해 커패시터(150A) 상의 전하와 공유된다. 연결 노드(102)의 노드-접지 커패시터(132)는 커패시턴스 값 Co2를 갖고, 커패시터(150A)는 커패시턴스 값 CstA를 갖는다. 전하 공유 정정 이후의 시간 tL[n]+Δt에서, 연결 노드(102)에서의 전압 신호(Vosc_IP)는 Vosc_IP (tL[n]+Δt)이며, 이는 {Vtg[n] CstA +Vosc_IP (tL[n])Co2}/(Co2+CstA)와 동일하다. 정정 이후의 전압 차이 Vosc_IP (tL[n]+Δt) - VtgA[n]은 {Vosc_IP (tL[n])- VtgA[n]} Co2/( Co2+CstA)와 동일하다. 즉, 전하 공유 정정 이후에, 초기 전압 차이 Vosc_IP (tL[n]) - VtgA[n]은 Co2/(Co2+CstA)의 감소 인자만큼 감소된다. 대부분의 구현들에서, CstA >> Co2이며, 이는 감소 인자 Co2/(Co2+CstA) << 1이도록 만든다. 일 예시적인 구현에서, CstA = 4Co2이고, 이는 Co2/(Co2+CstA)=0.2에 대응하며, 정정 후(post-correction) 전압 차이 Vosc_IP (tL[n]+Δt) - VtgA[n]은 초기 전압 차이 Vosc_IP (tL[n]) - Vtg[n]의 20%에 불과하다. 일부 구현들에서, CstA / Co2의 값이 4보다 커지게 되므로, 감소 인자 Co2/(Co2+CstA)는 20%보다 작다. 도 1da의 예시적인 파형에서, 초기 전압 차이 Vosc_IP (tL[n]) - VtgA[n] 및 정정 후 전압 차이 Vosc_IP (tL[n]+Δt) - VtgA[n] 양쪽 모두가 동 도면에서 식별된다.
도 1db에서, 전하 공유 정정 이전의 CSL 시간 tL[n]에서, 연결 노드(102)의 전압 신호(Vosc_IP)는 이상적인 발진 파형(102TG)의 위상보다 늦은 위상을 갖는 발진 파형(102W)을 형성한다. 전하 공유 정정 이후의 시간 tL[n]+Δt에서, 발진 파형(102W)의 위상은 이상적인 발진 파형(102TG)의 위상을 따라잡는다. 도 1da과 관련하여 기술된 바와 같은 전하 공유 프로세스와 유사하게, 정정 이후의 전압 차이 Vosc_IP (tL[n]+Δt) - VtgA[n]은 {Vosc_IP (tL[n])- VtgA[n]} Co2/(Co2+CstA)와 동일하다. 즉, Co2/(Co2+CstA)의 감소 인자만큼 감소된다. 대부분의 구현들에서, CstA >> Co2이며, 이는 감소 인자 Co2/(Co2+CstA) << 1이도록 만든다. 도 1db의 예시적인 파형에서, 초기 전압 차이 Vosc_IP (tL[n]) - VtgA[n] 및 정정 후 전압 차이 Vosc_IP (tL[n]+Δt) - VtgA[n] 양쪽 모두가 동 도면에서 식별된다.
도 1ea 및 도 1eb는 전하 공유 정정에 의해 도 1e에서의 CS 잠금 지점(Vosc_IN[n])에서 정정되는 연결 노드(104)에서의 전압 신호(Vosc_IN)의 예시적인 파형들이다. 도 1ea에서, 전하 공유 정정 이전의 CSL 시간 tL[n]에서, 연결 노드(104)의 전압 신호(Vosc_IN)는 이상적인 발진 파형(104TG)의 위상보다 앞선 위상을 갖는 발진 파형(104W)을 형성한다. 전하 공유 정정 이후의 시간 tL[n]+Δt에서, 발진 파형(104W)과 이상적인 발진 파형(104TG) 사이의 위상 차이가 감소된다. tL[n]부터 tL[n]+Δt까지의 시간 기간 동안, 연결 노드(104)의 노드-접지 커패시터(134) 상의 전하는 전하 공유 스위치(140B)를 통해 커패시터(150B) 상의 전하와 공유된다. 연결 노드(104)의 노드-접지 커패시터(134)는 커패시턴스 값 Co4를 갖고, 커패시터(150B)는 커패시턴스 값 CstB를 갖는다. 도 1ea에서, CSL 시간 tL[n]에서의 이상적인 발진 파형(104TG)의 전압 레벨은 VtgB[n]= -VtgA[n]이다. 정정 이후의 전압 차이 Vosc_IN (tL[n]+Δt) - VtgB[n])은 {Vosc_IN (tL[n])- VtgB[n]} Co4/(Co4+CstB)와 동일하다. 즉, 전하 공유 정정 이후에, 초기 전압 차이 Vosc_IN (tL[n])-VtgN[n])은 Co4/(Co4+CstB)의 감소 인자만큼 감소된다. 대부분의 구현들에서, CstB >> Co4이며, 이는 감소 인자 Co4/(Co4+CstB) << 1이도록 만든다. 도 1ea의 예시적인 파형에서, 초기 전압 차이 Vosc_IN (tL[n])-VtgB[n] 및 정정 후 전압 차이 Vosc_IN (tL[n]+Δt) ])-VtgB[n] 양쪽 모두가 동 도면에서 식별된다.
도 1eb에서, 전하 공유 정정 이전의 CSL 시간 tL[n]에서, 연결 노드(104)의 전압 신호(Vosc_IP)는 이상적인 발진 파형(104TG)의 위상보다 늦은 위상을 갖는 발진 파형(104W)을 형성한다. 전하 공유 정정 이후의 시간 tL[n]+Δt에서, 발진 파형(104W)의 위상은 이상적인 발진 파형(104TG)의 위상을 따라잡는다. 도 1ea과 관련하여 기술된 바와 같은 전하 공유 정정 프로세스와 유사하게, 정정 이후의 전압 차이 Vosc_IN (tL[n]+Δt)-VtgB[n]은 {Vosc_IN (tL[n])-VtgB[n]} Co4/(Co4+CstB)와 동일하다. 즉, 전하 공유 정정 이후에, 초기 전압 차이 Vosc_IN (tL[n])-VtgB[n]은 Co4/(Co4+CstB)의 감소 인자만큼 감소된다. 대부분의 구현들에서, CstB >> Co4이며, 이는 감소 인자 Co4/(Co4+CstB) << 1이도록 만든다. 도 1eb의 예시적인 파형에서, 초기 전압 차이 Vosc_IN (tL[n])-VtgB[n] 및 정정 후 전압 차이 Vosc_IN (tL[n]+Δt) ])-VtgB[n] 양쪽 모두가 동 도면에서 식별된다.
도 1da과 도 1db 및 도 1ea과 도 1eb의 예시적인 파형들에서, 각각의 발진 파형의 위상이 CS 잠금 지점(Vosc_IN[n])에서 수정된다. 전하 공유 프로세스로 인해, 발진 파형이 CS 잠금 지점에서 정정된 후에, 발진 파형의 위상은 이상적인 발진 파형의 위상과 보다 가깝게 매칭하게 된다. 발진 파형의 위상이 이상적인 발진 파형의 위상보다 앞서는 경우, 발진 파형의 위상이 CS 잠금 지점에서 감소된다. 발진 파형의 위상이 이상적인 발진 파형의 위상보다 늦은 경우, 발진 파형의 위상이 CS 잠금 지점에서 증가된다. 도 1da 및 도 1db의 예시적인 파형들에서, CS 잠금 지점에서의 위상 정정은 발진 파형의 하강 기울기에서 발생한다. 도 1ea 및 도 1eb의 예시적인 파형들에서, CS 잠금 지점에서의 위상 정정은 발진 파형의 상승 기울기에서 발생한다.
도 1a의 예시적인 실시예들에서, 2 개의 동위상 노드(예컨대, 연결 노드들(102 및 104))에서의 발진 파형들은 다양한 CS 잠금 지점들에서 정정되고, 연결 노드(102)에서의 발진 파형들은 연결 노드(104)에서의 발진 파형들의 역이다. 일부 대안적인 실시예들에서, 하나의 동위상 노드 및 하나의 직교 위상 노드(예컨대, 도 2a에서의 연결 노드들(102 및 103))에서의 발진 파형들은 다양한 CS 잠금 지점들에서 정정된다.
도 2a는 일부 실시예들에 따른, 전하 공유 회로(280)와 결합되는 링 기반 디지털 제어 발진기(DCO)(200)의 개략 다이어그램이다. 도 2a에서의 DCO(200)는, 노드-접지 커패시터들에 의한 연결 노드들의 모델링에서의 차이를 제외하고는, 도 1a에서의 DCO(100)와 동일한 회로 구조를 갖는다. 도 1a의 DCO(100)에서, 연결 노드들(102 및 104)은 대응적으로 노드-접지 커패시터들(132 및 134)과의 전하 공유 프로세스를 위해 모델링되는 반면, 다른 연결 노드들(예컨대, 연결 노드들(103 및 105))과 연관된 노드-접지 커패시터들은 도면에 명시적으로 도시되어 있지 않다. 대조적으로, 도 2a의 DCO(200) 내의 연결 노드들(102 및 103)은 대응적으로 노드-접지 커패시터들(132 및 133)과의 전하 공유 프로세스를 위해 모델링되는 반면, 다른 연결 노드들(예컨대, 연결 노드들(104 및 105))과 연관된 노드-접지 커패시터들은 도면에 명시적으로 도시되어 있지 않다. 도 2a의 DCO(200)에서, 노드-접지 커패시터(132)는 커패시턴스 값 Co2를 갖고, 노드-접지 커패시터(133)는 커패시턴스 값 Co3을 갖는다.
추가적으로, 도 1a의 DCO(100) 내의 연결 노드(104)는 전하 공유 정정을 거치는 반면, 도 2a의 DCO(200) 내의 연결 노드(104)는 전하 공유 정정을 직접 거치지 않는다. 구체적으로, 도 1a에서의 연결 노드(104)는 전하 공유 스위치(140B)를 통해 전하 공유 노드(155B)에 연결된다. 그렇지만, 도 2a에서의 연결 노드(104)는 전하 공유 회로(280)에 직접 결합되지 않는다.
게다가, 도 1a의 DCO(100) 내의 연결 노드(103)는 전하 공유 정정을 직접 거치지 않는 반면, 도 2a의 DCO(200) 내의 연결 노드(103)는 전하 공유 정정을 직접 거친다. 구체적으로, 도 1a에서의 연결 노드(103)는 전하 공유 회로(180)에 직접 결합되지 않는다. 그렇지만, 도 2a에서의 연결 노드(103)는 전하 공유 스위치(141A)를 통해 전하 공유 노드(155A)에 연결된다.
도 2a의 전하 공유 회로(280)에서, 전하 공유 노드(155A)는 전하 공유 스위치(140A)를 통해 연결 노드(102)에 연결되고 전하 공유 스위치(141A)를 통해 연결 노드(103)에 연결된다. 전하 공유 스위치(140A)의 연결 상태는 동위상 CSL 제어 신호(CK_CSL_I)에 의해 제어된다. 전하 공유 스위치(141A)의 연결 상태는 직교 위상 CSL 제어 신호(CK_CSL_Q)에 의해 제어된다. 전하 공유 스위치들(140A 및 141A)의 연결 상태들에 따라, 전하 공유 커패시터(150A) 상의 전하는 노드-접지 커패시터(132) 상의 전하 또는 노드-접지 커패시터(133) 상의 전하 중 어느 하나와 공유된다. DAC(170A)의 출력 단자(178A)는 프리차지 스위치(160A)를 통해 전하 공유 커패시터(150A)의 제1 단자(152A)에 연결된다. 프리차지 스위치(160A)의 연결 상태는 DAC 제어 신호(CK_DAC)에 의해 제어된다. DAC(170A)는 전압 디지털 워드(DV1[n])를 수신하도록 구성된 입력 단자(172A)를 갖는다. DAC(170A)의 출력 단자(178A)에서의 목표 전압(VtgA[n])은 전압 디지털 워드(DV1[n])로부터 DAC(170A)에 의해 생성된다.
도 2b는 일부 실시예들에 따른, DAC 제어 신호(CK_DAC), 동위상 CSL 제어 신호(CK_CSL_I), 및 직교 위상 CSL 제어 신호(CK_CSL_Q)의 파형들이다. DAC 제어 신호(CK_DAC)는 프리차지 시간 기간들(Ts[2k-2], Ts[2k-1], Ts[2k], Ts[2k+1], 및 Ts[2k+2]) 동안 논리 HIGH에 유지된다. 여기서, k는 양의 정수이다. 프리차지 시간 기간들 내에 있지 않은 시간 기간들 동안, DAC 제어 신호(CK_DAC)는 논리 LOW에 유지된다.
도 2b에서, 동위상 CSL 제어 신호(CK_CSL_I)는 하나 걸러 하나의 CSL 시간에서 논리 LOW로부터 논리 HIGH로 변경된다. 직교 위상 CSL 제어 신호(CK_CSL_Q)도 하나 걸러 하나의 CSL 시간에서 논리 LOW로부터 논리 HIGH로 변경된다. 동위상 CSL 제어 신호(CK_CSL_I) 및 직교 위상 CSL 제어 신호(CK_CSL_Q) 각각은 대응하는 CSL 제어 신호가 논리 LOW로부터 논리 HIGH로 변경되는 CSL 시간 이후 시간 지속기간(ΔtL) 동안 논리 HIGH에 유지된다. 동위상 CSL 제어 신호(CK_CSL_I)의 (CSL 시간들에서의) 논리 펄스들은 직교 위상 CSL 제어 신호(CK_CSL_Q)의 (CSL 시간들에서의) 논리 펄스들과 시간 영역에서 인터레이싱된다. 예를 들어, 동위상 CSL 제어 신호(CK_CSL_I)는 CSL 시간 tL[2k-1] 및 CSL 시간 tL[2k]에서 논리 LOW로부터 논리 HIGH로 변경되는 반면, 직교 위상 CSL 제어 신호(CK_CSL_Q)는 CSL 시간 tL[2k-1] 및 CSL 시간 tL[2k+1]에서 논리 LOW로부터 논리 HIGH로 변경된다.
작동 중에, 도 2a 및 도 2b에 도시된 바와 같이, 프리차지 시간 기간(예를 들면, Ts[n], 여기서 정수 n은 짝수 정수 2k 또는 홀수 정수 n=2k+1 중 어느 하나임) 동안, DAC 제어 신호(CK_DAC)는 논리 HIGH에 있으며, 이는 프리차지 스위치들(160A) 각각을 연결 상태로 구동한다. 프리차지 시간 기간(Ts[n]) 동안, 동위상 CSL 제어 신호(CK_CSL_I) 및 직교 위상 CSL 제어 신호(CK_CSL_Q) 양쪽 모두는 논리 LOW에 있으며, 이는 전하 공유 스위치들(140A 및 141A) 각각을 연결 해제 상태로 구동한다. 프리차지 시간 기간(예를 들면, Ts[n]) 동안, 전하 공유 커패시터(150A)의 제1 단자(152A)는 DCO(100)의 연결 노드들(102 및 103)로부터 전기적으로 격리되는 반면, 전하 공유 커패시터(150A)의 제1 단자(152A)는 DAC(170A)의 출력 단자(178A)에 전도적으로 연결된다. 프리차지 시간 기간의 끝에서, 전하 공유 커패시터(150A)는 DAC(170A)의 출력 단자(178A)에서의 목표 전압(VtgA[n])과 동일한 전압 레벨로 충전된다.
도 2c는 일부 실시예들에 따른, 다양한 CSL 시간들에서 샘플링되는 DCO(200)의 연결 노드들(102 및 103)에서의 이상적인 발진 파형들 및 목표 전압들의 플롯 다이어그램이다. 도 2c에서의 수평축은 DCO(200)의 이상적인 발진 주파수(fosc)의 역수인 시간 주기(T0)의 단위로 측정되는 시간이다. 도 2c에서의 수직축은 DCO(200)의 연결 노드(102 또는 103)에서의 발진의 진폭이다. 각각의 목표 전압(VtgA[n])의 값은 CSL 시간에서 연결 노드(102)에서의 이상적인 발진 파형(102TG) 또는 연결 노드(103)에서의 이상적인 발진 파형(103TG) 중 어느 하나 상에서 샘플링된다. 구체적으로, 도 2c에 도시된 바와 같이, 정수 n이 홀수 정수일 때, 목표 전압(VtgA[2k-2], VtgA[2k], 및 VtgA[2k+2])의 값은 대응적으로 CSL 시간 tL[2k-2], CSL 시간 tL[2k], 및 CSL 시간 tL[2k+2]에서 이상적인 발진 파형(102TG) 상에서 샘플링된다. 정수 n이 짝수 정수일 때, 목표 전압(VtgA[2k-1] 및 VtgA[2k+1])의 값은 대응적으로 CSL 시간 tL[2k-1] 및 CSL 시간 tL[2k+1]에서 이상적인 발진 파형(103TG) 상에서 샘플링된다. 도 2c에서, 이상적인 발진 파형들(102TG 및 103TG) 각각은 DCO(200)의 이상적인 발진 주파수(fosc)의 역수인 시간 주기(T0)를 갖는 사인파이다. 이상적인 발진 파형(103TG)의 위상은 π/2의 위상 차이만큼 이상적인 발진 파형(102TG)의 위상보다 뒤처진다.
도 2c에서, 목표 전압(VtgA[n])은 전압 디지털 워드(DV1[n])로부터 DAC(170A)에 의해 생성된다. 일부 실시예들에서, 전압 디지털 워드(DV1[n])는 메모리로부터 페치된다. 일부 실시예들에서, 각각의 정수 값 n에 대해, 목표 전압(VtgA[n])을 생성하기 위한 전압 디지털 워드(DV1[n])는 메모리로부터의 저장된 디지털 워드에 기초하여 생성된다. 일부 실시예들에서, 이상적인 발진 파형들(102TG 및 103TG)의 세그먼트들은 이산 시간 신호의 부분들로서 메모리에 저장된다. 예를 들어, 일부 구현들에서, 세그먼트들(102TG[0], 102TG[T0/2] 및 102TG[T0])은 이산 시간 신호의 동위상 세그먼트들로서 메모리에 저장되는 반면, 세그먼트들(103TG[T0/4] 및 103TG[3T0/4])은 이산 시간 신호의 직교 위상 세그먼트들로서 메모리에 저장된다. 세그먼트들(102TG[0], 102TG[T0/2] 및 102TG[T0])은 대응적으로 0 내지 T0/8의 범위의 시간 간격, 3T0/8 내지 5T0/8의 범위의 시간 간격 및 7T0/8 내지 T0의 범위의 시간 간격에서의 이상적인 발진 파형(102TG)의 세그먼트들이다. 세그먼트들(103TG[T0/4] 및 103TG[3T0/4])은 대응적으로 T0/8 내지 3T0/8의 범위의 시간 간격 및 5T0/8 내지 7T0/8의 범위의 시간 간격에서의 이상적인 발진 파형(103TG)의 세그먼트들이다.
작동 동안, 도 2a에서의 전하 공유 커패시터(150A)가 도 2b에 도시된 바와 같이 프리차지 시간 기간(Ts[n])의 끝에서 목표 전압(VtgA[n])과 동일한 전압 레벨로 충전될 때, 동위상 CSL 제어 신호(CK_CSL_I) 또는 직교 위상 CSL 제어 신호(CK_CSL_Q) 중 어느 하나가 CSL 시간 tL[n]에서 논리 LOW로부터 논리 HIGH로 변경된다. 도 2a 및 도 2b에서, CSL 시간 tL[n] 이후 시간 지속기간(ΔtL) 동안, DAC 제어 신호(CK_DAC)는 논리 LOW에 있으며, 이는 프리차지 스위치(160A) 각각을 연결 해제 상태로 구동하고, 전하 공유 커패시터(150A)의 제1 단자(152A)는 DAC(170A)의 출력 단자(178A)로부터 전기적으로 격리된다.
도 2a 및 도 2b에서, CSL 시간 tL[n] 이후 시간 지속기간(ΔtL) 동안, 정수 n이 짝수 정수인 경우, 동위상 CSL 제어 신호(CK_CSL_I)는 논리 HIGH에 있고, 이는 전하 공유 스위치(140A)를 연결 상태로 구동하며, 직교 위상 CSL 제어 신호(CK_CSL_Q)는 논리 LOW에 있고, 이는 전하 공유 스위치(141A)를 연결 해제 상태로 구동한다. 전하 공유 스위치(140A)의 연결 상태는 연결 노드(102)가 전하 공유 노드(155A)에 전도적으로 연결되게 하는 반면, 전하 공유 스위치(141A)의 연결 해제 상태는 연결 노드(103)와 전하 공유 노드(155A) 사이의 직접적인 전도적 연결을 방지한다. 전하 공유 노드(155A)와 연결 노드(102) 사이의 전도적 연결로 인해, 연결 노드(102)에서의 전압 신호(Vosc_IP)는 CSL 시간 tL[n]에서 전하 공유 노드(155A) 상의 목표 전압(VtgA[n])을 향해 수정된다.
각각의 CSL 시간(예를 들면, tL[2k-2], tL[2k], 또는 tL[2k+2])에서 정수 n이 짝수 정수일 때, 전압 신호(Vosc_IP)는 대응하는 CS 잠금 지점에서 전하 공유 프로세스를 사용하여 정정된다. 도 2d는 일부 실시예들에 따른, 파형 상에서 식별되는 CS 잠금 지점들을 갖는 연결 노드(102)에서의 전압 신호(Vosc_IP)의 파형이다. 각각의 CS 잠금 지점에서, 파형은 전하 공유 노드(155A) 상의 전압에 기초하여 정정된다. 예를 들어, CS 잠금 지점들(Vosc_IP[2k-2], Vosc_IP[2k], 및 Vosc_IP[2k+2])에서의 연결 노드(102)의 전압 신호(Vosc_IP)는 대응적으로 (CSL 시간 tL[2k -2], tL[2k], 또는 tL[2k +2]에 대응하는) 전하 공유 노드(155A)에서의 전압들(VtgA[2k-2], VtgA[2k], 및 VtgA[2k +2])에 기초하여 정정된다.
도 2a 및 도 2b에서, CSL 시간 tL[n] 이후 시간 지속기간(ΔtL) 동안, 정수 n이 홀수 정수인 경우, 동위상 CSL 제어 신호(CK_CSL_I)는 논리 LOW에 있고, 이는 전하 공유 스위치(140A)를 연결 해제 상태로 구동하며, 직교 위상 CSL 제어 신호(CK_CSL_Q)는 논리 HIGH에 있고, 이는 전하 공유 스위치(141A)를 연결 상태로 구동한다. 전하 공유 스위치(140A)의 연결 해제 상태는 연결 노드(102)와 전하 공유 노드(155A) 사이의 직접적인 전도적 연결을 방지하는 반면, 전하 공유 스위치(141A)의 연결 상태는 연결 노드(103)가 전하 공유 노드(155A)에 전도적으로 연결되게 한다. 전하 공유 노드(155A)와 연결 노드(103) 사이의 전도적 연결로 인해, 연결 노드(103)에서의 전압 신호(Vosc_IQ)는 CSL 시간 tL[n]에서 전하 공유 노드(155A) 상의 목표 전압(VtgA[n])을 향해 수정된다.
각각의 CSL 시간(예를 들면, tL[2k-1] 또는 tL[2k+1])에서 정수 n이 홀수 정수일 때, 전압 신호(Vosc_QP)는 대응하는 CS 잠금 지점에서 전하 공유 프로세스를 사용하여 정정된다. 도 2e는 일부 실시예들에 따른, 파형 상에서 식별되는 CS 잠금 지점들을 갖는 연결 노드(103)에서의 전압 신호(Vosc_IQ)의 파형이다. 각각의 CS 잠금 지점에서, 파형은 전하 공유 노드(155A) 상의 전압에 기초하여 정정된다. 예를 들어, CS 잠금 지점들(Vosc_QP [2k-1] 및 Vosc_QP [2k+1])에서의 연결 노드(103)의 전압 신호(Vosc_QP)는 대응적으로 (CSL 시간 tL[2k -1] 또는 tL[2k +1]에 대응하는) 전하 공유 노드(155A)에서의 전압들(VtgA[2k-1] 및 VtgA[2k +1])에 기초하여 정정된다.
도 1a 및 도 2a의 예시적인 실시예들에서, 2 개의 연결 노드에서의 발진 파형들이 다양한 CS 잠금 지점들에서 정정된다. 일부 대안적인 실시예들에서, 2 개 초과의 연결 노드에서의 발진 파형들이 다양한 CS 잠금 지점들에서 정정된다. 예를 들어, 대안적인 실시예들에서, 4 개의 연결 노드에서의 발진 파형들이 다양한 CS 잠금 지점들에서 정정된다.
도 3a는 일부 실시예들에 따른, 전하 공유 회로(380)와 결합되는 링 기반 디지털 제어 발진기(DCO)(300)의 개략 다이어그램이다. 도 3a에서의 DCO(300)는, 노드-접지 커패시터들에 의한 연결 노드들의 모델링에서의 차이를 제외하고는, 도 1a에서의 DCO(100) 및 도 2a에서의 DCO(200)와 동일한 회로 구조를 갖는다. 도 1a의 DCO(100) 및 도 2a의 DCO(200) 각각에서, 2 개의 연결 노드는 대응하는 노드-접지 커패시터들과의 전하 공유 프로세스를 위해 모델링된다. 그렇지만, 도 3a의 DCO(300)에서, 4 개의 연결 노드(102, 103, 104, 및 105)는 대응적으로 노드-접지 커패시터들(132, 133, 134, 및 135)과의 전하 공유 프로세스를 위해 모델링된다. 노드-접지 커패시터(132)는 커패시턴스 값 Co2를 갖고, 노드-접지 커패시터(133)는 커패시턴스 값 Co3을 가지며, 노드-접지 커패시터(134)는 커패시턴스 값 Co4를 갖고, 노드-접지 커패시터(135)는 커패시턴스 값 Co5를 갖는다. 추가적으로, 도 1a의 DCO(100) 및 도 2a의 DCO(200) 각각에서는, 2 개의 연결 노드가 전하 공유 정정을 거친다. 그렇지만, 도 3a의 DCO(300)에서는, 4 개의 연결 노드(102, 103, 104, 및 105) 각각이 전하 공유 정정을 거친다.
도 3a의 전하 공유 회로(380)는 제1 분기 회로(380A) 및 제2 분기 회로(380B)를 포함한다. 제1 분기 회로(380A)는 DCO(300)의 연결 노드들(102 및 103)에 대한 전하 공유 정정을 제공하도록 구성되는 반면, 제2 분기 회로(380B)는 DCO(300)의 연결 노드들(104 및 105)에 대한 전하 공유 정정을 제공하도록 구성된다. 제1 분기 회로(380A)는 도 2a의 전하 공유 회로(280)와 동일하고, 제2 분기 회로(380B)는 제1 분기 회로(380A)와 유사한 회로 구조를 갖는다.
제1 분기 회로(380A)에서, 전하 공유 노드(155A)는 전하 공유 스위치(140A)를 통해 연결 노드(102)에 연결되고 전하 공유 스위치(141A)를 통해 연결 노드(103)에 연결된다. 전하 공유 스위치(140A)의 연결 상태는 동위상 CSL 제어 신호(CK_CSL_I)에 의해 제어된다. 전하 공유 스위치(141A)의 연결 상태는 직교 위상 CSL 제어 신호(CK_CSL_Q)에 의해 제어된다. 전하 공유 스위치들(140A 및 141A)의 연결 상태들에 따라, 전하 공유 커패시터(150A) 상의 전하는 노드-접지 커패시터(132) 상의 전하 또는 노드-접지 커패시터(133) 상의 전하 중 어느 하나와 공유된다. DAC(170A)의 출력 단자(178A)는 프리차지 스위치(160A)를 통해 전하 공유 커패시터(150A)의 제1 단자(152A)에 연결된다. 프리차지 스위치(160A)의 연결 상태는 DAC 제어 신호(CK_DAC)에 의해 제어된다. DAC(170A)는 전압 디지털 워드(DV1[n])를 수신하도록 구성된 입력 단자(172A)를 갖는다. DAC(170A)의 출력 단자(178A)에서의 목표 전압(VtgA[n])은 전압 디지털 워드(DV1[n])로부터 DAC(170A)에 의해 생성된다.
제2 분기 회로(380B)에서, 전하 공유 노드(155B)는 전하 공유 스위치(140B)를 통해 연결 노드(104)에 연결되고 전하 공유 스위치(141B)를 통해 연결 노드(105)에 연결된다. 전하 공유 스위치(140B)의 연결 상태는 동위상 CSL 제어 신호(CK_CSL_I)에 의해 제어된다. 전하 공유 스위치(141B)의 연결 상태는 직교 위상 CSL 제어 신호(CK_CSL_Q)에 의해 제어된다. 전하 공유 스위치들(140B 및 141B)의 연결 상태들에 따라, 전하 공유 커패시터(150B) 상의 전하는 노드-접지 커패시터(134) 상의 전하 또는 노드-접지 커패시터(135) 상의 전하 중 어느 하나와 공유된다. DAC(170B)의 출력 단자(178B)는 프리차지 스위치(160B)를 통해 전하 공유 커패시터(150B)의 제1 단자(152B)에 연결된다. 프리차지 스위치(160B)의 연결 상태는 DAC 제어 신호(CK_DAC)에 의해 제어된다. DAC(170B)는 전압 디지털 워드(DV2[n])를 수신하도록 구성된 입력 단자(172B)를 갖는다. DAC(170B)의 출력 단자(178B)에서의 목표 전압(VtgB[n])은 전압 디지털 워드(DV2[n])로부터 DAC(170B)에 의해 생성된다.
일부 실시예들에서, 전하 공유 스위치들(140A 및 141A)은 대응적으로 제1 분기 1(branch-one) 전하 공유 커패시터 및 제2 분기 1 전하 공유 커패시터로서 구현된다. 전하 공유 스위치들(140B 및 141B)은 대응적으로 제1 분기 2(branch-two) 전하 공유 커패시터 및 제2 분기 2 전하 공유 커패시터로서 구현된다. 전하 공유 커패시터(150A) 및 전하 공유 커패시터(150B)는 대응적으로 분기 1 전하 공유 커패시터 및 분기 2 전하 공유 커패시터로서 구현된다. 프리차지 스위치(160A) 및 프리차지 스위치(160B)는 대응적으로 분기 1 프리차지 스위치 및 분기 2 프리차지 스위치로서 구현된다. DAC(170A) 및 DAC(170B)는 대응적으로 분기 1 DAC 및 분기 2 DAC로서 구현된다.
도 3b는 일부 실시예들에 따른, DAC 제어 신호(CK_DAC), 동위상 CSL 제어 신호(CK_CSL_I), 및 직교 위상 CSL 제어 신호(CK_CSL_Q)의 파형들이다. DAC 제어 신호(CK_DAC)는, Ts[n]과 같은, 프리차지 시간 기간들 각각 동안 논리 HIGH에 유지되고, 여기서 정수 n은 도 3b에 도시된 바와 같이 프리차지 시간 기간들에 대해 4k-4 내지 4k+4의 범위이다. 여기서, k는 양의 정수이다. 프리차지 시간 기간들 내에 있지 않은 시간 기간들 동안, DAC 제어 신호(CK_DAC)는 논리 LOW에 유지된다.
도 3b에서, 동위상 CSL 제어 신호(CK_CSL_I)의 파형 및 직교 위상 CSL 제어 신호(CK_CSL_Q)의 파형에 도시된 바와 같이, 제어 신호(CK_CSL_I) 또는 제어 신호(CK_CSL_Q)의 논리 HIGH 펄스들 각각은 CSL 시간 tL[n]에서 시작되고 CSL 시간 tL[n] 이후 시간 지속기간 ΔtL 동안 논리 HIGH에 유지된다. CSL 시간 tL[n]에 대한 정수 n은, 도 3b에 도시된 바와 같이, 4k-4 내지 4k+4의 범위이며, 여기서 k는 양의 정수이다.
도 3b에서, 제어 신호(CK_CSL_I)의 2 개의 논리 HIGH 펄스마다 제어 신호(CK_CSL_Q)의 2 개의 논리 HIGH 펄스가 뒤따르고, CSL 제어 신호(CK_CSL_Q)의 2 개의 논리 HIGH 펄스마다 CSL 제어 신호(CK_CSL_I)의 2 개의 논리 HIGH 펄스가 뒤따른다. 구체적으로, CSL 시간 tL[4k-4] 및 CSL 시간 tL[4k-3]에서의 제어 신호(CK_CSL_I)의 2 개의 논리 HIGH 펄스에 이어서 CSL 시간 tL[4k-2] 및 CSL 시간 tL[4k-1]에서의 제어 신호(CK_CSL_Q)의 2 개의 논리 HIGH 펄스가 뒤따르고, CSL 시간 tL[4k] 및 CSL 시간 tL[4k+1]에서의 제어 신호(CK_CSL_I)의 2 개의 논리 HIGH 펄스에 이어서 CSL 시간 tL[4k+2] 및 CSL 시간 tL[4k+3]에서의 제어 신호(CK_CSL_Q)의 2 개의 논리 HIGH 펄스가 뒤따른다. CSL 시간 tL[4k-2] 및 CSL 시간 tL[4k-1]에서의 제어 신호(CK_CSL_Q)의 2 개의 논리 HIGH 펄스에 이어서 CSL 시간 tL[4k] 및 CSL 시간 tL[4k+1]에서의 제어 신호(CK_CSL_I)의 2 개의 논리 HIGH 펄스가 뒤따르고, CSL 시간 tL[4k+2] 및 CSL 시간 tL[4k+3]에서의 제어 신호(CK_CSL_Q)의 2 개의 논리 HIGH 펄스에 이어서 CSL 시간 tL[4k+4] 및 CSL 시간 tL[4k+5]에서의 제어 신호(CK_CSL_I)의 2 개의 논리 HIGH 펄스가 뒤따른다(그렇지만 CSL 시간 tL[4k+5]에서의 제어 신호(CK_CSL_I)의 논리 HIGH 펄스는 동 도면에 명시적으로 도시되어 있지 않음). 작동 중에, 도 3a 및 도 3b에 도시된 바와 같이, 프리차지 시간 기간(예를 들면, Ts[n]) 동안, 전하 공유 노드(155A)는 전하 공유 스위치들(140A 및 141A)에 의해 DCO(100)의 연결 노드들(102 및 103)로부터 전기적으로 격리되고, 전하 공유 노드(155B)는 전하 공유 스위치들(140B 및 141B)에 의해 DCO(100)의 연결 노드들(104 및 105)로부터 전기적으로 격리된다.
추가적으로, 전하 공유 노드(155A)는 프리차지 스위치(160A)를 통해 DAC(170A)의 출력 단자(178A)에 전도적으로 연결되고, 전하 공유 노드(155B)는 프리차지 스위치(160B)를 통해 DAC(170B)의 출력 단자(178B)에 전도적으로 연결된다. 프리차지 시간 기간(Ts[n])의 끝에서, 전하 공유 커패시터(150A)는 DAC(170A)의 출력 단자(178A)에서의 목표 전압(VtgA[n])과 동일한 전압 레벨로 충전되고, 전하 공유 커패시터(150B)는 DAC(170B)의 출력 단자(178B)에서의 목표 전압(VtgB[n])과 동일한 전압 레벨로 충전된다.
도 3c는 일부 실시예들에 따른, DCO(300)의 연결 노드들(102 및 103)에서의 이상적인 발진 파형들 및 제1 분기 회로(380A) 내의 전하 공유 노드(155A)에 인가되는 목표 전압들의 플롯 다이어그램이다. 도 3f는 일부 실시예들에 따른, DCO(300)의 연결 노드들(104 및 105)에서의 이상적인 발진 파형들 및 제2 분기 회로(380B) 내의 전하 공유 노드(155B)에 인가되는 목표 전압들의 플롯 다이어그램이다. 도 3c 및 도 3f 각각에서의 수평축은 DCO(300)의 이상적인 발진 주파수(fosc)의 역수인 시간 주기 T0의 단위로 측정되는 시간이다. 도 3c에서의 수직축은 DCO(300)의 연결 노드(102 또는 103)에서의 발진의 진폭이다. 도 3f에서의 수직축은 DCO(300)의 연결 노드(104 또는 105)에서의 발진의 진폭이다.
도 3c에서, 각각의 목표 전압(VtgA[n])의 값은 CSL 시간에서 연결 노드(102)에서의 이상적인 발진 파형(102TG) 또는 연결 노드(103)에서의 이상적인 발진 파형(103TG) 중 어느 하나 상에서 샘플링된다. 구체적으로, 도 3c에 도시된 바와 같이, 목표 전압(VtgA)의 값은, 정수 n이 4k-4, 4k-3, 4k, 4k+1, 또는 4k+4와 동일한 경우, CSL 시간 tL[n]에서 이상적인 발진 파형(102TG) 상에서 샘플링된다. 추가적으로, 목표 전압(VtgA)의 값은, 정수 n이 4k-2, 4k-1, 4k+2, 또는 4k+3과 동일한 경우, CSL 시간 tL[n]에서 이상적인 발진 파형(103TG) 상에서 샘플링된다. 도 3c에서, 이상적인 발진 파형들(102TG 및 103TG) 각각은 DCO(300)의 이상적인 발진 주파수(fosc)의 역수인 시간 주기 T0을 갖는 사인파이다. 이상적인 발진 파형(103TG)의 위상은 π/2의 위상 차이만큼 이상적인 발진 파형(102TG)의 위상보다 뒤처진다.
도 3c에서, 목표 전압(VtgA[n])은 전압 디지털 워드(DV1[n])로부터 DAC(170A)에 의해 생성된다. 일부 실시예들에서, 전압 디지털 워드(DV1[n])는 메모리로부터 페치된다. 일부 실시예들에서, 이상적인 발진 파형들(102TG 및 103TG)의 세그먼트들은 이산 시간 신호의 부분들로서 메모리에 저장된다. 예를 들어, 일부 구현들에서, 세그먼트들(102TG[0], 102TG[T0/2] 및 102TG[T0])은 이산 시간 신호의 동위상 세그먼트들로서 메모리에 저장되는 반면, 세그먼트들(103TG[T0/4] 및 103TG[3T0/4])은 이산 시간 신호의 직교 위상 세그먼트들로서 메모리에 저장된다. 세그먼트들(102TG[0], 102TG[T0/2] 및 102TG[T0])은 대응적으로 0 내지 T0/8의 범위의 시간 간격, 3T0/8 내지 5T0/8의 범위의 시간 간격 및 7T0/8 내지 T0의 범위의 시간 간격에서의 이상적인 발진 파형(102TG)의 세그먼트들이다. 세그먼트들(103TG[T0/4] 및 103TG[3T0/4])은 대응적으로 T0/8 내지 3T0/8의 범위의 시간 간격 및 5T0/8 내지 7T0/8의 범위의 시간 간격에서의 이상적인 발진 파형(103TG)의 세그먼트들이다.
도 3f에서, 각각의 목표 전압(VtgB[n])의 값은 CSL 시간에서 연결 노드(104)에서의 이상적인 발진 파형(104TG) 또는 연결 노드(105)에서의 이상적인 발진 파형(105TG) 중 어느 하나 상에서 샘플링된다. 구체적으로, 도 3f에 도시된 바와 같이, 목표 전압(VtgB)의 값은, 정수 n이 4k-4, 4k-3, 4k, 4k+1, 또는 4k+4와 동일한 경우, CSL 시간 tL[n]에서 이상적인 발진 파형(104TG) 상에서 샘플링된다. 추가적으로, 목표 전압(VtgB)의 값은, 정수 n이 4k-2, 4k-1, 4k+2, 또는 4k+3과 동일한 경우, CSL 시간 tL[n]에서 이상적인 발진 파형(105TG) 상에서 샘플링된다. 도 3c에서, 이상적인 발진 파형들(104TG 및 105TG) 각각은 DCO(300)의 이상적인 발진 주파수(fosc)의 역수인 시간 주기(T0)를 갖는 사인파이다. 이상적인 발진 파형(105TG)의 위상은 π/2의 위상 차이만큼 이상적인 발진 파형(104TG)의 위상보다 뒤처진다.
도 3f에서, 목표 전압(VtgB[n])은 전압 디지털 워드(DV2[n])로부터 DAC(170B)에 의해 생성된다. 일부 실시예들에서, 전압 디지털 워드(DV2[n])는 메모리로부터 페치된다. 일부 실시예들에서, 이상적인 발진 파형들(104TG 및 105TG)의 세그먼트들은 이산 시간 신호의 부분들로서 메모리에 저장된다. 예를 들어, 일부 구현들에서, 세그먼트들(104TG[0], 104TG[T0/2] 및 104TG[T0])은 이산 시간 신호의 동위상 세그먼트들로서 메모리에 저장되는 반면, 세그먼트들(105TG[T0/4] 및 105TG[3T0/4])은 이산 시간 신호의 직교 위상 세그먼트들로서 메모리에 저장된다. 세그먼트들(104TG[0], 104TG[T0/2] 및 104TG[T0])은 대응적으로 0 내지 T0/8의 범위의 시간 간격, 3T0/8 내지 5T0/8의 범위의 시간 간격 및 7T0/8 내지 T0의 범위의 시간 간격에서의 이상적인 발진 파형(104TG)의 세그먼트들이다. 세그먼트들(105TG[T0/4] 및 105TG[3T0/4])은 대응적으로 T0/8 내지 3T0/8의 범위의 시간 간격 및 5T0/8 내지 7T0/8의 범위의 시간 간격에서의 이상적인 발진 파형(105TG)의 세그먼트들이다.
도 3b에서, 각각의 프리차지 시간 기간(Ts[n]) 이후에, 제어 신호(CK_CSL_I 또는 CK_CSL_Q)의 논리 HIGH 펄스가 CSL 시간 tL[n]에서 개시된다. 도 3b에서, 정수 n은 4k-4 내지 4k+4의 범위이며, 여기서 k는 양의 정수이다. 작동 동안, 프리차지 시간 기간(Ts[n])의 끝에서, 전하 공유 커패시터(150A)는 DAC(170A)의 출력 단자(178A)에서의 목표 전압(VtgA[n])과 동일한 전압 레벨로 충전되고, 전하 공유 커패시터(150B)는 DAC(170B)의 출력 단자(178B)에서의 목표 전압(VtgB[n])과 동일한 전압 레벨로 충전된다. 이어서, CSL 시간 tL[n]에서, 제어 신호(CK_CSL_I) 또는 제어 신호(CK_CSL_Q) 중 어느 하나가 논리 LOW로부터 논리 HIGH로 변경되며, 이는 대응하는 논리 HIGH 펄스를 시작한다. 도 3a 및 도 3b에서, CSL 시간 tL[n] 이후 시간 지속기간(ΔtL) 동안, DAC 제어 신호(CK_DAC)가 논리 LOW로 유지되기 때문에, 전하 공유 노드(155A)는 프리차지 스위치(160A)에 의해 DAC(170A)의 출력 단자(178A)로부터 전기적으로 격리되고, 전하 공유 노드(155B)는 프리차지 스위치(160B)에 의해 DAC(170B)의 출력 단자(178B)로부터 전기적으로 격리된다.
도 3a 및 도 3b에서, CSL 시간 tL[n] 이후 시간 지속기간(ΔtL) 동안, 4k-4, 4k-3, 4k, 4k+1, 또는 4k+4와 동일한 정수 n에 대해, 제어 신호(CK_CSL_I)는 논리 HIGH에 있고 제어 신호(CK_CSL_Q)는 논리 LOW에 있다. 제어 신호들(CK_CSL_I 및 CK_CSL_Q)의 논리 레벨들로 인해, 연결 노드(102)는 전하 공유 스위치(140A)를 통해 전하 공유 노드(155A)에 전도적으로 연결되는 반면, 전하 공유 스위치(141A)는 연결 노드(103)와 전하 공유 노드(155A) 사이의 직접적인 전도적 연결을 방지한다. 추가적으로, 제어 신호들(CK_CSL_I 및 CK_CSL_Q)의 논리 레벨들로 인해, 연결 노드(104)는 전하 공유 스위치(140B)를 통해 전하 공유 노드(155B)에 전도적으로 연결되는 반면, 전하 공유 스위치(141B)는 연결 노드(105)와 전하 공유 노드(155B) 사이의 직접적인 전도적 연결을 방지한다.
결과적으로, CSL 시간 tL[n] 이후 시간 지속기간(ΔtL) 동안, 4k-4, 4k-3, 4k, 4k+1, 또는 4k+4와 동일한 정수 n에 대해, 전하 공유 노드(155A)와 연결 노드(102) 사이의 전도적 연결 및 전하 공유 노드(155B)와 연결 노드(104) 사이의 전도적 연결로 인해, 연결 노드(102)에서의 전압 신호(Vosc_IP)와 연결 노드(104)에서의 전압 신호(Vosc_IN)가 양쪽 모두 전하 공유 프로세스에 기초하여 정정된다. CSL 시간 tL[n]에서, 연결 노드(102)에서의 전압 신호(Vosc_IP)는 전하 공유 노드(155A) 상의 목표 전압(VtgA[n])을 향해 수정되는 반면, 연결 노드(104)에서의 전압 신호(Vosc_IN)는 전하 공유 노드(155B) 상의 목표 전압(VtgB[n])을 향해 수정된다.
(4k-4, 4k-3, 4k, 4k+1, 또는 4k+4와 동일한 정수 n에 대한) 각각의 CSL 시간 tL[n]은 전압 신호(Vosc_IP)의 파형 상의 도 3d에서의 제1 CS 잠금 지점 및 전압 신호(Vosc_IN)의 파형 상의 도 3g에서의 제2 CS 잠금 지점에 대응한다.
도 3d에서의 CS 잠금 지점들은 Vosc_IP[4k-4], Vosc_IP[4k-3], Vosc_IP[4k], Vosc_IP[4k+1], 및 Vosc_IP[4k+4]를 포함한다. 각각의 CS 잠금 지점에서, 전압 신호(Vosc_IP)의 파형은 동일한 CSL 시간 tL[n]에서 전하 공유 노드(155A) 상의 전압에 기초하여 정정된다. 예를 들어, CS 잠금 지점(Vosc_IP[4k])에서의 연결 노드(102)의 전압 신호(Vosc_IP)는 전하 공유 노드(155A)의 대응하는 전압(VtgA[4k])에 기초하여 정정되고, CS 잠금 지점(Vosc_IP[4k+1])에서의 연결 노드(102)의 전압 신호(Vosc_IP)는 전하 공유 노드(155A)의 대응하는 전압(VtgA[4k +1])에 기초하여 정정된다.
도 3g에서의 CS 잠금 지점들은 Vosc_IN[4k-4], Vosc_IN[4k-3], Vosc_IN[4k], Vosc_IN[4k+1], 및 Vosc_IN[4k+4]를 포함한다. 각각의 CS 잠금 지점에서, 전압 신호(Vosc_IN)의 파형은 동일한 CSL 시간 tL[n]에서 전하 공유 노드(155B) 상의 전압에 기초하여 정정된다. 예를 들어, CS 잠금 지점(Vosc_IN[4k])에서의 연결 노드(104)의 전압 신호(Vosc_IN)는 전하 공유 노드(155B)의 대응하는 전압(VtgB[4k])에 기초하여 정정되고, CS 잠금 지점(Vosc_IN[4k+1])에서의 연결 노드(104)의 전압 신호(Vosc_IN)는 전하 공유 노드(155B)의 대응하는 전압(VtgB[4k+1])에 기초하여 정정된다.
도 3a 및 도 3b에서, CSL 시간 tL[n] 이후 시간 지속기간(ΔtL) 동안, 4k-2, 4k-1, 4k+2, 또는 4k+3과 동일한 정수 n에 대해, 제어 신호(CK_CSL_I)는 논리 LOW에 있고 제어 신호(CK_CSL_Q)는 논리 HIGH에 있다. 제어 신호들(CK_CSL_I 및 CK_CSL_Q)의 논리 레벨들로 인해, 연결 노드(103)는 전하 공유 스위치(141A)를 통해 전하 공유 노드(155A)에 전도적으로 연결되는 반면, 전하 공유 스위치(140A)는 연결 노드(102)와 전하 공유 노드(155A) 사이의 직접적인 전도적 연결을 방지한다. 추가적으로, 제어 신호들(CK_CSL_I 및 CK_CSL_Q)의 논리 레벨들로 인해, 연결 노드(105)는 전하 공유 스위치(141B)를 통해 전하 공유 노드(155B)에 전도적으로 연결되는 반면, 전하 공유 스위치(140B)는 연결 노드(104)와 전하 공유 노드(155B) 사이의 직접적인 전도적 연결을 방지한다.
결과적으로, CSL 시간 tL[n] 이후 시간 지속기간(ΔtL) 동안, 4k-2, 4k-1, 4k+2, 또는 4k+3과 동일한 정수 n에 대해, 전하 공유 노드(155A)와 연결 노드(103) 사이의 전도적 연결 및 전하 공유 노드(155B)와 연결 노드(105) 사이의 전도적 연결로 인해, 연결 노드(103)에서의 전압 신호(Vosc_QP)와 연결 노드(105)에서의 전압 신호(Vosc_QN)가 양쪽 모두 수정된다. CSL 시간 tL[n]에서, 연결 노드(103)에서의 전압 신호(Vosc_QP)는 전하 공유 노드(155A) 상의 목표 전압(VtgA[n])을 향해 수정되는 반면, 연결 노드(105)에서의 전압 신호(Vosc_QN)는 전하 공유 노드(155B) 상의 목표 전압(VtgB[n])을 향해 수정된다.
(4k-2, 4k-1, 4k+2, 또는 4k+3과 동일한 정수 n에 대한) 각각의 CSL 시간 tL[n]은 전압 신호(Vosc_QP)의 파형 상의 도 3e에서의 제1 CS 잠금 지점 및 전압 신호(Vosc_QN)의 파형 상의 도 3h에서의 제2 CS 잠금 지점에 대응한다.
도 3e에서의 CS 잠금 지점들은 Vosc_QP[4k-2], Vosc_QP[4k-1], Vosc_QP[4k+2], 및 Vosc_QP[4k+3]을 포함한다. 각각의 CS 잠금 지점에서, 전압 신호(Vosc_QP)의 파형은 동일한 CSL 시간 tL[n]에서 전하 공유 노드(155A) 상의 전압에 기초하여 정정된다. 예를 들어, CS 잠금 지점(Vosc_QP[4k+2])에서의 연결 노드(103)의 전압 신호(Vosc_QP)는 전하 공유 노드(155A)의 대응하는 전압(VtgA[4k+2])에 기초하여 정정되고, CS 잠금 지점(Vosc_QP[4k+3])에서의 연결 노드(103)의 전압 신호(Vosc_QP)는 전하 공유 노드(155A)의 대응하는 전압(VtgA[4k +3])에 기초하여 정정된다.
도 3h에서의 CS 잠금 지점들은 Vosc_QN[4k-2], Vosc_QN[4k-1], Vosc_QN[4k+2], 및 Vosc_QN[4k+3]을 포함한다. 각각의 CS 잠금 지점에서, 전압 신호(Vosc_QN)의 파형은 동일한 CSL 시간 tL[n]에서 전하 공유 노드(155B) 상의 전압에 기초하여 정정된다. 예를 들어, CS 잠금 지점(Vosc_QN[4k+2])에서의 연결 노드(105)의 전압 신호(Vosc_QN)는 전하 공유 노드(155B)의 전압(VtgB[4k+2])에 기초하여 정정되고, CS 잠금 지점(Vosc_QN[4k+3])에서의 연결 노드(105)의 전압 신호(Vosc_QN)는 전하 공유 노드(155B)의 전압(VtgB[4k+3])에 기초하여 정정된다.
일부 실시예들에서, DAC 제어 신호(CK_DAC), 동위상 CSL 제어 신호(CK_CSL_I), 및 직교 위상 CSL 제어 신호(CK_CSL_Q)는 펄스 생성 회로에 의해 생성된다. 도 5a는 일부 실시예들에 따른, 펄스 생성 회로(500)의 개략 다이어그램이다. 펄스 생성 회로(500)는 DAC 펄스 생성기(510), CSL 펄스 생성기(520) 및 펄스 선택기(530)를 포함한다. 도 5a에서, CSL 클록 신호(FIN_CSL)가 펄스 생성 회로(500)에 의해 입력(502)에 수신되고, DAC 제어 신호(CK_DAC)가 DAC 펄스 생성기(510)의 출력(505)에 생성되며, CSL 제어 신호들(CK_CSL_I 및 CK_CSL_Q)이 대응적으로 펄스 선택기(530)의 출력들(538 및 539)에 생성된다. 펄스 선택기(530)에 의해 수신되는 CSL 위상 선택 신호(IQ_SEL)는 CSL 제어 신호(CK_CSL_I)가 출력(538)에 생성되는지 또는 CSL 제어 신호(CK_CSL_Q)가 출력(539)에 생성되는지를 결정한다.
DAC 펄스 생성기(510)는 인버터들(511 내지 514), AND 게이트(518), 및 커패시터 뱅크 회로(515)를 포함한다. 인버터(514)의 출력은 인버터(512)를 갖는 제1 경로를 통해 AND 게이트(518)의 제1 입력에 연결되고 인버터들(511 및 513)을 갖는 제2 경로를 통해 AND 게이트(518)의 제2 입력에 연결된다. 제1 경로와 제2 경로 사이의 지연 시간 차이는 AND 게이트(518)의 출력(505)에서의 펄스 폭을 결정한다. 인버터(511)와 인버터(513) 사이의 연결 노드에 연결되는 커패시터 뱅크 회로(515)는 제2 경로의 지연 시간을 변경하고 결과적으로 DAC 펄스의 펄스 폭을 변경하도록 작동한다.
CSL 펄스 생성기(520)는 인버터들(521 내지 523), AND 게이트(528), 및 커패시터 뱅크 회로(525)를 포함한다. DAC 펄스 생성기(510)의 출력(505)은 인버터(522)를 갖는 제1 경로를 통해 AND 게이트(528)의 제1 입력에 연결되고 인버터들(521 및 523)을 갖는 제2 경로를 통해 AND 게이트(528)의 제2 입력에 연결된다. 제1 경로와 제2 경로 사이의 지연 시간 차이는 펄스 선택기(530)의 입력(507)에서의 CSL 제어 신호의 펄스 폭을 결정한다. 인버터(521)와 인버터(523) 사이의 연결 노드에 연결되는 커패시터 뱅크 회로(525)는 제2 경로의 지연 시간을 변경하고 결과적으로 출력(538) 또는 출력(539)에서의 CSL 제어 신호의 펄스 폭을 변경하도록 작동한다.
펄스 선택기(530)는 제1 스위치(531) 및 제2 스위치(532)를 포함한다. 제1 스위치(531)는 펄스 선택기(530)의 입력(507)과 펄스 선택기(530)의 출력(538) 사이에 연결된다. 제2 스위치(532)는 펄스 선택기(530)의 입력(507)과 펄스 선택기(530)의 출력(539) 사이에 연결된다. 제1 스위치(531)는 CSL 위상 선택 신호(IQ_SEL)에 의해 직접 제어되고, 제2 스위치(532)는 인버터(535)를 통해 CSL 위상 선택 신호(IQ_SEL)에 의해 제어된다. CSL 위상 선택 신호(IQ_SEL)가 논리 HIGH에 있을 때, 제1 스위치(531)는 연결 상태에 있는 반면 제2 스위치(532)는 연결 해제 상태에 있다. CSL 위상 선택 신호(IQ_SEL)가 논리 HIGH에 있을 때, 제1 스위치(531)는 연결 해제 상태에 있는 반면 제2 스위치(532)는 연결 상태에 있다.
도 5b는 일부 실시예들에 따른, 도 5a에서의 펄스 생성 회로(500)의 다양한 입력 및 출력 단자들에서의 신호들의 파형들이다. 일부 실시예들에서, 도 5b에서의 CSL 클록 신호(FIN_CSL)는 클록 게이팅 회로를 사용하여 기준 발진 신호를 게이팅하는 것에 의해 기준 발진 신호로부터 생성되고, CSL 클록 신호는 기준 발진 신호의 기준 주파수(fREF)와 동일한 주파수를 갖는다. CSL 클록 신호(FIN_CSL)의 시간 주기는 1/fREF이다. 각각의 DAC 펄스(551, 552, 553 또는 554)의 하강 에지는 CSL 클록 신호(FIN_CSL)의 상승 에지와 정렬된다. 각각의 CSL 제어 펄스(561, 562, 563 또는 564)의 상승 에지는 또한 CSL 클록 신호(FIN_CSL)의 상승 에지와 정렬된다. 각각의 DAC 펄스(551, 552, 553, 또는 554)의 펄스 폭(Ts)은 DAC 펄스 생성기(510)의 커패시터 뱅크 회로(515)의 커패시턴스 값에 의존한다. 커패시터 뱅크 회로(515)의 커패시턴스 값이 클수록, 각각의 DAC 펄스(551, 552, 553 또는 554)의 펄스 폭(Ts)은 작아진다. 각각의 CSL 제어 펄스(561, 562, 563, 또는 564)의 펄스 폭(Δt)은 CSL 펄스 생성기(520)의 커패시터 뱅크 회로(525)의 커패시턴스 값에 의존한다. 커패시터 뱅크 회로(525)의 커패시턴스 값이 클수록, 각각의 CSL 제어 펄스(561, 562, 563 또는 564)의 펄스 폭(Δt)은 커진다.
도 6은 일부 실시예들에 따른, 다양한 연결 노드들의 파형들 상의 CS 잠금 지점들에서의 목표 전압들을 생성하기 위한 전압 디지털 워드들을 제공하도록 구성된 디지털 기준 파형 생성기(DRWG)(600)의 개략 다이어그램이다. 도 6에서, DRWG(600)는 입력(601)에서 CSL 클록 신호(FIN_CSL)를 수신하고 입력(605)에서 주파수 제어 워드들(FCWF)을 수신하며, DRWG(600)는 대응적으로 출력들(608A 및 608B)에서 전압 디지털 워드들(DV1[n] 및 DV2[n])을 생성한다. DRWG(600)의 출력들(608A 및 608B)은 대응적으로 전하 공유 회로(380) 내의 DAC(170A)의 입력(172A) 및 DAC(170B)의 입력(172B)에 결합된다. 전하 공유 회로(380)는 DCO(300) 내의 연결 노드들(102, 103, 104, 및 105)에 대한 전하 공유 정정을 제공하기 위해 DCO(300)에 결합된다. 전하 공유 회로(380) 및 DCO(300)의 구성들 및 작동들은 도 3a 내지 도 3h와 관련하여 이전에 기술되어 있다.
도 6에서, DRWG(600)는 기준 분수 누산기(620), ROM(650), 공유 IQ 제어(640), 곱셈기(630), 및 가산기(670A 및 670B)를 포함한다. 기준 분수 누산기(620)는 입력(601)으로부터 CSL 클록 신호(FIN_CSL)를 수신하고 입력(605)으로부터 주파수 제어 워드들(FCWF)을 수신한다. 기준 분수 누산기(620)의 출력은 공유 IQ 제어(640) 및 ROM(650)에 결합된다. 공유 IQ 제어(640)의 출력은 CSL 위상 선택 신호(IQ_SEL)를 제공하기 위한 DRWG(600)의 출력(609)이다. ROM(650)의 출력은 곱셈기(630)에 연결된다. 곱셈기(630)의 출력은 가산기들(670A 및 670B) 양쪽 모두에 결합된다. 가산기(670A)의 출력은 전압 디지털 워드들(DV1[n])을 제공하기 위한 DRWG(600)의 출력(608A)이다. 가산기(670B)의 출력은 전압 디지털 워드들(DV2[n])을 제공하기 위한 DRWG(600)의 출력(608B)이다.
도 6의 DRWG(600)에서, DCO(300)의 연결 노드들(102 및 103)에서의 이상적인 발진 파형들은 ROM(650)에 저장된다. 일부 실시예들에서, DCO(300)의 연결 노드들(102 및 103)에서의 이상적인 발진 파형들은 이산 시간 신호의 동위상 세그먼트들 및 직교 위상 세그먼트들을 포함하는 합성 발진 파형으로서 저장된다. 일부 실시예들에서, 합성 발진 파형은 M 개의 데이터 포인트를 가지며, 각각의 데이터 포인트는 0부터 M-1까지 라벨링되는 하나의 이산 시간에서의 합성 발진 파형의 진폭에 대응한다. 일부 구현들에서 사용되는 정수 M의 예들은 8, 16, 32 및 64를 포함한다. 일부 실시예들에서, 구현에서 사용되는 정수 M은 1024이다. 각각의 이산 시간에서의 합성 발진 파형의 진폭은 디지털 워드(DV(i))에 의해 표현되며, 여기서 인덱스 i는 0 내지 M-1의 범위이다.
도 6에서, 기준 발진 신호(fREF) 및 전하 공유 신호(CSL)는 AND 게이트(610)의 입력 단자들에 결합되고, CSL 클록 신호(FIN_CSL)는 AND 게이트(610)의 출력 단자에서 생성된다. CSL 클록 신호(FIN_CSL)는 전하 공유 신호(CSL)를 사용하여 기준 발진 신호(fREF)를 게이팅하는 것에 의해 생성된다. 도 6에서, DRWG(600)와 전하 공유 회로(380) 사이에 DRWG 결합(690)이 형성된다. DRWG 결합(690)은 DRWG(600)의 출력(608A)과 DAC(170A)의 입력(172A) 사이의 제1 연결 및 DRWG(600)의 출력(608B)과 DAC(170B)의 입력(172B) 사이의 제2 연결을 포함한다.
도 7a는 일부 실시예들에 따른, 합성 발진 파형의 플롯 다이어그램이다. 도 7a에서, 합성 발진 파형의 진폭들을 표현하기 위한 디지털 워드들은 8 비트 부호 있는 정수들이다. 동위상 "I" 세그먼트들은 0 내지 M/8의 범위의 인덱스 i, 3M/8 내지 5M/8의 범위의 인덱스 i, 및 7M/8 내지 M의 범위의 인덱스 i를 갖는 디지털 워드들(DV(i))을 포함한다. 직교 위상 "Q" 세그먼트들은 M/8 내지 3M/8의 범위의 인덱스 i 및 5M/8 내지 7M/8의 범위의 인덱스 i를 갖는 디지털 워드들(DV(i))을 포함한다.
0 내지 M/8의 범위의 인덱스에 대응하는 동위상 "I" 세그먼트는 sin(0)부터 sin(2π*/8)까지의 동위상 사인파의 진폭들을 나타낸다. 3M/8 내지 5M/8의 범위의 인덱스에 대응하는 동위상 "I" 세그먼트는 sin(2π*3/8)부터 sin(2π*5/8)까지의 동위상 사인파의 진폭들을 나타낸다. 7M/8 내지 M의 범위의 인덱스에 대응하는 동위상 "I" 세그먼트는 sin(2π*7/8)부터 sin(2π)까지의 동위상 사인파의 진폭들을 나타낸다. 각각의 동위상 "I" 세그먼트에 대한 인덱스 범위는 도 7a에서 식별자 "I"로 라벨링되어 있다.
M/8 내지 3M/8의 범위의 인덱스에 대응하는 직교 위상 "Q" 세그먼트는 sin(2π*/8)부터 sin(2π*3/8)까지의 직교 위상 사인파의 진폭들을 나타낸다. 5M/8 내지 7M/8의 범위의 인덱스에 대응하는 직교 위상 "Q" 세그먼트는 sin(2π*5/8)부터 sin(2π*7/8)까지의 직교 위상 사인파의 진폭들을 나타낸다. 각각의 직교 위상 "Q" 세그먼트에 대한 인덱스 범위는 도 7a에서 식별자 "Q"로 라벨링되어 있다.
전하 공유 회로(380) 및 DCO(300)의 작동들 동안, 도 3a 내지 도 3h에 도시된 바와 같이, 각각의 DAC 펄스는 프리차지 시간 기간(Ts[n])에 대응하는 펄스 폭을 가지며, CSL 제어 신호(CK_CSL_I 또는 CK_CSL_Q)에서의 각각의 CSL 제어 펄스는 CSL 시간 tL[n]에서 시작하는 상승 에지를 갖는다. 일부 실시예들에서, 예컨대, 도 5a 및 도 5b에 도시된 바와 같은 예들에서, 각각의 DAC 펄스의 하강 에지 및 각각의 CSL 제어 신호의 상승 에지는 CSL 클록 신호(FIN_CSL)와 동기화된다. 도 6에서, CSL 클록 신호(FIN_CSL)가 또한 DRWG(600)의 입력(601)에 제공된다. DRWG(600)가 CSL 클록 신호(FIN_CSL)로 클록킹되는 동안, 출력들(608A 및 608B)에서 대응적으로 DRWG(600)에 의해 생성되는 전압 디지털 워드들(DV1[n] 및 DV2[n])은 DAC 펄스들과 동기화된다. 일부 실시예들에서, 도 6에 도시된 바와 같이, CSL 클록 신호(FIN_CSL)는 전하 공유 신호(CSL)를 사용하여 기준 발진 신호(fREF)를 게이팅하는 것에 의해 생성된다. 2 개의 인접한 CSL 제어 펄스는, 도 3b 및 도 5b에 도시된 바와 같이, 1/fREF의 시간 차이만큼 분리된다. 결과적으로, 도 3c 내지 도 3h에서의 파형들 상의 2 개의 인접한 CS 잠금 지점들도 1/fREF의 시간 차이만큼 분리된다.
파형들 상의 CS 잠금 지점들에 대한 전압 디지털 워드들(DV1[n] 및 DV2[n])은 ROM(650)에 저장된 합성 발진 파형 상의 선택된 CS 잠금 지점들에 대한 디지털 워드들(DV[j*M/m])에 기초하여 생성된다. 여기서, 정수 j(0 내지 m-1의 범위임)는 ROM(650)에 있는 데이터 포인트들로부터 선정되는 선택된 CS 잠금 지점의 인덱스이고, 정수 m은 합성 발진 파형 상의 선택된 CS 잠금 지점들의 총수를 나타낸다. 정수 M은 합성 발진 파형에 대한 ROM(650)에 저장된 데이터 포인트들의 수이다. 도 7a의 예에서, 정수 m은 8과 동일하다. 디지털 워드들(DV[0], DV[M/8], DV[2M/8], DV[3M/8], DV[4M/8], DV[5M/8], DV[6M/8], 및 DV[7M/8])은 도 7a에서의 합성 발진 파형 상의 선택된 CS 잠금 지점들의 진폭들을 나타낸다. 디지털 워드들(DV[0], DV[M/8], DV[4M/8], 및 DV[5M/8])은 동위상 "I" 세그먼트들 중 하나로부터 선택된다. 디지털 워드들(DV[2M/8], DV[3M/8], DV[6M/8], 및 DV[7M/8])은 직교 위상 "Q" 세그먼트들 중 하나로부터 선택된다.
특정 예에서, 정수 m=8이고 정수 M = 32일 때, 선택된 CS 잠금 지점들에 대한 디지털 워드들은 디지털 워드들(DV[0], DV[4], DV[8], DV[12], DV[16], DV[20], DV[24], 및 DV[28])이다. 디지털 워드들(DV[0], DV[4], DV[16], 및 DV[20])은 동위상 "I" 세그먼트들 중 하나로부터 선택된다. 디지털 워드들(DV[8], DV[12], DV[24], 및 DV[28])은 직교 위상 "Q" 세그먼트들 중 하나로부터 선택된다.
도 6에서의 DRWG(600)의 작동에서, CSL 클록 신호(FIN_CSL)의 각각의 클록 사이클에서, ROM(650)에 있는 선택된 CS 잠금 지점들에 대한 디지털 워드들 중 하나가 출력(608A)에서의 전압 디지털 워드(DV1[n]) 및 출력(608B)에서의 전압 디지털 워드(DV2[n])로 변환된다. 구체적으로, 기준 분수 누산기(620)에 의해 지정되는 바와 같은 데이터 어드레스에 기초하여 ROM(650)에 있는 디지털 워드(DV[j*M/m])가 선택된 후에, 디지털 워드(DV[j*M/m])는 가산기들(670A 및 670B)로 송신된다. 일부 실시예들에서, ROM(650)으로부터 페치되는 디지털 워드(DV[j*M/m])가 가산기(670A)로 직접 송신되는 반면, 디지털 워드(DV[j*M/m])가 곱셈기(630)에서의 진폭 반전 연산(amplitude inversion operation) 이후에 가산기(670B)로 송신된다. 곱셈기(630)의 입력(632)에 수신되는 wave_slope 신호는 디지털 워드(DV[j*M/m])가 진폭 반전 연산을 거치는지 여부를 결정한다. 공통 모드 신호(wave_cm)가 곱셈기(630)로부터 수신되는 디지털 워드에 가산된 후에 출력(608A)에서의 전압 디지털 워드(DV1[n])가 가산기(670A)로부터 생성된다. 공통 모드 신호(wave_cm)가 곱셈기(630)로부터 수신되는 디지털 워드에 가산된 후에 출력(608B)에서의 전압 디지털 워드(DV2[n])가 가산기(670B)로부터 생성된다.
디지털 워드(DV[j*M/m])가 ROM(650)으로부터 페치되기 전에, 디지털 워드(DV[j*M/m])에 대한 데이터 어드레스가 기준 분수 누산기(620)에 의해 지정된다. 기준 분수 누산기(620)는 또한 디지털 워드(DV[j*M/m])가 위치하는 세그먼트의 유형을 지정하고 디지털 워드(DV[j*M/m])를 공유 IQ 제어(640)에 연관시키는 세그먼트의 유형을 제공한다. 디지털 워드(DV[j*M/m])를 연관시키는 세그먼트의 유형에 기초하여, CSL 위상 선택 신호(IQ_SEL)가 세그먼트의 유형을 식별해 주기 위해 공유 IQ 제어(640)의 출력(609)에 생성되며, 이 세그먼트의 유형을 바탕으로 전압 디지털 워드들(DV1[n] 및 DV2[n])이 디지털 워드(DV[j*M/m])로부터 생성된다. 일부 실시예들에서, 디지털 워드(DV[j*M/m])가 동위상 "I" 세그먼트에 있을 때 CSL 위상 선택 신호(IQ_SEL)는 논리 HIGH에 있지만, 디지털 워드(DV[j*M/m])가 직교 위상 "Q" 세그먼트에 있을 때 CSL 위상 선택 신호(IQ_SEL)는 논리 LOW에 있다.
공유 IQ 제어(640)의 출력(609)에서의 CSL 위상 선택 신호(IQ_SEL)는 도 5a에서의 펄스 생성 회로(500)의 펄스 선택기(530)에 결합된다. 전압 디지털 워드들(DV1[n] 및 DV2[n]) 각각이 동위상 "I" 세그먼트들 중 하나에 있는 경우, 제어 신호(CK_CSL_I)에 대한 CSL 제어 펄스가 펄스 생성 회로(500)에 의해 생성된다. 전압 디지털 워드들(DV1[n] 및 DV2[n]) 각각이 직교 위상 "Q" 세그먼트들 중 하나에 있는 경우, 제어 신호(CK_CSL_Q)에 대한 CSL 제어 펄스가 펄스 생성 회로(500)에 의해 생성된다.
작동 동안, 도 7a에서의 합성 발진 파형의 예에서, 디지털 워드들(DV[0], DV[M/8], DV[2M/8], DV[3M/8], DV[4M/8], DV[5M/8], DV[6M/8], 및 DV[7M/8])이 ROM(650)으로부터 순차적으로 페치되고 대응적으로 전압 디지털 워드들(DV1[n] 및 DV2[n])로 변환된다. 발진 사이클에서의 첫 번째 CS 잠금 지점은 디지털 워드(DV[0])에 의해 표현되고, 발진 사이클에서의 마지막 CS 잠금 지점은 디지털 워드(DV[7M/8])에 의해 표현된다. 현재 발진 사이클에서의 마지막 CS 잠금 지점에 대한 디지털 워드(DV[7M/8])가 페치되어 변환된 후에, 다음 발진 사이클에서의 첫 번째 CS 잠금 지점에 대한 디지털 워드(DV[0])가 페치되어 변환되고, 이어서 첫 번째 CS 잠금 지점에 후속하는 나머지 CS 잠금 지점들에 대한 디지털 워드들이 순차적으로 페치되어 변환된다. CS 잠금 지점들에 대한 전압 디지털 워드들을 출력하는 이 프로세스가 발진 사이클마다 반복된다.
CS 잠금 지점들에 대한 전압 디지털 워드들(DV1[n] 및 DV2[n]) 각각이 도 6에서의 DRWG(600)의 출력들(608A 및 608B)에서 생성될 때, 대응하는 CSL 위상 선택 신호(IQ_SEL)가 동기하여 DRWG(600)의 출력(609)에 생성된다. 도 6의 삽도(inset)(680)는 CSL 클록 신호(FIN_CSL)의 클록 사이클들에 동기화되는 CSL 위상 선택 신호(IQ_SEL)의 예시적인 출력이다. 출력 패턴 "IQQIIQQI"는 도 7a에서의 디지털 워드들(DV[M/8], DV[2M/8], DV[3M/8], DV[4M/8], DV[5M/8], DV[6M/8], DV[7M/8], 및 DV[0])이 순차적으로 페치되어 변환되는 시간 기간 동안의 CSL 위상 선택 신호(IQ_SEL)를 나타낸다.
도 6의 DRWG(600)에서, CS 잠금 지점들에 대한 데이터 어드레스들 및 세그먼트들의 연관된 유형이 기준 분수 누산기(620)에 의해 지정되기 전에, 합성 발진 파형 상의 선택된 CS 잠금 지점들의 총수가 결정된다. 일부 실시예들에서, 발진 파형의 주기(1/fosc)당 선택된 CS 잠금 지점들의 총수(예를 들면, 정수 m)는, 방정식 m=1/FCWF에 기초하여, DRWG(600)의 입력(605)에 수신되는 주파수 제어 워드들(FCWF)에 의해 결정된다. 도 7a의 예에서, m =8이고, FCWF =0.125이다. 발진 파형의 하나의 주기(1/fosc)에 대한 다양한 수의 선택된 CS 잠금 지점들을 제공하는 다른 예들이 도 7b 내지 도 7e에 도시되어 있다.
도 7b에서, 주파수 제어 워드들 FCWF = 0.0625이고, 발진 파형의 하나의 주기(1/fosc)에 대해 16(m=16) 개의 CS 잠금 지점이 선택된다. 도 7c에서, 주파수 제어 워드들 FCWF = 0.25이고, 발진 파형의 하나의 주기(1/fosc)에 대해 4(m=4) 개의 CS 잠금 지점이 선택된다. 도 7d에서, 주파수 제어 워드들 FCWF = 0.5이고, 발진 파형의 하나의 주기(1/fosc)에 대해 2(m=2) 개의 CS 잠금 지점이 선택된다. 도 7e에서, 주파수 제어 워드들 FCWF = 1이고, 발진 파형의 하나의 주기(1/fosc)에 대해 1(m=1) 개의 CS 잠금 지점이 선택된다. 도 7f 및 도 7g는 발진 파형에 대한 CS 잠금 지점들을 선택하는 추가 예들을 제공한다. 도 7f에서, 주파수 제어 워드들 FCWF = 2이고, 발진 파형의 2 개의 주기마다 하나의 CS 잠금 지점이 선택된다. 도 7g에서, 주파수 제어 워드들 FCWF =1.125이고, FCWF = 9/8이기 때문에 발진 파형의 8 개의 주기마다 9 개의 CS 잠금 지점이 선택된다.
도 1a, 도 2a 또는 도 3a의 실시예들에서, DCO 각각은 2 개의 차동 인버터를 포함한다. 전하 공유 회로에 결합되는 DCO 내의 차동 인버터들의 수는 2 개로 제한되지 않는다. 전하 공유 회로에 결합되는 DCO 내의 차동 인버터들의 총수의 다른 선택들이 본 개시의 고려된 범위 내에 있다. 예를 들어, 일부 실시예들에서, 3 개의 차동 인버터가 전하 공유 회로에 결합되는 DCO를 구현하는 데 사용된다. 일부 실시예들에서, 4 개의 차동 인버터가 전하 공유 회로에 결합되는 DCO를 구현하는 데 사용된다. 게다가, 일부 실시예들에서, 전하 공유 회로에 결합되는 DCO 내의 차동 인버터들은 의사 차동 인버터들로서 구현된다.
도 8a 내지 도 8c는 일부 실시예들에 따른, 전하 공유 회로에 결합되고 의사 차동 인버터들을 포함하는 링 기반 DCO(800)의 개략 다이어그램들이다. 도 8a 내지 도 8c에서, 링 기반 DCO(800)는 2 개의 의사 차동 인버터(810 및 820)를 포함한다. 의사 차동 인버터(810)는 인버터들(812, 814, 811, 및 813)을 포함한다. 인버터(812)의 출력은 인버터(811)의 입력 및 인버터(813)의 출력 양쪽 모두에 연결된다. 인버터(814)의 출력은 인버터(811)의 출력 및 인버터(813)의 입력 양쪽 모두에 연결된다. 유사하게, 의사 차동 인버터(820)는 인버터들(822, 824, 821, 및 823)을 포함한다. 인버터(822)의 출력은 인버터(821)의 입력 및 인버터(823)의 출력 양쪽 모두에 연결된다. 인버터(824)의 출력은 인버터(821)의 출력 및 인버터(823)의 입력 양쪽 모두에 연결된다. 게다가, 의사 차동 인버터(810) 내의 인버터(812)의 입력은 의사 차동 인버터(820) 내의 인버터(824)의 출력에 연결된다. 의사 차동 인버터(810) 내의 인버터(814)의 입력은 의사 차동 인버터(820) 내의 인버터(822)의 출력에 연결된다.
도 8a 내지 도 8c에서, 연결 노드(102)는 인버터(812)의 입력에 직접 연결되고, 연결 노드(104)는 인버터(814)의 입력에 직접 연결되며, 연결 노드(103)는 인버터(822)의 입력에 직접 연결되고, 연결 노드(105)는 인버터(824)의 입력에 직접 연결된다. 연결 노드들(102, 104, 103, 및 105) 각각에서의 전하 공유 프로세스를 모델링하기 위한 노드-접지 커패시터가 도 8a 내지 도 8c에 명시적으로 도시되어 있지 않지만, 연결 노드 각각에서의 전하 공유 프로세스가 대응하는 노드-접지 커패시터에 의해 영향을 받는다. 연결 노드들(102, 103, 104, 및 105)에서의 전압 신호들은 대응적으로 전압 신호들(Vosc_IP, Vosc_QP, Vosc_IN, 및 Vosc_QN)로서 식별된다. 작동 동안, 전압 신호들(Vosc_IP, Vosc_QP, Vosc_IN, 및 Vosc_QN) 각각은 도 4에 도시된 바와 같은 사인파이다.
도 8a에서, 링 기반 DCO(800)의 연결 노드들(102 및 104)은 전하 공유 회로(180)에 직접 연결되며, 전하 공유 회로(180)는 다양한 CS 잠금 지점들에서의 연결 노드들(102 및 104)에서의 발진 파형들을 정정하도록 구성된다. 도 8a에서의 전하 공유 회로(180)와 링 기반 DCO(800) 내의 연결 노드들 사이의 결합은 도 1a에서의 전하 공유 회로(180)와 링 기반 DCO(100) 내의 연결 노드들 사이의 결합과 동일하다.
도 8b에서, 링 기반 DCO(800)의 연결 노드들(102 및 103)은 전하 공유 회로(280)에 직접 연결되며, 전하 공유 회로(280)는 다양한 CS 잠금 지점들에서의 연결 노드들(102 및 103)에서의 발진 파형들을 정정하도록 구성된다. 도 8b에서의 전하 공유 회로(280)와 링 기반 DCO(800) 내의 연결 노드들 사이의 결합은 도 2a에서의 전하 공유 회로(280)와 링 기반 DCO(200) 내의 연결 노드들 사이의 결합과 동일하다.
도 8c에서, 링 기반 DCO(800)의 연결 노드들(즉, 102, 103, 104 및 105)은 전하 공유 회로(380)에 직접 연결되며, 전하 공유 회로(380)는 다양한 CS 잠금 지점들에서의 연결 노드들(즉, 102, 103, 104 및 105)에서의 발진 파형들을 정정하도록 구성된다. 도 8c에서의 전하 공유 회로(380)와 링 기반 DCO(800) 내의 연결 노드들 사이의 결합은 도 3a에서의 전하 공유 회로(380)와 링 기반 DCO(300) 내의 연결 노드들 사이의 결합과 동일하다.
일부 실시예들에서, 위상 고정 루프(PLL)가 전하 공유 회로에 결합되는 링 기반 DCO로 구현될 때, PLL로 생성되는 발진 신호의 위상 지터링이 전하 공유 회로에 의해 제공되는 전하 공유 프로세스에 의해 감소된다. 도 9a 내지 도 9g는 일부 실시예들에 따른, 전하 공유 회로와 결합되는 링 기반 DCO로 각각 구현되는 PLL들의 개략 다이어그램들이다.
도 9a 내지 도 9g에서, 링 기반 DCO(예를 들면, 100, 200, 300, 800, 900)는 PLL을 구성하는 데 사용된다. PLL은 주파수 분할기(920), 시간-디지털 변환기(Time-to-Digital Converter, "TDC")(940), 및 디지털 필터(950)를 포함한다. DCO의 출력 단자(109)로부터의 출력 발진 신호(S(fosc))는 주파수 분할기(920)의 입력(922)에 결합된다. 주파수 분할기(920)의 출력(928)으로부터의 분주된 주파수 신호는 TDC(940)의 입력(944)에 결합된다. TDC(940)는 입력(944)에 수신되는 분주된 주파수 신호와 TDC(940)의 입력(942)에 수신되는 루프 기준 주파수(f0)의 기준 신호 간의 비교에 기초하여 출력(948)에 디지털 오차 신호를 생성한다. TDC(940)에 의해 생성되는 디지털 오차 신호는 분주된 주파수 신호와 루프 기준 주파수(f0)의 기준 신호 사이의 위상 차이를 나타낸다. TDC(400)의 출력(948)에서의 디지털 오차 신호는 디지털 필터(950)의 입력(952)에 결합되고, 필터링된 디지털 오차 신호가 디지털 오차 신호에 기초하여 디지털 필터(950)에 의해 생성된다. 일부 실시예들에서, 발진기 튜닝 워드(OTW)가 필터링된 디지털 오차 신호에 기초하여 디지털 필터(950)에 의해 생성되고, 디지털 필터(950)의 출력(958)으로부터의 OTW가 DCO의 입력(101)에 결합된다.
OTW의 변경은 DCO의 출력 단자(109)에서의 출력 발진 신호(S(fosc))의 발진 주파수(fosc)의 변경을 야기한다. 발진 주파수(fosc)의 변경은 TDC(400)의 출력(948)에서의 디지털 오차 신호의 변경을 야기하고, 디지털 오차 신호의 변경은 OTW의 변경을 더 야기한다. 피드백 루프는 디지털 오차 신호를 최소화하고 DCO의 발진 주파수(fosc)가 루프 기준 주파수(f0)의 N배로 고정되게 하며 여기서 N의 값은 발진 주파수(fosc)와 주파수 분할기(920)에 의해 생성되는 분주된 주파수 신호의 주파수 사이의 비율이다.
도 9a에서, PLL 내의 링 기반 DCO(100)는 전하 공유 회로(180)에 결합된다. 도 9a에서의 링 기반 DCO(100) 및 전하 공유 회로(180)는 도 1a에서의 링 기반 DCO(100) 및 전하 공유 회로(180)와 동일하다. 도 9a에서의 링 기반 DCO(100)와 전하 공유 회로(180) 사이의 결합들은 도 1a에서의 링 기반 DCO(100)와 전하 공유 회로(180) 사이의 결합들과 동일하다.
도 9b에서, PLL 내의 링 기반 DCO(200)는 전하 공유 회로(280)에 결합된다. 도 9b에서의 링 기반 DCO(200) 및 전하 공유 회로(280)는 도 2a에서의 링 기반 DCO(200) 및 전하 공유 회로(280)와 동일하다. 도 9b에서의 링 기반 DCO(200)와 전하 공유 회로(280) 사이의 결합들은 도 2a에서의 링 기반 DCO(200)와 전하 공유 회로(280) 사이의 결합들과 동일하다.
도 9c에서, PLL 내의 링 기반 DCO(300)는 전하 공유 회로(380)에 결합된다. 도 9c에서의 링 기반 DCO(300) 및 전하 공유 회로(380)는 도 3a에서의 링 기반 DCO(300) 및 전하 공유 회로(380)와 동일하다. 도 9c에서의 링 기반 DCO(300)와 전하 공유 회로(380) 사이의 결합들은 도 3a에서의 링 기반 DCO(300)와 전하 공유 회로(380) 사이의 결합들과 동일하다.
도 9d 내지 도 9f에서, PLL 내의 링 기반 DCO(800)는 전하 공유 회로들(180, 280 또는 380)에 결합된다. 도 9d 내지 도 9f에서의 링 기반 DCO(800)는 도 8a 내지 도 8c에서의 링 기반 DCO(800)와 동일하다. 도 9d에서의 전하 공유 회로(180), 도 9e에서의 전하 공유 회로(280), 및 도 9f에서의 전하 공유 회로(380)는 대응적으로 도 8a에서의 전하 공유 회로(180), 도 8b에서의 전하 공유 회로(280), 및 도 8c에서의 전하 공유 회로(380)와 동일하다. 도 9d 및 도 8a에서, 링 기반 DCO(800)와 전하 공유 회로(180) 사이의 결합은 동일하다. 도 9e 및 도 8b에서, 링 기반 DCO(800)와 전하 공유 회로(280) 사이의 결합은 동일하다. 도 9f 및 도 8c에서, 링 기반 DCO(800)와 전하 공유 회로(380) 사이의 결합은 동일하다.
도 9g에서, PLL 내의 링 기반 DCO(900)는 전하 공유 회로(980)에 결합된다. 링 기반 DCO(900)의 예들은 도 1a에서의 링 기반 DCO(100), 도 2a에서의 링 기반 DCO(200), 도 3a에서의 링 기반 DCO(300), 및 도 8a 내지 도 8c에서의 링 기반 DCO(800)를 포함한다. 링 기반 DCO(900)의 다른 구현들이 본 개시의 고려된 범위 내에 있다. 전하 공유 회로(980)의 예들은 도 1a 및 도 8a에서의 전하 공유 회로(180), 도 2a 및 도 8b에서의 전하 공유 회로(280), 및 도 3a 및 도 8c에서의 전하 공유 회로(380)를 포함한다. 전하 공유 회로(980)의 다른 구현들이 본 개시의 고려된 범위 내에 있다.
도 9g에서, 링 기반 DCO(900)와 전하 공유 회로(980) 사이의 결합은 개념적으로 전하 공유 결합(990)에 의해 표현된다. 전하 공유 결합(990)의 예들은 도 1a에서의 링 기반 DCO(100)와 전하 공유 회로(180) 사이의 결합, 도 2a에서의 링 기반 DCO(200)와 전하 공유 회로(280) 사이의 결합, 및 도 3a에서의 링 기반 DCO(300)와 전하 공유 회로(380) 사이의 결합을 포함한다. 전하 공유 결합(990)의 예들은 도 8a에서의 링 기반 DCO(800)와 전하 공유 회로(180) 사이의 결합, 도 8b에서의 링 기반 DCO(800)와 전하 공유 회로(280) 사이의 결합, 및 도 8c에서의 링 기반 DCO(800)와 전하 공유 회로(380) 사이의 결합을 또한 포함한다. 전하 공유 결합(990)의 다른 구현들이 본 개시의 고려된 범위 내에 있다. 예를 들어, 일부 실시예들에서, 전하 공유 결합(990)은 전하 공유 스위치를 통한 링 기반 DCO(900) 내의 연결 노드와 전하 공유 회로(980) 내의 전하 공유 노드 사이의 최소 하나의 연결을 갖는다.
도 9a 내지 도 9g에서, 디지털 필터(950)는 전달 함수로 특징지어진다. 일부 실시예들에서, 전달 함수는 시간에 따라 변하지 않는 정적 전달 함수이다. 일부 실시예들에서, 전달 함수는 시간에 따라 변하는 동적 전달 함수이다. 일부 실시예들에서, 전달 함수는 하나 이상의 제어 파라미터에 기초하여 조정 가능하다. 도 10에서의 디지털 필터(1050)는 조정 가능한 디지털 필터이다.
도 10은 일부 실시예들에 따른, 전하 공유 회로에 결합되는 링 기반 DCO 및 조정 가능한 디지털 필터를 갖는 PLL의 개략 다이어그램이다. 도 10에서의 PLL은 링 기반 DCO(900), 주파수 분할기(920), 시간-디지털 변환기("TDC")(940) 및 조정 가능한 디지털 필터(1050)를 포함한다. 링 기반 DCO(900)는 전하 공유 결합(990)을 사용하여 전하 공유 회로(980)에 결합된다. 도 10에서, 조정 가능한 디지털 필터(1050)는 전하 공유 신호(CSL)에 의해 제어된다. 전하 공유 신호(CSL)는 조정 가능한 디지털 필터(1050) 내의 적분 경로(1055)의 디스에이블/인에이블 입력에 연결된다. 전하 공유 신호(CSL)는 또한 멀티플렉서(1056)의 선택 입력에 연결된다. 전하 공유 신호(CSL)의 논리 레벨은 조정 가능한 디지털 필터(1050)가 비례 적분 디지털 필터로서 기능하는지 또는 비례 디지털 필터로서 기능하는지를 결정한다.
전하 공유 신호(CSL)가 논리 LOW에 있을 때, 조정 가능한 디지털 필터(1050)는 비례 적분 디지털 필터가 된다. 구체적으로, 전하 공유 신호(CSL)의 논리 LOW는 전달 함수(ρ*z-1/(1-z-1))를 갖는 적분 경로(1055)를 인에이블시키고, 멀티플렉서(1056)에 인가되는 전하 공유 신호(CSL)의 논리 LOW는 제1 비례 상수(α1)를 갖는 비례 경로(1051)를 선택한다. 전하 공유 신호(CSL)가 논리 HIGH에 있을 때, 조정 가능한 디지털 필터(1050)는 비례 디지털 필터가 된다. 구체적으로, 멀티플렉서(1056)에 인가되는 전하 공유 신호(CSL)의 논리 LOW는 제2 비례 상수(α2)를 갖는 비례 경로(1052)를 선택한다.
도 11은 일부 실시예들에 따른, 도 10에서의 PLL의 작동들을 제어하는 데 사용되는 다양한 제어 신호들의 타이밍 다이어그램이다. 일부 실시예들에서, 도 10에서의 PLL은 완전 디지털 위상 고정 루프(all-digital phase locked loop, ADPLL)로서 구현된다. 시간 T1에서, DCO 리셋 신호(RSTN_DCO)가 논리 LOW로부터 논리 HIGH로 변경될 때, 링 기반 DCO(900)는 개방 루프 모드에서 발진하기 시작하고, 출력 발진 신호의 위상은 루프 기준 주파수(f0)를 갖는 기준 신호와 상관되지 않는다.
시간 T2에서, PLL 리셋 신호(RSTN_DIG)가 논리 LOW로부터 논리 HIGH로 변경될 때, 링 기반 DCO(900)는 폐쇄 루프 모드에서 발진하기 시작하고, 출력 발진 신호는 루프 기준 주파수(f0)의 배수인 주파수 신호를 갖는 발진 신호에 위상 고정된다. 시간 T2부터 시간 T3까지, 전하 공유 신호(CSL)는 논리 LOW에 있으며, 이는 조정 가능한 디지털 필터(1050)를 비례 적분 디지털 필터로서 설정하고, 결과적으로, 도 10에서의 PLL은 유형 II ADPLL로서 작동한다.
시간 T3에서, 전하 공유 신호(CSL)는 논리 LOW로부터 논리 HIGH로 변경되고, 결과적으로, 조정 가능한 디지털 필터(1050)는 비례 적분 디지털 필터로부터 비례 디지털 필터로 변경된다. 시간 T3 이후에, 도 10에서의 PLL은 유형 I ADPLL로서 작동하는데, 그 이유는 조정 가능한 디지털 필터(1050)가 비례 디지털 필터로서 작동하기 때문이다. 게다가, 시간 T3 이후에, 전하 공유 신호(CSL)가 논리 HIGH에 있을 때, 전하 공유 회로(980)에 대한 CSL 클록 신호(FIN_CSL)가 인에이블된다. 시간 T3 이후에 전하 공유 회로(980)가 인에이블될 때, 링 기반 DCO(900)의 출력 발진 신호는 전하 공유 프로세스들에 기초하여 전하 공유 회로(980)에 의해 위상 정정된다.
일부 실시예들에서, 전하 공유 회로(180)에 결합되고/되거나 위상 고정 루프에서 사용되는 링 기반 DCO는 시동 지원 회로로 구현된다. 시동 지원 회로에 인가되는 DCO 리셋 신호(RSTN_DCO)는 링 기반 DCO가 미리 결정된 시간에 링 발진 프로세스를 시작할 수 있게 한다. 일부 실시예들에서, DCO 리셋 신호(RSTN_DCO)가 제1 논리 레벨에 있을 때, 링 기반 DCO는 DCO의 출력이 스윙하지 않는 정상 상태로 설정되고, DCO 리셋 신호(RSTN_DCO)가 제2 논리 레벨에 있을 때, 링 기반 DCO는 DCO의 출력이 발진 전압 스윙을 생성하는 발진 상태로 설정된다.
도 12a 및 도 12b는 일부 실시예들에 따른, 시동 지원 회로로 각각 구현되는 링 기반 DCO들의 개략 다이어그램들이다. 도 12a에서의 링 기반 DCO는 인버터를 통해 DCO 리셋 신호(RSTN_DCO)에 의해 구동되는 스위치들(1212, 1214, 1222, 및 1224)을 추가하는 것에 의해 도 1a에서의 링 기반 DCO(100)로부터 수정된다. 인버터(110)의 2 개의 출력 각각은 대응적으로 스위치(1212) 및 스위치(1214)를 통해 접지(GND)에 연결된다. 인버터(120)의 2 개의 출력 각각은 대응적으로 스위치(1222) 및 스위치(1224)를 통해 접지(GND)에 연결된다. 도 12b에서의 링 기반 DCO는 인버터를 통해 DCO 리셋 신호(RSTN_DCO)에 의해 구동되는 스위치들(1212, 1214, 1222, 및 1224)을 추가하는 것에 의해 도 8a 내지 도 8c에서의 링 기반 DCO(800)로부터 수정된다. 인버터들(812, 814, 822, 및 824) 각각의 출력은 대응적으로 스위치들(1212, 1214, 1222, 및 1224) 중 하나를 통해 접지(GND)에 연결된다.
도 12a에서의 DCO 또는 도 12b에서의 DCO의 작동에서, DCO 리셋 신호(RSTN_DCO)가 논리 LOW에 있을 때, 스위치들(1212, 1214, 1222, 및 1224)은 모두 연결 상태에 있고, 연결 노드들(102, 103, 104, 및 105)은 모두 접지(GND)에서의 동일한 공통 전압으로 설정되며, 이는 DCO를 정상 상태로 설정한다. DCO 리셋 신호(RSTN_DCO)가 논리 HIGH로 변경될 때, 스위치들(1212, 1214, 1222 및 1224)은 모두 연결 해제 상태에 있고, 연결 노드들(102, 103, 104 및 105)은 모두 접지(GND)에서의 공통 전압으로부터 플로팅되며, 이는 DCO를 발진 상태로 설정한다.
도 13은 일부 실시예들에 따른, 도 12a 또는 도 12b에서의 DCO의 다양한 연결 노드들에서의 발진 전압 신호들의 파형들이다. 도 13에서, DCO 리셋 신호(RSTN_DCO)는 시간 T1에서 논리 LOW로부터 논리 HIGH로 충전된다. 도 13에서의 전압 신호들(Vosc_IP, Vosc_QP, Vosc_IN, 및 Vosc_QN)은 대응적으로 연결 노드들(102, 103, 104, 및 105)에서의 전압 신호들이다. 시간 T1 이전에, DCO 리셋 신호(RSTN_DCO)는 논리 LOW에 있고, 전압 신호들(Vosc_IP, Vosc_QP, Vosc_IN, 및 Vosc_QN)은 모두 동일한 공통 전압에 있다. 시간 T1 이후에, DCO 리셋 신호(RSTN_DCO)는 논리 HIGH에 있고, 전압 신호들(Vosc_IP, Vosc_QP, Vosc_IN, 및 Vosc_QN)은 모두 발진하기 시작한다. 전압 신호들(Vosc_IP, Vosc_QP, Vosc_IN, 및 Vosc_QN) 각각은 동일한 발진 주파수(fosc)를 갖는 사인파를 형성한다.
도 13에서, 전압 신호(Vosc_QP)의 사인파는 π/2의 위상각만큼 전압 신호(Vosc_IP)의 사인파로부터 지연된다. 전압 신호(Vosc_IN)의 사인파는 π/2의 위상각만큼 전압 신호(Vosc_QP)의 사인파로부터 지연된다. 전압 신호(Vosc_QN)의 사인파는 π/2의 위상각만큼 전압 신호(Vosc_IN)의 사인파로부터 지연된다. 전압 신호(Vosc_IP)의 사인파는 π/2의 위상각만큼 전압 신호(Vosc_QN)의 사인파로부터 지연된다.
도 12b에서의 DCO의 작동에서, DCO의 발진 주파수(fosc)는 DCO의 입력 단자(101)에 수신되는 발진기 튜닝 워드(OTW)에 기초하여 튜닝된다. 일부 실시예들에서, 도 12b에서의 DCO의 발진 주파수(fosc)는 인버터들(812, 814, 822, 및 824) 각각의 지연 시간을 변경하는 것에 의해 조정된다. 일부 실시예들에서, 인버터들(812, 814, 822, 및 824) 각각은 다수의 병렬로 연결된 CMOS 인버터들로 구현된다. 일 예에서, 도 12c에 도시된 바와 같이, 도 12b에서의 DCO 내의 인버터(예를 들면, 812, 814, 822, 또는 824)는 3 개의 병렬로 연결된 CMOS 인버터(1220, 1230, 및 1240) 및 하나의 가변 커패시터(1250)를 포함한다.
도 12c에서, 각각의 CMOS 인버터(즉, 1220, 1230 또는 1240)의 지연 시간은 PMOS의 소스에서의 전압과 NMOS의 소스에서의 전압 간의 전압 차이를 변경하는 것에 의해 조정된다. 각각의 CMOS 인버터(1220)의 지연 시간은 제어 신호(PVT) 및 제어 신호(PVTB)(신호(PVT)의 역임)에 의해 조정된다. 제어 신호(PVT)는 PVT 파라미터들(즉, 프로세스, 전압 및 온도 파라미터들)의 변동들을 보상하기 위해 제공된다. 각각의 CMOS 인버터(1230)의 지연 시간은 제어 신호(BAND) 및 제어 신호(BANDB)(신호(BAND)의 역임)에 의해 조정된다. 제어 신호(BAND)는 도 12b에서의 DCO의 주파수 대역을 설정하는 데 사용된다. 각각의 CMOS 인버터(1240)(2 개의 부분(1240P 및 1240N)을 포함함)의 지연 시간은 제어 신호(COAR) 및 제어 신호(COARB)(신호(COAR)의 역임)에 의해 조정된다. 제어 신호(COAR)는 도 12b에서의 DCO의 발진 주파수(fosc)에 대한 대략적인 조정(coarse adjustment)을 제공한다. 도 12b에서의 DCO의 발진 주파수(fosc)에 대한 미세한 조정(fine adjustment)은 제어 신호(FINE) 및 제어 신호(FINEB)(신호(FINE)의 역임)를 사용하여 가변 커패시터(1250)의 커패시턴스 값을 변경하는 것에 의해 제공된다.
본 개시에서, 전하 공유 회로에 결합되는 링 기반 DCO 내의 차동 인버터들의 총수는 2 개로 제한되지 않는다. 링 기반 DCO의 다른 예시적인 구현들은 설계 요구들에 기초하여 결정되는 바와 같이 3 개의 차동 인버터의 링, 4 개의 차동 인버터의 링, 5 개의 차동 인버터의 링, 또는 5 개 초과의 차동 인버터의 링을 포함한다.
도 14는 일부 실시예들에 따른, 전하 공유 회로에 결합되고 3 개의 차동 인버터를 포함하는 링 기반 DCO(1400)의 개략 다이어그램이다. 3 개의 차동 인버터(1410, 1420, 및 1430)는 발진 링(ring of oscillation)을 형성한다. 차동 인버터(1410)의 차동 출력 단자들은 차동 인버터(1420)의 차동 입력 단자들에 결합된다. 차동 인버터(1420)의 차동 출력 단자들은 차동 인버터(1430)의 차동 입력 단자들에 결합된다. 차동 인버터(1430)의 차동 출력 단자들은 차동 인버터(1410)의 차동 입력 단자들에 결합된다.
도 14에서, (차동 인버터(1410)의 비반전 입력 단자에서의) 연결 노드(102) 및 (차동 인버터(1410)의 반전 입력 단자에서의) 연결 노드(104)는 전하 공유 회로(180)에 결합되며, 전하 공유 회로(180)는 다양한 CS 잠금 지점들에서의 연결 노드들(102 및 104)에서의 발진 파형들을 정정하도록 구성된다. 연결 노드(102)에서의 전압 신호(Vosc_IP)의 사인파 및 연결 노드(104)에서의 전압 신호(Vosc_IN)의 사인파는 180도의 위상각만큼 천이된다. 도 14에서의 전하 공유 회로(180)는 도 1a에서의 전하 공유 회로(180)와 동일하다. 도 14에서의 전하 공유 회로(180)와 링 기반 DCO(1400) 내의 연결 노드들 사이의 결합은 도 1a에서의 전하 공유 회로(180)와 링 기반 DCO(100) 내의 연결 노드들 사이의 결합과 동일하다.
도 1a의 링 기반 DCO(100)를 도 14의 링 기반 DCO(1400)로 대체하는 수정과 유사하게, 링 기반 DCO(예를 들면, 다양한 다른 구현들에서의 100, 200, 300 또는 800)를 도 14의 링 기반 DCO(1400)로 대체하는 다른 수정들이 본 개시의 고려된 범위 내에 있다.
본 개시에서, DCO 내의 인버터들의 링은 차동 인버터들의 링으로 제한되지 않는다. 일부 실시예들에서, 전하 공유 회로에 결합되는 링 기반 DCO는 3 개 초과의 비차동 인버터의 링을 포함한다. 본 개시에서의 예시적인 차동 인버터들에서, 각각의 차동 인버터에 대해 2 개의 입력 단자 및 2 개의 출력 단자가 제공된다. 2 개의 입력 단자는 비반전 입력 단자와 반전 입력 단자이다. 2 개의 출력 단자는 비반전 출력 단자와 반전 출력 단자이다. 대조적으로, 비차동 인버터는 하나의 입력 단자와 하나의 출력 단자를 갖는다.
도 15a 및 도 15b는 일부 실시예들에 따른, 전하 공유 회로에 결합되고 3 개의 비차동 인버터를 포함하는 링 기반 DCO(1500)의 개략 다이어그램들이다. 3 개의 인버터(1510, 1520, 및 1530)는 발진 링을 형성한다. 인버터(1510)의 출력 단자는 인버터(1520)의 입력 단자에 결합된다. 인버터(1520)의 출력 단자는 인버터(1530)의 입력 단자에 결합된다. 인버터(1530)의 출력 단자는 인버터(1510)의 입력 단자에 결합된다. 링 기반 DCO(1500)가 발진 출력 신호를 생성하고 있을 때, (인버터(1510)와 인버터(1530) 사이의) 연결 노드(1511)에서의 전압 신호(Vosc_IP), (인버터(1510)와 인버터(1520) 사이의) 연결 노드(1513)에서의 전압 신호(Vosc_120), 및 (인버터(1520)와 인버터(1530) 사이의) 연결 노드(1515)에서의 전압 신호(Vosc_240)는 모두 동일한 발진 주파수로 발진하고 있다.
연결 노드(1513)에서의 전압 신호(Vosc_120)의 사인파는 120도의 위상각만큼 연결 노드(1511)에서의 전압 신호(Vosc_IP)의 사인파로부터 지연된다. 연결 노드(1515)에서의 전압 신호(Vosc_240)의 사인파는 120도의 위상각만큼 연결 노드(1513)에서의 전압 신호(Vosc_120)의 사인파로부터 지연된다. 연결 노드(1511)에서의 전압 신호(Vosc_IP)의 사인파는 120도의 위상각만큼 연결 노드(1515)에서의 전압 신호(Vosc_240)의 사인파로부터 지연된다.
도 15a에서, 링 기반 DCO(1500)는 전하 공유 회로(180)에 결합되고, 다양한 CS 잠금 지점들에서의 연결 노드들(1511 및 1513)에서의 발진 파형들은 전하 공유 프로세스들을 사용하여 정정된다. 도 15b에서, 링 기반 DCO(1500)는 전하 공유 회로(1580)에 결합되고, 다양한 CS 잠금 지점들에서의 연결 노드들(1511, 1513 및 1515)에서의 발진 파형들은 전하 공유 프로세스들을 사용하여 정정된다.
도 15a에서의 전하 공유 회로(180)는, 전하 공유 스위치(140B)가 상이한 CSL 제어 신호들을 수신하고 DAC(170B)가 상이한 전압 디지털 워드들(DV2[n])을 수신하는 것을 제외하고는, 도 1a에서의 전하 공유 회로(180)와 동일하다. 구체적으로, 도 1a에서의 전하 공유 스위치(140B)는 CSL 제어 신호(CK_CSL_I)를 수신하지만, 도 15a에서의 전하 공유 스위치(140B)는 CSL 제어 신호(CK_CSL_120)를 수신한다. CSL 제어 신호(CK_CSL_I)는 도 1a의 링 기반 DCO(100) 내의 연결 노드(104)에서의 전압 신호(Vosc_IN)의 파형 상의 각각의 CS 잠금 지점의 CSL 시간을 결정하지만, CSL 제어 신호(CK_CSL_120)는 도 15a의 링 기반 DCO(1500)의 연결 노드(1513)에서의 전압 신호(Vosc_120)의 파형 상의 각각의 CS 잠금 지점의 CSL 시간을 결정한다. 추가적으로, 도 1a에서의 DAC(170B)에 의해 수신되는 전압 디지털 워드(DV2[n])는 도 1a의 링 기반 DCO(100) 내의 연결 노드(104)에서의 전압 신호(Vosc_IN)의 파형 상의 목표 전압(VtgB[n])을 결정하지만, 도 15a에서의 DAC(170B)에 의해 수신되는 전압 디지털 워드(DV2[n])는 도 15a의 링 기반 DCO(1500) 내의 연결 노드(1513)에서의 전압 신호(Vosc_120)의 파형 상의 목표 전압(Vosc_120[n])을 결정한다.
도 15b에서의 전하 공유 회로(1580)는 도 15a에서의 전하 공유 회로(180)로부터 수정된다. 수정은 전하 공유 스위치(140C), 전하 공유 커패시터(150C), 프리차지 스위치(160C), 및 DAC(170C)와 같은 디지털 아날로그 변환기를 추가하는 것을 포함한다. 전하 공유 커패시터(150C)의 제1 단자(152C)는 전하 공유 노드(155C)에 연결되고 전하 공유 커패시터(150C)의 제2 단자는 접지에 연결된다. 전하 공유 커패시터(150C)의 제1 단자(152C)는 전하 공유 스위치(140C)를 통해 링 기반 DCO(1500) 내의 연결 노드(1515)에 연결된다. 전하 공유 스위치(140C)의 연결 상태는 CSL 제어 신호(CK_CSL_240)에 의해 제어된다. DAC(170C)의 출력 단자(178C)는 프리차지 스위치(160C)를 통해 전하 공유 커패시터(150C)의 제1 단자(152C)에 연결된다. 프리차지 스위치(160C)의 연결 상태는 DAC 제어 신호(CK_DAC)에 의해 제어된다. DAC(170C)는 전압 디지털 워드(DV3[n])를 수신하도록 구성된 입력 단자(172C)를 갖는다. 전압 디지털 워드(DV3[n])는 도 15b의 링 기반 DCO(1500) 내의 연결 노드(1515)에서의 전압 신호(Vosc_240)의 파형 상의 목표 전압(Vosc_240[n])을 결정한다.
도 16a는 일부 실시예들에 따른, 도 15a에서의 전하 공유 회로(180)에 인가되거나 도 15b에서의 전하 공유 회로(1580)에 인가되는 다양한 제어 신호들의 파형들이다. 다양한 제어 신호들은 DAC 제어 신호(CK_DAC), CSL 제어 신호(CK_CSL_I), CSL 제어 신호(CK_CSL_120), 및 CSL 제어 신호(CK_CSL_240)를 포함한다. DAC 제어 신호(CK_DAC)는, Ts[n]과 같은, 프리차지 시간 기간들 각각 동안 논리 HIGH에 유지되고, 여기서 정수 n은 도 16a에 도시된 바와 같이 프리차지 시간 기간들에 대해 3k-3 내지 3k+5의 범위이다. 여기서, k는 양의 정수이다. 프리차지 시간 기간들 내에 있지 않은 시간 기간들 동안, DAC 제어 신호(CK_DAC)는 논리 LOW에 유지된다. DAC 제어 신호(CK_DAC)는 CSL 클록 신호(FIN_CSL)의 시간 주기(1/fREF)와 동일한 시간 주기를 갖는 주기적인 신호이다.
도 16a에서, CSL 제어 신호들(CK_CSL_I, CK_CSL_120, 및 CK_CSL_240)의 파형들에 도시된 바와 같이, CSL 제어 신호들의 논리 HIGH 펄스들 각각은 CSL 시간 tL[n]에서 시작되고 CSL 시간 tL[n] 이후 시간 지속기간 ΔtL 동안 논리 HIGH에 유지된다. CSL 시간 tL[n]에 대한 정수 n은, 도 16a에 도시된 바와 같이, 3k-3 내지 3k+5의 범위이며, 여기서 k는 양의 정수이다. CSL 제어 신호(CK_CSL_I)는 CSL 시간 tL[3k-3], tL[3k], 및 tL[3k+3]에서 논리 HIGH 펄스들을 갖는다. CSL 제어 신호(CK_CSL_120)는 CSL 시간 tL[3k-1], tL[3k+2], 및 tL[3k+5]에서 논리 HIGH 펄스들을 갖는다. CSL 제어 신호(CK_CSL_240)는 CSL 시간 tL[3k-2], tL[3k+1], 및 tL[3k+5]에서 논리 HIGH 펄스들을 갖는다. CSL 제어 신호(예컨대, CK_CSL_I, CK_CSL_120 또는 CK_CSL_240)에서의 2 개의 인접한 논리 HIGH 펄스는, CSL 클록 신호(FIN_CSL)의 시간 주기의 3배인, 3/fREF만큼 분리되어 있다.
도 16b 내지 도 16d는 일부 실시예들에 따른, 링 기반 DCO(1500)의 다양한 연결 노드들에서의 전압 신호들의 파형들이다. CSL 시간 tL[3k-3], tL[3k], 및 tL[3k+3]에 대응하는 연결 노드(1511)에서의 전압 신호(Vosc_IP)의 파형 상의 CS 잠금 지점들이 도 16b에서 식별된다. CSL 시간 tL[3k-1], tL[3k+2], 및 tL[3k+5]에 대응하는 연결 노드(1513)에서의 전압 신호(Vosc_120)의 파형 상의 CS 잠금 지점들이 도 16c에서 식별된다. CSL 시간 tL[3k-2], tL[3k+1], 및 tL[3k+5]에 대응하는 연결 노드(1515)에서의 전압 신호(Vosc_240)의 파형 상의 CS 잠금 지점들이 도 16d에서 식별된다.
본 개시에서, 전하 공유 회로에 결합되는 링 기반 DCO를 갖는 위상 고정 루프는 도 9a 내지 도 9g 및 도 10과 관련하여 기술된 바와 같은 위상 고정 루프로 제한되지 않는다. 링 기반 DCO를 갖는 위상 고정 루프의 다른 구현들이 본 개시의 고려된 범위 내에 있다. 위상 고정 루프의 다른 예시적인 구현이 도 17에 도시되어 있다. 추가적으로, 위상 고정 루프가 전하 공유 회로에 결합되는 링 기반 DCO를 가질 때, 링 기반 DCO와 전하 공유 회로 사이의 전하 공유 결합은 도 9a 내지 도 9g와 관련하여 기술된 바와 같은 전하 공유 결합으로 제한되지 않는다. 예를 들어, 일부 실시예들에서, 도 1a에서의 링 기반 DCO(100)와 전하 공유 회로(180) 사이의 전하 공유 결합은 연결 노드(104)와 전하 공유 노드(155B) 사이의 결합(예컨대, 전하 공유 스위치(140B))을 제거하는 것에 의해 수정되며, 그로써 수정된 바와 같은 전하 공유 결합이 도 1a에서의 연결 노드(102)에서의 발진 파형만을 정정하도록 구현된다.
도 17은 일부 실시예들에 따른, 전하 공유 회로에 결합되는 링 기반 DCO 및 조정 가능한 디지털 필터를 갖는 PLL의 개략 다이어그램이다. 도 10에서의 링 기반 DCO(900)와 유사하게, 도 17에서의 링 기반 DCO(900)는 전하 공유 결합(990)을 사용하여 전하 공유 회로(980)에 결합된다. 그렇지만, 도 17에서의 링 기반 DCO(900)는 도 10에서의 PLL과 상이한 위상 고정 위상 루프(1700)에 구현된다. 도 17에서, DRWG(600)는 DRWG 결합(690)을 사용하여 전하 공유 회로(980)에 연결된다. DRWG(600) 및 DRWG 결합(690)의 예시적인 구현은 도 6과 관련하여 개시되어 있다. 도 6에서의 DRWG(600)와 유사하게, 도 17에서의 DRWG(600)도 입력(601)에서 CSL 클록 신호(FIN_CSL)를 수신하고 입력(605)에서 주파수 제어 워드들(FCWF)을 수신한다. CSL 클록 신호(FIN_CSL)는 전하 공유 신호(CSL)를 사용하여 기준 발진 신호(fREF)를 게이팅하는 것에 의해 AND 게이트(610)의 출력에 생성된다.
도 10에서의 PLL과 유사하게, 도 17에서의 위상 고정 위상 루프(1700)는 링 기반 DCO(900), 주파수 분할기(920), TDC(940) 및 조정 가능한 디지털 필터(1050)를 또한 포함한다. 조정 가능한 디지털 필터(1050)는 전하 공유 신호(CSL)에 의해 제어된다. 조정 가능한 디지털 필터(1050)의 일 예시적인 구현이 삽도(1750)에 도시되어 있다. 도 17의 위상 고정 위상 루프(1700) 및 도 10의 PLL에서의 조정 가능한 디지털 필터(1050)의 작동들은 유사하다. 도 17의 위상 고정 위상 루프(1700) 및 도 10의 PLL에서의 링 기반 DCO(900), 주파수 분할기(920), 및 TDC(940)의 작동들도 유사하다.
도 17의 위상 고정 위상 루프(1700)는 가변 누산기(1720), 기준 누산기(1740), 가산기(1730), 및 곱셈기(1770)를 더 포함한다. 가변 누산기(1720), 기준 누산기(1740) 및 TDC(940) 각각은 주파수 분할기(1710)로부터 루프 기준 주파수(f0)를 수신한다. 도 17에서, TDC(940)로부터의 위상 오차(ε), 가변 누산기(1720)로부터 누적 변수 오차(Rv), 및 기준 누산기(1740)로부터의 누적 기준 오차(RR)는 모두 가산기(1730)에 가산된다. 가산기(1730)로부터의 총 위상 오차(ΦE)는 조정 가능한 디지털 필터(1050)의 입력에 결합되고, 조정 가능한 디지털 필터(1050)의 출력으로부터의 필터링된 위상 오차(ΦE)는 곱셈기(1770)에 결합된다. 필터링된 위상 오차(ΦE)가 곱셈기(1770)에서 정규화 인자와 곱해진 후에, 발진기 튜닝 워드(OTW)가 생성되어 DCO(900)의 입력(101)에 결합된다. 도 17의 특정 실시예들에서, 곱셈기(1770)에 의해 곱해지는 정규화 인자는 fREF/(4*KDCO)이고, 여기서 KDCO는 특정 DCO(900)를 특징지우기 위한 비례 상수이고 숫자 4는 기준 발진 신호(fREF)와 루프 기준 주파수(f0) 사이의 비율이다.
도 17에서, 루프 기준 주파수(f0)가 기준 발진 신호(fREF)를 주파수 입력으로서 수신하는 주파수 분할기(1710)에 의해 생성되기 때문에, 루프 기준 주파수(f0)는 기준 발진 신호(fREF)와 어떤 위상 관계를 유지한다. DCO(900)가 폐쇄 위상 고정 루프(closed phase locked loop)에서 작동하고 있을 때, DCO(900)에 의해 생성되는 출력 발진 신호(S(fosc))는 루프 기준 주파수(f0)의 배수인 목표 주파수로 위상 고정된다. 전하 공유 회로(980)가 기준 발진 신호(fREF)와 동기화되는 CSL 클록 신호(FIN_CSL)에 의해 클록킹되기 때문에, 출력 발진 신호(S(fosc))의 위상 지터들이 전하 공유 회로(980)에 의해 감소된다.
도 18은 일부 실시예들에 따른, 위상 고정 루프에서의 링 기반 DCO를 작동시키는 방법의 플로차트이다. 방법(1800)의 동작들이 도 18에 묘사되어 있는 순서는 단지 예시를 위한 것이며; 방법(1800)의 동작들은 도 18에 묘사된 것과 상이한 순서들로 실행될 수 있다. 도 18에 묘사된 방법(1800) 이전, 동안, 및/또는 이후에 추가적인 동작들이 수행될 수 있다는 것과, 다른 프로세스들이 본 명세서에서 단지 간략히 기술될 수 있다는 것이 이해된다.
방법(1800)의 동작(1810)에서, DCO는 제어 신호를 사용하여 발진을 시작하도록 설정된다. 도 11의 예시적인 타이밍 다이어그램에 도시된 바와 같이, 시간 T1에서의 DCO 리셋 신호(RSTN_DCO)의 논리 레벨의 변경은 도 10의 링 기반 DCO(900)가 개방 루프 모드에서 발진을 시작하게 한다. 도 12a 및 도 12b에 도시된 바와 같은 예시적인 실시예들에서, DCO의 상태를 정상 상태로부터 발진 상태로 변경하기 위해 DCO 리셋 신호(RSTN_DCO)가 인버터를 통해 스위치들(1212, 1214, 1222, 및 1224) 각각에 인가된다.
방법(1800)의 동작(1820)에서, DCO가 제1 폐쇄 루프 전달 함수를 갖는 PLL에서 발진하도록 설정된다. 도 11의 예시적인 타이밍 다이어그램에 도시된 바와 같이, 시간 T2에서의 PLL 리셋 신호(RSTN_DIG)의 논리 레벨의 변경은 도 10의 링 기반 DCO(900)가 유형 II 폐쇄 루프 전달 함수를 갖는 PLL에서 발진을 시작하게 한다. 도 10의 조정 가능한 디지털 필터(1050)가 전하 공유 신호(CSL)의 논리 LOW에 의해 비례 적분 디지털 필터로서 설정되기 때문에, PLL은 유형 II 폐쇄 루프 전달 함수를 갖는다.
방법(1800)의 동작(1830)에서, PLL의 폐쇄 루프 전달 함수가 제1 폐쇄 루프 전달 함수로부터 제2 폐쇄 루프 전달 함수로 변경된다. 도 11의 예시적인 타이밍 다이어그램에 도시된 바와 같이, 시간 T3에서의 전하 공유 신호(CSL)의 논리 레벨의 변경은 도 10의 링 기반 DCO(900)가 유형 I 폐쇄 루프 전달 함수를 갖는 PLL에서 발진하게 한다. 전하 공유 신호(CSL)의 논리 레벨이 논리 LOW로부터 논리 HIGH로 변경될 때, 도 10의 조정 가능한 디지털 필터(1050)가 비례 적분 디지털 필터로부터 비례 디지털 필터로 변경되기 때문에, 도 10에서의 PLL의 전달 함수가 유형 II 폐쇄 루프 전달 함수로부터 유형 I 폐쇄 루프 전달 함수로 변경된다.
방법(1800)의 동작(1840)에서, 제2 폐쇄 루프 전달 함수를 갖는 PLL에서 발진하는 DCO의 위상 오차들을 정정하기 위해 전하 공유 잠금 프로세스가 시작된다. 도 11의 예시적인 타이밍 다이어그램에 도시된 바와 같이, 시간 T3에서의 전하 공유 신호(CSL)의 논리 레벨의 변경은 또한 전하 공유 회로(980)에 의해 도 10에서의 DCO(900)의 위상 오차들을 정정하기 위해 전하 공유 잠금 프로세스들을 시작한다. 도 11에서, 시간 T3에서 전하 공유 신호(CSL)가 논리 LOW로부터 논리 HIGH로 변경될 때, (예를 들면, 전하 공유 신호(CSL)를 사용하여 기준 발진 신호(fREF)를 게이팅하는 것에 의해) CSL 클록 신호(FIN_CSL)가 생성된다. 도 5a의 예시적인 실시예에 도시된 바와 같이, 전하 공유 회로(980)를 구동하기 위한 제어 신호들(예를 들면, CK_DAC, CK_CSL_I, 및 CK_CSL_Q)이 CSL 클록 신호(FIN_CSL)로부터 생성되기 때문에, 전하 공유 회로(980)에 의한 전하 공유 잠금 프로세스가 CSL 클록 신호(FIN_CSL)에 의해 시작된다.
본 개시의 일 양태는 집적 회로 디바이스에 관한 것이다. 집적 회로 디바이스는 링 기반 디지털 제어 발진기(DCO), 제1 전하 공유 스위치, 제1 전하 공유 커패시터, 제1 프리차지 스위치, 및 제1 디지털 아날로그 변환기(DAC)를 포함한다. DCO는 제1 인버터 및 제2 인버터를 갖는다. 제1 전하 공유 커패시터는 제1 전하 공유 스위치를 통해 제1 인버터의 입력 단자에 결합되는 제1 단자를 갖는다. 제1 DAC는 제1 프리차지 스위치를 통해 제1 전하 공유 커패시터의 제1 단자에 결합되는 출력 단자를 갖는다. 집적 회로 디바이스는 제2 전하 공유 스위치, 제2 전하 공유 커패시터, 제2 프리차지 스위치, 및 제2 DAC를 또한 포함한다. 제2 전하 공유 커패시터는 제2 전하 공유 스위치를 통해 제2 인버터의 입력 단자 또는 출력 단자에 결합되는 제1 단자를 갖는다. 제2 DAC는 제2 프리차지 스위치를 통해 제2 전하 공유 커패시터의 제1 단자에 결합되는 출력 단자를 갖는다.
본 개시의 다른 양태는 집적 회로 디바이스에 관한 것이다. 집적 회로 디바이스는 링 기반 디지털 제어 발진기(DCO), 제1 분기 1 전하 공유 스위치, 제2 분기 1 전하 공유 스위치, 분기 1 전하 공유 커패시터, 및 분기 1 디지털 아날로그 변환기(DAC)를 포함한다. DCO는 제1 인버터 및 제2 인버터를 갖는다. 분기 1 전하 공유 커패시터는 제1 분기 1 전하 공유 스위치를 통해 제1 인버터의 입력 단자에 결합되고 제2 분기 1 전하 공유 스위치를 통해 제2 인버터의 입력 단자 또는 출력 단자에 결합되는 제1 단자를 갖는다. 분기 1 DAC는 분기 1 프리차지 스위치를 통해 분기 1 전하 공유 커패시터의 제1 단자에 결합되는 출력 단자를 갖는다.
본 개시의 다른 양태는 방법에 관한 것이다. 이 방법은 디지털 제어 발진기가 제1 폐쇄 루프 전달 함수를 갖는 위상 고정 루프에서 발진하게 하는 단계, 제1 폐쇄 루프 전달 함수를 갖는 위상 고정 루프를 제2 폐쇄 루프 전달 함수를 갖는 위상 고정 루프로 변경하는 단계, 및 제2 폐쇄 루프 전달 함수를 갖는 위상 고정 루프에서 발진하는 디지털 제어 발진기에서의 위상 오차들을 정정하기 위해 전하 공유 잠금 프로세스를 시작하는 단계를 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하는 것 및/또는 동일한 장점들을 달성하는 것을 위해 다른 프로세스들 및 구조체들을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성들이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 대체들 및 수정들을 행할 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 집적 회로(integrated circuit, IC) 디바이스에 있어서,
제1 인버터 및 제2 인버터를 갖는 링 기반(ring based) 디지털 제어 발진기(digitally controlled oscillator, DCO);
제1 전하 공유 스위치(charge-sharing switch);
상기 제1 전하 공유 스위치를 통해 상기 제1 인버터의 입력 단자에 결합되는 제1 단자를 갖는 제1 전하 공유 커패시터;
제1 프리차지 스위치(pre-charge switch);
상기 제1 프리차지 스위치를 통해 상기 제1 전하 공유 커패시터의 제1 단자에 결합되는 출력 단자를 갖는 제1 디지털 아날로그 변환기(digital to analog converter, DAC);
제2 전하 공유 스위치;
상기 제2 전하 공유 스위치를 통해 상기 제2 인버터의 입력 단자 또는 출력 단자에 결합되는 제1 단자를 갖는 제2 전하 공유 커패시터;
제2 프리차지 스위치; 및
상기 제2 프리차지 스위치를 통해 상기 제2 전하 공유 커패시터의 제1 단자에 결합되는 출력 단자를 갖는 제2 DAC
를 포함하는, IC 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제2 전하 공유 커패시터의 제1 단자는 상기 제2 전하 공유 스위치를 통해 상기 제2 인버터의 입력 단자에 결합되는 것인, IC 디바이스.
실시예 3. 실시예 2에 있어서, 상기 제1 인버터는 상기 제2 인버터의 입력 단자와 회로 노드를 형성하는 출력 단자를 갖는 것인, IC 디바이스.
실시예 4. 실시예 2에 있어서, 상기 링 기반 DCO는 제3 인버터를 더 포함하고, 상기 제1 인버터는 상기 제3 인버터를 통해 상기 제2 인버터의 입력 단자에 결합되는 출력 단자를 갖는 것인, IC 디바이스.
실시예 5. 실시예 4에 있어서, 상기 제3 인버터는 상기 제1 인버터의 입력 단자와 회로 노드를 형성하는 출력 단자를 갖는 것인, IC 디바이스.
실시예 6. 실시예 4에 있어서, 상기 링 기반 DCO는 제4 인버터를 더 포함하고, 상기 제2 인버터는 상기 제4 인버터를 통해 상기 제1 인버터의 입력 단자에 결합되는 출력 단자를 갖는 것인, IC 디바이스.
실시예 7. 실시예 1에 있어서, 상기 제2 전하 공유 커패시터의 제1 단자는 상기 제2 전하 공유 스위치를 통해 상기 제2 인버터의 출력 단자에 결합되는 것인, IC 디바이스.
실시예 8. 실시예 7에 있어서,
상기 제1 전하 공유 커패시터의 제1 단자는 상기 제1 전하 공유 스위치를 통해 상기 제1 인버터의 제1 입력 단자에 결합되고;
상기 제2 인버터의 출력 단자는 상기 제1 인버터의 제2 입력 단자에 결합되고 상기 제1 인버터의 제2 입력 단자와 회로 노드를 형성하는 것인, IC 디바이스.
실시예 9. 실시예 1에 있어서, 상기 제1 인버터 및 상기 제2 인버터는 비차동 인버터(non-differential inverter)들인 것인, IC 디바이스.
실시예 10. 실시예 1에 있어서, 상기 제1 인버터 및 상기 제2 인버터는 차동 인버터들인 것인, IC 디바이스.
실시예 11. 실시예 1에 있어서, 상기 제1 인버터 및 상기 제2 인버터는 의사 차동 인버터(pseudo differential inverter)들인 것인, IC 디바이스.
실시예 12. 집적 회로(IC) 디바이스에 있어서,
제1 인버터 및 제2 인버터를 갖는 링 기반 디지털 제어 발진기(DCO);
제1 분기 1 전하 공유 스위치(branch-one charge-sharing switch) 및 제2 분기 1 전하 공유 스위치;
상기 제1 분기 1 전하 공유 스위치를 통해 상기 제1 인버터의 입력 단자에 결합되고 상기 제2 분기 1 전하 공유 스위치를 통해 상기 제2 인버터의 입력 단자 또는 출력 단자에 결합되는 제1 단자를 갖는 분기 1 전하 공유 커패시터;
분기 1 프리차지 스위치; 및
상기 분기 1 프리차지 스위치를 통해 상기 분기 1 전하 공유 커패시터의 제1 단자에 결합되는 출력 단자를 갖는 분기 1 디지털 아날로그 변환기(DAC)
를 포함하는, IC 디바이스.
실시예 13. 실시예 12에 있어서, 상기 분기 1 전하 공유 커패시터의 제1 단자는 상기 제2 분기 1 전하 공유 스위치를 통해 상기 제2 인버터의 입력 단자에 결합되는 것인, IC 디바이스.
실시예 14. 실시예 13에 있어서, 상기 제1 인버터는 상기 제2 인버터의 입력 단자와 회로 노드를 형성하는 출력 단자를 갖는 것인, IC 디바이스.
실시예 15. 실시예 13에 있어서, 상기 링 기반 DCO는 제3 인버터를 더 포함하고, 상기 제1 인버터는 상기 제3 인버터를 통해 상기 제2 인버터의 입력 단자에 결합되는 출력 단자를 갖는 것인, IC 디바이스.
실시예 16. 실시예 12에 있어서, 상기 분기 1 전하 공유 커패시터의 제1 단자는 상기 제2 분기 1 전하 공유 스위치를 통해 상기 제2 인버터의 출력 단자에 결합되는 것인, IC 디바이스.
실시예 17. 실시예 16에 있어서,
상기 분기 1 전하 공유 커패시터의 제1 단자는 상기 제1 분기 1 전하 공유 스위치를 통해 상기 제1 인버터의 제1 입력 단자에 결합되고;
상기 제2 인버터의 출력 단자는 상기 제1 인버터의 제2 입력 단자에 결합되고 상기 제1 인버터의 제2 입력 단자와 회로 노드를 형성하는 것인, IC 디바이스.
실시예 18. 방법에 있어서,
디지털 제어 발진기가 제1 폐쇄 루프 전달 함수를 갖는 위상 고정 루프(phase locked loop)에서 발진하게 하는 단계;
상기 제1 폐쇄 루프 전달 함수를 갖는 위상 고정 루프를 제2 폐쇄 루프 전달 함수를 갖는 위상 고정 루프로 변경하는 단계; 및
상기 제2 폐쇄 루프 전달 함수를 갖는 위상 고정 루프에서 발진하는 상기 디지털 제어 발진기에서의 위상 오차들을 정정하기 위해 전하 공유 잠금 프로세스(charge-sharing locking process)를 시작하는 단계
를 포함하는, 방법.
실시예 19. 실시예 18에 있어서, 상기 제1 폐쇄 루프 전달 함수를 갖는 위상 고정 루프는 유형 II 완전 디지털 위상 고정 루프(type-II all digital phase locked loop)이고, 상기 제2 폐쇄 루프 전달 함수를 갖는 위상 고정 루프는 유형 I 완전 디지털 위상 고정 루프인 것인, 방법.
실시예 20. 실시예 18에 있어서, 상기 위상 고정 루프를 변경하는 단계는,
조정 가능한 디지털 필터를 비례 적분 디지털 필터로부터 비례 디지털 필터로 변경하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 집적 회로(integrated circuit, IC) 디바이스에 있어서,
    제1 인버터 및 제2 인버터를 갖는 링 기반(ring based) 디지털 제어 발진기(digitally controlled oscillator, DCO);
    제1 전하 공유 스위치(charge-sharing switch);
    상기 제1 전하 공유 스위치를 통해 상기 제1 인버터의 입력 단자에 결합되는 제1 단자를 갖는 제1 전하 공유 커패시터;
    제1 프리차지 스위치(pre-charge switch);
    상기 제1 프리차지 스위치를 통해 상기 제1 전하 공유 커패시터의 제1 단자에 결합되는 출력 단자를 갖는 제1 디지털 아날로그 변환기(digital to analog converter, DAC);
    제2 전하 공유 스위치;
    상기 제2 전하 공유 스위치를 통해 상기 제2 인버터의 입력 단자 또는 출력 단자에 결합되는 제1 단자를 갖는 제2 전하 공유 커패시터;
    제2 프리차지 스위치; 및
    상기 제2 프리차지 스위치를 통해 상기 제2 전하 공유 커패시터의 제1 단자에 결합되는 출력 단자를 갖는 제2 DAC
    를 포함하는, IC 디바이스.
  2. 제1항에 있어서, 상기 제2 전하 공유 커패시터의 제1 단자는 상기 제2 전하 공유 스위치를 통해 상기 제2 인버터의 입력 단자에 결합되는 것인, IC 디바이스.
  3. 제2항에 있어서, 상기 제1 인버터는 상기 제2 인버터의 입력 단자와 회로 노드를 형성하는 출력 단자를 갖는 것인, IC 디바이스.
  4. 제2항에 있어서, 상기 링 기반 DCO는 제3 인버터를 더 포함하고, 상기 제1 인버터는 상기 제3 인버터를 통해 상기 제2 인버터의 입력 단자에 결합되는 출력 단자를 갖는 것인, IC 디바이스.
  5. 제4항에 있어서, 상기 제3 인버터는 상기 제1 인버터의 입력 단자와 회로 노드를 형성하는 출력 단자를 갖는 것인, IC 디바이스.
  6. 제4항에 있어서, 상기 링 기반 DCO는 제4 인버터를 더 포함하고, 상기 제2 인버터는 상기 제4 인버터를 통해 상기 제1 인버터의 입력 단자에 결합되는 출력 단자를 갖는 것인, IC 디바이스.
  7. 제1항에 있어서, 상기 제2 전하 공유 커패시터의 제1 단자는 상기 제2 전하 공유 스위치를 통해 상기 제2 인버터의 출력 단자에 결합되는 것인, IC 디바이스.
  8. 제7항에 있어서,
    상기 제1 전하 공유 커패시터의 제1 단자는 상기 제1 전하 공유 스위치를 통해 상기 제1 인버터의 제1 입력 단자에 결합되고;
    상기 제2 인버터의 출력 단자는 상기 제1 인버터의 제2 입력 단자에 결합되고 상기 제1 인버터의 제2 입력 단자와 회로 노드를 형성하는 것인, IC 디바이스.
  9. 집적 회로(IC) 디바이스에 있어서,
    제1 인버터 및 제2 인버터를 갖는 링 기반 디지털 제어 발진기(DCO);
    제1 분기 1 전하 공유 스위치(branch-one charge-sharing switch) 및 제2 분기 1 전하 공유 스위치;
    상기 제1 분기 1 전하 공유 스위치를 통해 상기 제1 인버터의 입력 단자에 결합되고 상기 제2 분기 1 전하 공유 스위치를 통해 상기 제2 인버터의 입력 단자 또는 출력 단자에 결합되는 제1 단자를 갖는 분기 1 전하 공유 커패시터;
    분기 1 프리차지 스위치; 및
    상기 분기 1 프리차지 스위치를 통해 상기 분기 1 전하 공유 커패시터의 제1 단자에 결합되는 출력 단자를 갖는 분기 1 디지털 아날로그 변환기(DAC)
    를 포함하는, IC 디바이스.
  10. 방법에 있어서,
    디지털 제어 발진기가 제1 폐쇄 루프 전달 함수를 갖는 위상 고정 루프(phase locked loop)에서 발진하게 하는 단계;
    상기 제1 폐쇄 루프 전달 함수를 갖는 위상 고정 루프를 제2 폐쇄 루프 전달 함수를 갖는 위상 고정 루프로 변경하는 단계; 및
    상기 제2 폐쇄 루프 전달 함수를 갖는 위상 고정 루프에서 발진하는 상기 디지털 제어 발진기에서의 위상 오차들을 정정하기 위해 전하 공유 잠금 프로세스(charge-sharing locking process)를 시작하는 단계
    를 포함하는, 방법.
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