CN111183587A - 锁相环采样器和复位器 - Google Patents

Abstract

公开了用于参考信号和锁相环（PLL）的输出信号的同步的系统、方法和电路的装置。该方法包括由连接到PLL的时钟检测电路连续地生成指示PLL的参考信号是存在还是丢失的时钟检测信号。该方法还包括当参考信号存在时，由连接到PLL的环路采样器电路从PLL的环路滤波器连续地采样和存储电压。另外，该方法包括当时钟检测信号指示参考信号丢失时，将PLL的电荷泵配置成高阻抗状态，由此禁用电荷泵。此外，该方法包括当参考信号丢失时，将电压供应给PLL以维持PLL的输出信号的频率。

Description

锁相环采样器和复位器

相关申请的交叉引用

本申请要求于2017年10月12日提交的美国临时专利申请号62/571,736的权益和优先权，其通过引用以其整体特此并入。

技术领域

根据一个或多个实施例，本公开总体上涉及锁相环（PLL），并且更特别地例如，涉及用于生成稳定时钟信号的系统和方法。

背景技术

锁相环（PLL）被用于各种各样的电子设备中。在操作中，PLL生成与参考时钟在相位方面锁定（即同步）的输出时钟信号。如果PLL丢失参考时钟，则跟踪参考时钟的PLL的输出时钟信号可能会减小到零（0）赫兹（Hz）或另一个低频。对于许多应用而言，所希望的是，即使在参考时钟信号的丢失期间，PLL也产生稳定的输出时钟信号。因此，仍旧需要改进在参考时钟信号的意外丢失期间的PLL输出时钟信号的稳定性。

发明内容

本公开提供了用于改进参考时钟信号的中断或丢失期间的PLL输出时钟信号的稳定性的方法和系统。在一个或多个实施例中，一种方法包括由连接到PLL的时钟检测电路连续地生成指示输入到PLL的参考时钟信号是存在还是丢失的时钟检测信号。该方法还包括在参考时钟信号存在时，由连接到PLL的环路采样器电路从PLL的环路滤波器连续地采样并存储控制电压。当参考时钟信号丢失时，该方法包括将存储的控制电压供应给PLL以稳定PLL的输出信号。在一个或多个实施例中，PLL包括电荷泵并且该方法包括当时钟检测信号指示参考信号丢失时，诸如通过将电荷泵配置成高阻抗状态来禁用电荷泵。

在一个或多个实施例中，当参考信号存在时，电压从环路滤波器的电容器被采样并存储到环路采样器电路的第一电容器上；以及当时钟检测信号指示参考信号丢失时，电压被供应给环路滤波器。

在一个或多个实施例中，当参考信号存在时，电压从环路滤波器的输出被采样并存储到环路采样器电路的第二电容器上；以及当参考信号丢失时，电压被供应给PLL的压控振荡器（VCO）的输入。在一个或多个实施例中，当参考信号存在时，第二电压从环路滤波器的电容器被采样并存储到环路采样器电路的第一电容器上；以及当时钟检测信号指示参考信号丢失时，第二电压被供应给环路滤波器。

在一个或多个实施例中，该方法还包括由环路采样器电路的脉冲发生器电路接收参考信号，并生成指示用于电压的采样的采样时段的脉冲。在至少一个实施例中，脉冲发生器电路采样参考信号的下降沿，并且PLL的相位-频率检测器将参考信号与PLL的反馈信号的上升沿的相位对准。脉冲接连地断开和闭合环路采样器电路的开关以采样电压，该电压存储在环路采样器电路的电容器上。

在至少一个实施例中，该方法还包括由时钟检测电路连续地检测参考信号；以及在检测不到参考信号的预定时间量之后，由时钟检测电路生成指示参考信号丢失的时钟检测信号。在一个或多个实施例中，电压经由环路采样器电路的电压缓冲器供应给PLL。

在一个或多个实施例中，一种系统包括锁相环（PLL）、时钟检测电路和环路采样器电路，所述锁相环（PLL）可操作以同步参考信号和输出信号。时钟检测电路连接到PLL并且可操作以生成指示PLL的参考信号是存在还是丢失的时钟检测信号。环路采样器电路连接到PLL和时钟检测电路，并且可操作以在参考信号存在时从PLL的环路滤波器采样并存储电压。在一个或多个实施例中，当参考信号丢失时，PLL的电荷泵被禁用，并且存储的电压被供应给PLL以维持稳定的PLL输出信号。

本公开的范围由权利要求限定，所述权利要求通过引用并入到本部分中。通过考虑对一个或多个实施例的以下详细描述，将向本领域技术人员给予对本公开的较完整理解以及其附加优点的实现。将对将首先被简要描述的附图的附页进行参考。

附图说明

参考以下附图和跟随的详细描述，可以较好地理解本公开的各方面及其优点。应当领会的是，相同的参考标号用于标识一个或多个附图中所图示的相同元件，其中附图中的示出是为了图示本公开的实施例的目的，而不是为了限制本公开的实施例的目的。附图中的部件不一定是按比例的，而是将重点放在清楚地图示本公开的原理上。

图1是图示根据本公开的一个或多个实施例的第一示例性PLL和时钟复位器电路的图。

图2是图示根据本公开的一个或多个实施例的第二示例性PLL和时钟复位器电路的图。

图3是图示根据本公开的一个或多个实施例的示例性脉冲发生器电路的图。

图4是图示根据本公开的一个或多个实施例的图1的PLL和时钟复位器电路的示例性操作的流程图。

图5是图示根据本公开的一个或多个实施例的图2的PLL和时钟复位器电路的示例性操作的流程图。

图6是图示根据本公开的一个或多个实施例的在各种PLL和时钟复位器电路的操作期间的示例性测量的控制电压的曲线图。

图7是图示根据本公开的一个或多个实施例的由各种PLL和时钟复位器电路对参考时钟信号的丢失的示例性响应的曲线图。

图8是图示根据本公开的一个或多个实施例的音频处理设备中的PLL和时钟复位器电路的示例性实施方式的图。

具体实施方式

本文中公开了用于改进在参考时钟输入的意外丢失期间的锁相环（PLL）电路的稳定性的系统和方法。在各种实施例中，本公开的系统和方法允许PLL适度地响应于参考时钟的意外丢失发生以维持稳定的输出。

PLL被用于多种系统（例如，超大规模集成（VLSI）芯片）中以生成一个或多个高频主时钟信号。在各种实施例中，PLL接收参考时钟信号并生成一个或多个输出信号，诸如较高频的输出时钟信号。输入到PLL的参考时钟信号可能会在没有警告的情况下停止以及由外部时钟源重新启动，这可能不利地影响一个或多个系统部件的操作。当输入到PLL的参考时钟信号丢失时，跟踪参考时钟信号的PLL的输出时钟信号也将丢失，这是因为输出朝着零（0）赫兹（Hz）或另一个低频减小。本文中公开的系统和方法允许PLL在参考时钟信号的丢失期间适度地响应并维持稳定的输出信号。

根据本公开的各种实施例，PLL和时钟复位器电路包括PLL、时钟检测电路和环路采样器电路。在PLL的操作期间，环路采样器电路采样并存储PLL的控制电压。当参考时钟丢失时，本公开的电路利用存储的控制电压来维持相对稳定的输出频率，直到参考时钟信号复原为止。

图1是图示根据本公开的一个或多个实施例的第一示例性PLL和时钟复位器电路100的图。在所图示的实施例中，PLL和时钟复位器电路100包括PLL 102、时钟检测电路110和环路采样器电路180。PLL 102包括相位检测器130、电荷泵140、环路滤波器150（例如，环路滤波器电路）、压控振荡器（VCO）160和分频器164。相位检测器130耦合到参考时钟104，该参考时钟104提供输入到相位检测器130的参考信号106。相位检测器130还被布置成接收反馈信号166。在一个或多个实施例中，VCO 160生成输出信号162，其被输入到分频器164以生成反馈信号166。在一个实施例中，分频器164是一比N分频计数器，其将输出信号162的频率除以数N以产生反馈信号166。例如，如果输出信号162具有160兆赫兹（MHz）的频率并且一比N分频计数器具有等于16的N，则反馈信号166将具有10MHz的频率。

在一个实施例中，相位检测器130是相位-频率检测器，其可操作以比较参考信号106和反馈信号166的相位和频率，并输出控制信号以相应地将反馈信号166调节为具有与参考信号106的相位和频率同步的相位和频率。例如，在各种实施例中，相位检测器130通过生成控制信号以调节反馈信号166来将参考信号106和反馈信号166的上升沿的相位对准。

由相位检测器130生成的控制信号被输出到电荷泵140。在各种实施例中，相位检测器130生成输入到电荷泵140并经过环路滤波器150的“向上”电压信号131以增加VCO 160的电压和频率，并生成输入到电荷泵140并经过环路滤波器150的“向下”电压信号132以减少VCO 160的电压和频率。VCO 160生成输出信号162，该输出信号162可以作为PLL输出时钟信号170被提供给一个或多个电子部件（未示出）。

PLL 102操作为反馈环路以将输出信号162的相位和频率锁定到参考信号106的相位和频率。当参考信号106丢失时（例如，如果参考时钟104不运转），PLL 102输出信号162将朝着到相位检测器130的参考输入处保持的值进行调节，该值可能具有0Hz（或另一个低频值）的频率，直到参考信号106复原为止。在本文中公开的各种实施例中，即使在参考时钟信号106丢失的时段期间，时钟检测电路110和环路采样器电路180也操作以从PLL 102生成一致的输出信号162。

时钟检测电路110可操作以检测参考信号106是存在还是丢失，并输出对应的时钟检测信号112。在所图示的实施例中，时钟检测电路110耦合到参考时钟104以接收输入到相位检测器130的参考信号106。时钟检测电路110检测参考信号106的存在或不存在，并且输出对应的时钟检测信号（clk_detect）112。在一个实施例中，如果由时钟检测电路110检测到参考时钟信号106，则时钟检测信号112是设置为1的标志，以及如果由时钟检测电路110确定参考时钟信号106丢失，则时钟检测信号112是设置为0的标志。时钟检测电路110的输出耦合到PLL 102的电荷泵140和环路采样器电路180的缓冲器开关192，其响应于时钟检测信号112而可操作。

当参考信号106丢失时，环路采样器电路180可操作以从PLL 102采样控制电压并且将采样的电压提供给PLL 102以驱动VCO 160。在所图示的实施例中，环路采样器电路180包括脉冲发生器182、控制电压开关186（在本文中也称为采样开关）、连接到接地的控制电压电容器188、控制电压缓冲器190（例如，缓冲器放大器）和缓冲器开关192。缓冲器开关192耦合在控制电压缓冲器190和环路滤波器150的电容器（C）之间，并且由时钟检测信号112控制。在各种实施例中，基于参考信号的检测状态来控制缓冲器开关，使得当时钟检测信号被设置为1（确定参考信号106存在）时缓冲器开关断开，并且当时钟检测信号被设置为0（确定参考信号106丢失）时缓冲器开关闭合。

脉冲发生器182被耦合以接收输入到PLL 102的参考信号106。在操作中，脉冲发生器182使用参考信号106作为输入，以生成采样脉冲184（samp_clk）来控制控制电压开关186。控制电压开关186耦合在环路滤波器电容器（C）和环路采样器电路180的控制电压电容器188之间，并且由采样脉冲184接连地断开和闭合。当控制电压开关186闭合时，来自环路滤波器150内的电容器（C）的控制电压（vcap）被采样并存储在控制电压电容器188上。

在各种实施例中，脉冲发生器182从参考信号106的下降沿生成窄采样脉冲。如先前所讨论的，所图示的实施例的相位检测器130可操作以将参考信号106和反馈信号166的上升沿的相位对准。因此，在这些实施例中，在参考信号106的下降沿上采样控制电压（vcap）以限制对PLL 102的操作的干扰。

在PLL和时钟复位器电路100的操作期间，来自参考时钟104的参考信号106被输入到时钟检测电路110和脉冲发生器182。当参考信号106存在时，时钟检测电路110设置时钟检测信号112来指示参考信号106存在（例如，clk_detect=1）。时钟检测信号112被输出到电荷泵140和缓冲器开关192。电荷泵140接收时钟检测信号112并且在时钟检测信号112指示参考信号106存在时保持运转。缓冲器开关192由时钟检测信号112控制，并且在时钟检测信号112指示参考信号106存在时保持断开。因此，当参考信号106存在时，PLL 102操作以生成具有与参考信号106的相位和频率同步的相位和频率的PLL输出时钟信号170，并且环路采样器电路180在参考信号106的下降沿上从电容器（C）环路滤波器150采样控制电压（vcap）。

如果参考信号106丢失（例如，如果参考时钟104不运转），则时钟检测电路110改变时钟检测信号112以指示参考信号106丢失（例如，设置clk_detect=0）。在各种实施例中，如果未在时钟检测电路110处检测到参考信号106达预定时间间隔，则时钟检测电路110可操作以确定参考信号106丢失。在这些实施例中，该“延迟时段”可以是短时段，其被设置为最小化错误的“丢失信号”触发（例如，由于有效信号中的抖动），并且是根据其他系统要求的。在一个实施例中，当由时钟检测电路110检测到参考信号106时，时钟检测电路110可操作以将时钟检测信号在无延迟的情况下改变为“1”。

当时钟检测电路110确定参考信号106已经丢失时，电荷泵140被clk_detect信号112禁用。例如，在一个或多个实施例中，当clk_detect信号112被设置为1时，电荷泵140是运转的，并且当它接收到被设置为0的clk_detect信号112时，电荷泵140进入高阻抗（Hi-Z）状态，由此禁用电荷泵140。

时钟检测信号112也被提供给环路采样器电路180以控制缓冲器开关192。当clk_detect信号112被设置为1（指示参考信号106存在）时，缓冲器开关192被维持在断开位置。当clk_detect信号112被设置为0（指示参考信号106已经丢失）时，缓冲器开关192闭合，从而将控制电压电容器188和控制电压缓冲器190耦合到环路滤波器150的电容器（C）。因为参考信号106已经丢失，所以脉冲发生器182不再接收输入信号，并且将不再生成采样脉冲184以驱动控制电压开关186。因此，控制电压开关186保持断开，并且控制电压（vcap）的采样停止。存储在控制电压电容器188上的控制电压（vcap）（通过控制电压缓冲器190和缓冲器开关192）耦合到环路滤波器150，以将电容器（C）充电到最后采样的控制电压。因此，电容器（C）可操作以驱动VCO 160，由此允许即使参考信号106已经丢失，输出信号162也保持相对稳定。当参考信号106复原时，脉冲发生器182将产生采样时钟信号284，并且采样将通过开关286和294继续进行。

在各种实施例中，PLL和时钟复位器电路100可在两个或更多个操作模式之间配置。例如，PLL和时钟复位器电路100可以通过禁用时钟检测电路110（例如，即使参考时钟信号丢失也将时钟检测信号112设置为输出“1”）以及，可选地，通过禁用脉冲发生器182而由控制电压开关186和控制电压电容器188禁用采样来以标准PLL模式进行操作。

图2是图示根据本公开的一个或多个实施例的第二示例性PLL和时钟复位器电路200的图。如所图示，PLL和时钟复位器电路200可以包括PLL电路，诸如参考图1描述的PLL102，其包括耦合到参考时钟104以接收参考信号106的相位检测器130、电荷泵140、环路滤波器150和VCO 160。时钟检测电路210耦合到参考时钟104以接收参考信号106并生成指示参考信号106是“存在”还是已经确定为“丢失”的clk_detect信号212。

环路采样器电路280包括脉冲发生器电路282、第一控制电压开关286、第一控制电压电容器288、第一电压缓冲器290、缓冲器开关292、第二控制电压开关294、第二控制电压电容器296和第二电压缓冲器298。在PLL 102的操作中，时钟检测电路210接收参考信号106并生成指示参考信号106存在的时钟检测信号212（clk_detect）。时钟检测信号212被发送到维持在正常操作模式中的电荷泵140以及到保持断开的缓冲器开关292。

脉冲发生器电路282从参考时钟104接收参考信号106，并且从参考信号106的下降沿生成窄采样脉冲，以产生采样时钟信号284（samp_clk）。在一个或多个实施例中，相位检测器130将参考信号106和反馈信号166的上升沿的相位对准。通过在参考信号106的下降沿上采样，脉冲发生器电路282限制了PLL 102的操作的干扰。采样时钟信号284在PLL 102的操作期间控制第一控制电压开关286和第二控制电压开关294的接连断开和闭合。在第一控制电压开关286的开关期间，来自环路滤波器150的电容器（C）的控制电压（vcap）被采样并存储在第一控制电压电容器288上。在第二控制电压开关294的开关期间，从环路滤波器150输出的用于输入到VCO 160的控制电压（vctrl）被采样并存储在第二控制电压电容器296上。

当参考信号106丢失时，时钟检测电路210首先检测到没有信号被接收，然后在针对预定时间间隔期间监视输入信号，以确认信号已经丢失（例如，以确认检测到的信号丢失不是抖动的结果）。在预定时间间隔之后，如果参考信号106仍然丢失，则时钟检测电路210将时钟检测信号212设置为0以指示参考信号已经丢失。时钟检测信号212被发送到电荷泵140以将电荷泵140配置成高阻抗（Hi-Z）状态，由此禁用电荷泵140。时钟检测信号212也被发送到缓冲器开关292以闭合缓冲器开关292，直到时钟检测信号被改变为指示参考信号106存在为止。在一个实施例中，当由时钟检测电路210检测到参考信号106时，时钟检测电路210可操作以将时钟检测信号在无延迟的情况下改变为“1”。

当参考信号106丢失时，脉冲发生器电路282不再接收输入信号，以及因此不再产生采样时钟信号284。因此，第一控制电压开关286和第二控制电压开关294都保持断开。存储在第二控制电压电容器296上的控制电压（vctrl）通过第二电压缓冲器298输入到VCO160，由此允许输出信号162在参考信号106丢失时保持相对稳定。此外，闭合的缓冲器开关292将存储在第一控制电压电容器288上的控制电压（vcap）耦合到环路滤波器150的电容器（C），以将电荷维持在先前的控制电压（vcap）电平处，从而允许当参考信号106再次存在时PLL 102维持操作。

在各种实施例中，PLL和时钟复位器电路200可在两个或更多个操作模式之间配置。例如，PLL和时钟复位器电路200可以通过禁用时钟检测电路210（例如，即使参考时钟信号丢失也将时钟检测信号212设置为输出“1”）以及，可选地，通过禁用脉冲发生器电路282分别由开关186和294以及电容器288和296禁用采样来以标准PLL模式操作。PLL和时钟复位器电路200还可以通过在操作期间禁用控制电压（vctrl）的采样以及闭合第二控制电压开关294而被配置成根据图1的实施例进行操作。

图3是图示根据本公开的一个或多个实施例的示例性脉冲发生器电路300的图。脉冲发生器电路300可以被实现为图1的实施例中的脉冲发生器182、图2的实施例中的脉冲发生器电路282或实现在其他实施例中。如所图示，脉冲发生器电路300包括逻辑延迟330、反相器340和“或非”门350。在操作期间，来自参考时钟104（图3中未示出）的参考信号输入106（ref_clk）被输入到脉冲发生器电路300。如时钟图360中所示出，脉冲发生器电路300可操作以从参考信号106的下降沿生成窄采样脉冲以产生采样时钟信号320（samp_clk），在许多实施例中该采样时钟信号320允许在不干扰PLL的操作的情况下对（一个或多个）PLL控制电压进行采样。

图4是图示根据本公开的一个或多个实施例的图1的PLL和时钟复位器电路的示例性操作400的流程图。在PLL生成输出时钟信号的操作期间，在步骤405中，耦合到参考信号的时钟检测电路确定参考信号是否丢失。如果时钟检测电路确定参考信号存在，则在步骤415中，时钟检测信号生成指示参考信号存在的时钟检测信号。在步骤420中，环路采样器电路从PLL连续地采样控制电压，并且在步骤425中存储采样的电压。连续地执行步骤415、420和425，直到在步骤405中确定参考信号丢失为止。

如果时钟检测电路确定参考信号丢失（步骤405），则在步骤435中，时钟检测电路生成指示参考时钟丢失的时钟检测信号。在步骤440中，诸如通过将电荷泵配置成进入高阻抗状态来禁用PLL的电荷泵。在步骤445中，将存储的电压供应到PLL的环路滤波器以维持PLL的输出信号的频率。在步骤460中，时钟检测电路确定参考信号是否存在。当参考信号丢失时，将存储的电压供应给环路滤波器。当由时钟检测电路检测到参考信号时，在步骤415中，时钟检测信号被改变成指示参考时钟存在。

图5是图示根据本公开的一个或多个实施例的图2的PLL和时钟复位器电路的示例性操作500的流程图。在PLL生成稳定输出时钟信号的操作期间，在步骤505中，耦合到参考信号的时钟检测电路确定参考信号是否丢失。如果时钟检测电路确定参考信号没有丢失，则在步骤515中，时钟检测电路生成指示参考时钟存在的时钟检测信号。在步骤520中，连接到PLL的环路采样器电路从PLL的环路滤波器连续地采样第一控制电压。然后在步骤525中，环路采样器电路存储第一控制电压。在步骤530中，环路采样器电路从环路滤波器的输出连续地采样第二控制电压。然后在步骤535中，环路采样器电路存储第二电压，并且该方法重复至步骤505。连续地执行步骤515、520、525、530和535，直到在步骤505中确定参考信号丢失为止。

如果时钟检测电路确定参考信号丢失（步骤505），则在步骤545中，时钟检测电路生成指示参考信号丢失的时钟检测信号。在步骤550中，诸如通过进入高阻抗状态，将PLL的电荷泵维持在禁用状态中。在步骤555中，将第一控制电压供应给PLL的环路滤波器。在步骤560中，将第二控制电压供应给PLL的压控振荡器，以维持PLL的输出信号的频率。当由时钟检测电路再次检测到参考信号时（步骤575），在步骤515中，时钟检测信号被改变成指示参考时钟存在。

图6是图示根据本公开的一个或多个实施例的在各种PLL和时钟复位器电路的操作期间的示例性测量的控制电压的曲线图600。图示了测量的控制电压（vctrl）610、由环路采样器电路存储的采样的控制电压620、示例性参考时钟脉冲630以及由环路采样器电路的脉冲发生器电路生成的示例性采样的时钟脉冲640。如所图示，参考时钟脉冲630在其下降沿上被采样以产生采样的时钟脉冲640。该图还示出了环路采样器电路在每个脉冲上采样并存储控制电压610直到下一个采样的时钟脉冲为止，以产生采样的控制电压620。

图7是图示根据本公开的一个或多个实施例的由各种PLL和时钟复位器电路对参考信号中的丢失的示例性响应的曲线图700。如所图示，该图示出了在由参考时钟750产生的参考时钟信号740的丢失期间，针对PLL 710的输出信号的频率下降并且维持低频直到恢复参考时钟信号740为止。图1的PLL和时钟恢复电路的输出电压由曲线720表示。当参考时钟信号740丢失时，输出频率下降，直到时钟检测电路确定该信号丢失为止。在将时钟检测信号设置为指示参考信号丢失之后，在已经经过预定的时间延迟之后，输出信号恢复到先前的频率并保持相对稳定。图2的PLL和时钟恢复电路的输出频率由曲线730表示。在该实施例中，在参考时钟信号740的丢失的整个持续时间期间，频率保持相对稳定。

图8是示出根据本公开的至少一个实施例的可以采用所公开的PLL和时钟复位器电路的示例性片上系统（SOC）的图。在该图中，SOC是用于处理音频输入和输出信号的音频设备800，所述音频输入和输出信号可以在多种设备中使用，所述设备诸如移动电话、平板计算机、膝上型计算机、台式计算机、电视、可穿戴设备或执行音频输入或输出处理的其他设备。音频设备800包括PLL/时钟复位器810，诸如图1或图2中公开的PLL和时钟复位器电路。PLL/时钟复位器810接收参考时钟（rclk）（其可以是从设备的其他部件接收的主时钟信号），并且输出用于音频设备800的各种部件（诸如音频电路820、数字信号处理器（DSP）830和总线接口840）的定时和同步的至少一个输出时钟信号。音频电路820可以包括音频输入电路（诸如抗混叠滤波器822和模数转换器824）以用于接收和处理来自一个或多个传感器（诸如麦克风852）的音频输入信号。音频电路820还可以包括音频输出电路（诸如数字音频转换器826）以及用于从DSP 830接收数字音频信号并驱动一个或多个扬声器850的驱动器放大器828。DSP 830可以是可编程的DSP，其可操作以执行音频设备800的数字信号处理功能。总线接口840与其他系统部件通信，所述部件诸如系统设备的系统计算机处理器。在许多应用（诸如IP语音应用或处理语音命令的应用）中，音频输入/输出处理可以实时执行，并且可以包括通过总线接口840与其他设备的通信。在这样的系统中，参考时钟信号的丢失可以（诸如通过使得设备错过语音命令来）影响音频设备800执行必要的音频处理和通信的能力。因此，所公开的PLL/时钟复位器810的实施方式允许（例如，即使是在参考信号的丢失期间的）音频电路820、DSP 830和总线接口840的稳定操作。

在所图示的实施例中，音频设备还包括用于PLL/时钟复位器810的控制和配置的控制逻辑812。在一个实施例中，图1的PLL和时钟复位器电路100可以被配置用于以多种模式操作。例如，PLL和时钟复位器电路100可以包括PLL模式和时钟复位模式。在一个实施例中，可以通过将时钟检测信号设置为1和/或使采样电路脱开来选择PLL模式。在图2的实施例中，设想的是可以通过闭合第二开关以及禁用采样来实现PLL模式。图1的实施例可以通过闭合图2的第二开关但是维持如图1中描述的对第一开关的采样来实现。这些和其他配置可以根据本公开的实施例来实现。

在可适用的情况下，可以使用硬件、软件或硬件和软件的组合来实现由本公开提供的各种实施例。另外，在可适用的情况下，在不脱离本公开的范围的情况下，本文中阐述的各种硬件部件和/或软件部件可以组合成包括软件、硬件和/或两者的复合部件。在可适用的情况下，在不脱离本公开的范围的情况下，本文中阐述的各种硬件部件和/或软件部件可以被分离成包括软件、硬件或两者的子部件。另外，在可适用的情况下，设想的是软件部件可以被实现为硬件部件，以及反之亦然。

根据本公开的软件（诸如程序代码和/或数据）可以被存储在一个或多个计算机可读介质上。还设想的是可以使用联网的和/或以其他方式的一个或多个通用或专用计算机和/或计算机系统来实现本文中标识的软件。在可适用的情况下，本文中描述的各种步骤的顺序可以被改变、组合成复合步骤和/或分离成子步骤以提供本文中描述的特征。

前述公开不旨在将本公开限制为所公开的精确形式或特别使用领域。因此，设想的是，鉴于本公开，无论在本文中明确描述还是暗示，本公开的各种替代实施例和/或修改都是可能的。在已经像这样描述了本公开的实施例的情况下，本领域普通技术人员将认识到的是，在不脱离本公开的范围的情况下，可以在形式和细节上进行改变。因此，本公开仅由权利要求限制。

Claims (20)

1.一种方法，包括：

将锁相环（PLL）电路的输出信号与参考信号同步；

检测所述参考信号的状态以及生成对应的时钟检测信号；

当所述参考信号存在时，采样并存储所述PLL的控制电压；以及

当所述时钟检测信号指示所述参考信号丢失时，将存储的控制电压供应给所述PLL以稳定所述输出信号。

2.根据权利要求1所述的方法，其中所述PLL电路包括环路滤波器电路，所述环路滤波器电路包括环路滤波器电容器；

其中采样并存储所述PLL的所述控制电压还包括从所述环路滤波器电容器采样所述控制电压并将采样的控制电压存储在环路采样器电路的第一电容器上；以及

其中将所述存储的控制电压供应给所述PLL还包括将所述环路滤波器电容器耦合到所述环路采样器电路的所述第一电容器。

3.根据权利要求1所述的方法，其中所述PLL电路包括压控振荡器（VCO）和环路滤波器电路，所述环路滤波器电路可操作以将所述控制电压供应给所述VCO的输入；

其中采样并存储所述PLL的所述控制电压还包括从所述环路滤波器的输出采样所述控制电压以及将采样的控制电压存储在环路采样器电路的第二电容器上；以及

其中将所述控制电压供应给所述PLL还包括将所述环路采样器电路的所述第二电容器耦合到所述VCO的所述输入。

4.根据权利要求3所述的方法，其中所述环路滤波器电路包括环路滤波器电容器，并且其中采样并存储所述PLL的所述控制电压还包括从所述环路滤波器电容器采样环路滤波器电容器电压以及将采样的环路滤波器电容器电压存储在所述环路采样器电路的第一电容器上；以及

其中将所述控制电压供应给所述PLL还包括将所述环路滤波器电容器耦合到所述环路采样器电路的所述第一电容器。

5.根据权利要求4所述的方法，其中将所述PLL电路的所述输出信号与所述参考信号同步还包括将所述参考信号和所述输出信号的上升沿对准，并且其中当所述参考信号存在时采样并存储所述PLL的所述控制电压还包括在脉冲发生器电路处接收所述参考信号并生成与所述参考信号的下降沿对准的采样脉冲。

6.根据权利要求5所述的方法，其中所述环路采样电路还包括被耦合以接收所述采样脉冲的采样开关，所述方法还包括接连地断开和闭合所述采样开关以从所述PLL采样所述控制电压，其中当所述采样开关闭合时所述控制电压被采样。

7.根据权利要求1所述的方法，其中检测所述参考信号的状态以及生成对应的时钟检测信号还包括：

接收所述参考信号作为到时钟检测电路的输入，所述时钟检测电路可操作以输出指示所述参考信号的存在的所述时钟检测信号；以及

在到所述时钟检测电路的所述输入处检测到不存在所述参考信号达预定时间间隔以及输出指示所述参考信号丢失的所述对应的时钟检测信号。

8.根据权利要求7所述的方法，其中当所述时钟检测信号指示所述参考信号丢失时将所述存储的控制电压供应给所述PLL以稳定所述输出信号还包括：

利用所述时钟检测信号控制环路采样器电路的开关，其中当所述对应的时钟检测信号存在时断开所述开关，并且其中当所述对应的时钟检测信号丢失时闭合所述开关。

9.根据权利要求8所述的方法，其中所述控制电压经由所述环路采样器电路的电压缓冲器被供应给所述PLL。

10.根据权利要求7所述的方法，其中所述PLL电路包括耦合到所述时钟检测电路以接收所述时钟检测信号的电荷泵，所述方法还包括当所述时钟检测信号指示所述参考信号丢失时禁用所述电荷泵。

11.一种系统，包括：

锁相环（PLL），其可操作以同步参考信号和输出信号；

时钟检测电路，其被耦合以接收所述参考信号并且可操作以生成指示所述PLL的所述参考信号是存在还是丢失的时钟检测信号；以及

环路采样器电路，其连接到所述PLL，其中当所述参考信号存在时所述环路采样器电路可操作以从所述PLL的环路滤波器采样并存储控制电压；以及

其中当所述参考信号丢失时将存储的控制电压供应给所述PLL以稳定所述PLL的所述输出信号，直到所述参考信号存在为止。

12.根据权利要求11所述的系统，其中当所述参考信号存在时，所述电压从所述环路滤波器的电容器被采样并且存储到所述环路采样器电路的第一电容器上；以及

其中当所述时钟检测信号指示所述参考信号丢失时，所述电压被供应给所述环路滤波器。

13.根据权利要求11所述的系统，其中当所述参考信号存在时，所述电压从所述环路滤波器的输出被采样并且存储到所述环路采样器电路的第二电容器上；以及

其中当所述参考信号丢失时，所述电压被供应给所述PLL的压控振荡器（VCO）的输入。

14.根据权利要求13所述的系统，其中当所述参考信号存在时，第二电压从所述环路滤波器的电容器被采样并存储到所述环路采样器电路的第一电容器上；以及

其中当所述时钟检测信号指示所述参考信号丢失时，所述第二电压被供应给所述环路滤波器。

15.根据权利要求11所述的系统，其中所述环路采样器电路的脉冲发生器电路可操作以接收所述参考信号以及采样所述参考信号以生成指示用于所述电压的所述采样的采样时段的脉冲。

16.根据权利要求15所述的系统，其中所述脉冲发生器电路可操作以采样所述参考信号的下降沿，以及

其中所述PLL的相位-频率检测器可操作以将所述参考信号和所述PLL的反馈信号的上升沿的相位对准。

17.根据权利要求15所述的系统，其中所述环路采样器电路的开关可操作以通过根据所述脉冲接连地断开和闭合来采样所述电压。

18.根据权利要求11所述的系统，其中所述电压存储在所述环路采样器电路的电容器上。

19.根据权利要求11所述的系统，其中所述时钟检测电路可操作以连续地检测参考信号；以及

在所述时钟检测电路不再检测到所述参考信号之后的预定时间量，所述时钟检测电路可操作以生成指示所述参考信号丢失的所述时钟检测信号。

20.根据权利要求11所述的系统，其中所述PLL还包括电荷泵，所述电荷泵被布置成接收所述时钟检测信号，其中当所述时钟检测信号指示所述参考信号存在时所述电荷泵可操作，并且其中当所述时钟检测信号指示所述参考信号丢失时所述电荷泵被禁用。

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