JPH06311030A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH06311030A JPH06311030A JP5117960A JP11796093A JPH06311030A JP H06311030 A JPH06311030 A JP H06311030A JP 5117960 A JP5117960 A JP 5117960A JP 11796093 A JP11796093 A JP 11796093A JP H06311030 A JPH06311030 A JP H06311030A
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- voltage
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ回路において、データ入力に“０”が
多く存在する場合（マーク率が小なる場合）、ＶＣＯ出
力にジッタが多くなって安定性が悪くなることを防ぎ、
またデータ入力に対する“０”連続耐力を大とする。 【構成】 データ入力１の“０”を“０”検出回路６に
て検出し“０”検出信号を生成する。“０”検出信号の
存在期間中、直前のＬＰＦ４の出力電圧をサンプル／ホ
ールド回路７でサンプリングし、ホールドしつつＶＣＯ
５の制御入力とする。データ入力が“０”以外（“１”
の間）はサンプル／ホールド回路７は動作せず、ＬＰＦ
出力をそのままＶＣＯ制御入力とする。
多く存在する場合（マーク率が小なる場合）、ＶＣＯ出
力にジッタが多くなって安定性が悪くなることを防ぎ、
またデータ入力に対する“０”連続耐力を大とする。 【構成】 データ入力１の“０”を“０”検出回路６に
て検出し“０”検出信号を生成する。“０”検出信号の
存在期間中、直前のＬＰＦ４の出力電圧をサンプル／ホ
ールド回路７でサンプリングし、ホールドしつつＶＣＯ
５の制御入力とする。データ入力が“０”以外（“１”
の間）はサンプル／ホールド回路７は動作せず、ＬＰＦ
出力をそのままＶＣＯ制御入力とする。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ（フェイズロック
ドループ）回路に関するものである。
ドループ）回路に関するものである。
【０００２】
【従来の技術】従来のＰＬＬ回路は図３に示す様な構成
である。このＰＬＬ回路は、データ入力とＶＣＯ（電圧
制御発振器）５の出力との位相を比較する位相比較回路
３と、この位相比較出力の高周波成分を除去するＬＰＦ
（ローパスフィルタ）４と、このフィルタ出力により発
振出力が制御されるＶＣＯ５とからなっている。これ等
一連の回路を図に示す如くループ構成とすることによっ
て、データ入力に位相同期したＶＣＯ出力信号が得られ
ることになる。
である。このＰＬＬ回路は、データ入力とＶＣＯ（電圧
制御発振器）５の出力との位相を比較する位相比較回路
３と、この位相比較出力の高周波成分を除去するＬＰＦ
（ローパスフィルタ）４と、このフィルタ出力により発
振出力が制御されるＶＣＯ５とからなっている。これ等
一連の回路を図に示す如くループ構成とすることによっ
て、データ入力に位相同期したＶＣＯ出力信号が得られ
ることになる。
【０００３】このＰＬＬ回路を構成する位相比較回路３
としては、例えば図４に示す様ないわゆるトライステー
ト型の回路が用いられる。トランジスタＱ１，Ｑ２及び
電流源３４は電流源切替え回路を構成しており、トラン
ジスタＱ１のベースにデータ入力３２が、トランジスタ
Ｑ２のベースにバイアス電圧が夫々印加され、エミッタ
共通接続点とアースとの間に電流源３４が設けられてい
る。
としては、例えば図４に示す様ないわゆるトライステー
ト型の回路が用いられる。トランジスタＱ１，Ｑ２及び
電流源３４は電流源切替え回路を構成しており、トラン
ジスタＱ１のベースにデータ入力３２が、トランジスタ
Ｑ２のベースにバイアス電圧が夫々印加され、エミッタ
共通接続点とアースとの間に電流源３４が設けられてい
る。
【０００４】トランジスタＱ３，Ｑ４及び抵抗Ｒ１，Ｒ
２は差動回路であり、トランジスタＱ３のベースにクロ
ック信号（ＶＣＯ出力）３１が、トランジスタＱ４のベ
ースにバイアス電圧が夫々印加され、エミッタ共通接続
点にトランジスタＱ１のコレクタが接続されている。
２は差動回路であり、トランジスタＱ３のベースにクロ
ック信号（ＶＣＯ出力）３１が、トランジスタＱ４のベ
ースにバイアス電圧が夫々印加され、エミッタ共通接続
点にトランジスタＱ１のコレクタが接続されている。
【０００５】トランジスタＱ３のコレクタ出力ａは、ト
ランジスタＱ５と抵抗Ｒ３とからなるエミッタフォロワ
回路へ入力され、トランジスタＱ４のコレクタ出力ｂ
は、トランジスタＱ６と抵抗Ｒ４とからなるエミッタフ
ォロワ回路へ入力されている。
ランジスタＱ５と抵抗Ｒ３とからなるエミッタフォロワ
回路へ入力され、トランジスタＱ４のコレクタ出力ｂ
は、トランジスタＱ６と抵抗Ｒ４とからなるエミッタフ
ォロワ回路へ入力されている。
【０００６】トランジスタＱ７，Ｑ８，電流源３５及び
抵抗Ｒ５，Ｒ６は差動増幅回路であり、トランジスタＱ
５のエミッタフォロワ出力がトランジスタＱ７のベース
へ、トランジスタＱ６のエミッタフォロワ出力がトラン
ジスタＱ８のベースへ夫々印加されており、トランジス
タＱ８のコレクタ出力３３から位相差信号が導出される
ようになっている。尚、３６は回路電源を示している。
抵抗Ｒ５，Ｒ６は差動増幅回路であり、トランジスタＱ
５のエミッタフォロワ出力がトランジスタＱ７のベース
へ、トランジスタＱ６のエミッタフォロワ出力がトラン
ジスタＱ８のベースへ夫々印加されており、トランジス
タＱ８のコレクタ出力３３から位相差信号が導出される
ようになっている。尚、３６は回路電源を示している。
【０００７】かかる構成において、トランジスタＱ２及
びＱ４のベース電圧は、クロック入力、データ入力に対
してバランス状態になるように、夫々所望にバイアスさ
れているものとする。
びＱ４のベース電圧は、クロック入力、データ入力に対
してバランス状態になるように、夫々所望にバイアスさ
れているものとする。
【０００８】データ入力がローレベルのとき、トランジ
スタＱ１，Ｑ２及び電流源３４により構成される電流切
替え回路の動作によって、トランジスタＱ１のコレクタ
電流はオフとなる。従って、図４のａ点及びｂ点の電圧
はクロック入力のハイ、ローにかかわらず共に電源電圧
３６と同じ電圧となる。従って、トランジスタＱ７，Ｑ
８のベースにはそれと同一電圧が印加され、出力３３か
らは電流源３５と抵抗Ｒ６とにより定まる一定の電圧が
得られる。
スタＱ１，Ｑ２及び電流源３４により構成される電流切
替え回路の動作によって、トランジスタＱ１のコレクタ
電流はオフとなる。従って、図４のａ点及びｂ点の電圧
はクロック入力のハイ、ローにかかわらず共に電源電圧
３６と同じ電圧となる。従って、トランジスタＱ７，Ｑ
８のベースにはそれと同一電圧が印加され、出力３３か
らは電流源３５と抵抗Ｒ６とにより定まる一定の電圧が
得られる。
【０００９】式を用いて表わせば、電源電圧をＶcc，電
流源３５の電流値をＩ35とすれば、出力３３の電圧Ｖo
は、 Ｖo ＝Ｖcc−Ｒ６（Ｉ35／２）………（１） となる。
流源３５の電流値をＩ35とすれば、出力３３の電圧Ｖo
は、 Ｖo ＝Ｖcc−Ｒ６（Ｉ35／２）………（１） となる。
【００１０】次に、データ入力がハイレベルのとき、ト
ランジスタＱ１には電流源３４の電流（Ｉ35) が流れ
る。よって、ａ点にはクロック入力と逆相の信号が得ら
れ、ｂ点にはクロック入力と同相の信号が得られるとこ
になる。従って、出力３３からはａ点と同相（すなわち
クロック入力と逆相）で、（１）式のＶo を中心として
振幅がＲ６・Ｉ35である様な信号が得られる。
ランジスタＱ１には電流源３４の電流（Ｉ35) が流れ
る。よって、ａ点にはクロック入力と逆相の信号が得ら
れ、ｂ点にはクロック入力と同相の信号が得られるとこ
になる。従って、出力３３からはａ点と同相（すなわち
クロック入力と逆相）で、（１）式のＶo を中心として
振幅がＲ６・Ｉ35である様な信号が得られる。
【００１１】実際の入力信号と出力信号との関係を図５
（ａ）〜（ｃ）を参照しつつ説明する。図５において
は、データ入力に対してクロック入力（ＶＣＯ出力）が
（１／２）π遅れたとき（データ入力の立上りエッジに
対してクロック入力の立上りエッジが（１／２）π遅れ
ているとき）を、位相差０（ｒａｄ）と定義する。
（ａ）〜（ｃ）を参照しつつ説明する。図５において
は、データ入力に対してクロック入力（ＶＣＯ出力）が
（１／２）π遅れたとき（データ入力の立上りエッジに
対してクロック入力の立上りエッジが（１／２）π遅れ
ているとき）を、位相差０（ｒａｄ）と定義する。
【００１２】データ入力とクロック入力との位相差が０
ｒａｄのとき、出力ＯＵＴ（３３）は、図５（ａ）の如
く、（１）式で示す電圧Ｖo を中心にしてハイレベルと
ローレベルとが上下対称となる。この信号をＬＰＦ４
（図３）を通過させると、高周波成分が除去されて直流
的には中心値Ｖo を示すことになる。すなわち、図５
（ａ）の出力ＯＵＴが時間積分されたものとなる。
ｒａｄのとき、出力ＯＵＴ（３３）は、図５（ａ）の如
く、（１）式で示す電圧Ｖo を中心にしてハイレベルと
ローレベルとが上下対称となる。この信号をＬＰＦ４
（図３）を通過させると、高周波成分が除去されて直流
的には中心値Ｖo を示すことになる。すなわち、図５
（ａ）の出力ＯＵＴが時間積分されたものとなる。
【００１３】次に、クロック信号がデータ入力に対して
（３／８）π（ｒａｄ）進んだとき（すなわち、位相差
０（ｒａｄ）に対してクロック信号の立上りエッジが
（３／８）π（ｒａｄ）早くなったとき）を、位相差−
（３／８）π（ｒａｄ）と定義する。
（３／８）π（ｒａｄ）進んだとき（すなわち、位相差
０（ｒａｄ）に対してクロック信号の立上りエッジが
（３／８）π（ｒａｄ）早くなったとき）を、位相差−
（３／８）π（ｒａｄ）と定義する。
【００１４】図５（ｂ）に示す如く、このときの出力Ｏ
ＵＴは、中心値を境に、ハイレベル側の波形領域が少な
く、ローレベル側のそれが多くなる。この信号をＬＰＦ
４を通過させると、直流的には中心値よりも低い電圧を
示す。
ＵＴは、中心値を境に、ハイレベル側の波形領域が少な
く、ローレベル側のそれが多くなる。この信号をＬＰＦ
４を通過させると、直流的には中心値よりも低い電圧を
示す。
【００１５】更に、位相差（３／８）π（ｒａｄ）のと
きも同様に、出力ＯＵＴは図５（ｃ）に示す如く中心値
よりも高い電圧を示すことになる。
きも同様に、出力ＯＵＴは図５（ｃ）に示す如く中心値
よりも高い電圧を示すことになる。
【００１６】以上、図５（ａ）〜（ｃ）に説明した事実
を基に図４に示した位相比較回路の位相差に対するＬＰ
Ｆ４の出力電圧をグラフに表すと、図６の如くなる。
を基に図４に示した位相比較回路の位相差に対するＬＰ
Ｆ４の出力電圧をグラフに表すと、図６の如くなる。
【００１７】図３に示すＰＬＬ回路において、ＰＬＬが
同期状態にあるものとすると、ＶＣＯ５の出力周波数と
位相とは、データ入力の周波数と位相とに夫々一致した
状態にあり、位相比較回路３の出力信号は中心値Ｖo を
境に上下対称となり、ＬＰＦ４の出力電圧はこの中心値
そのものとなる。
同期状態にあるものとすると、ＶＣＯ５の出力周波数と
位相とは、データ入力の周波数と位相とに夫々一致した
状態にあり、位相比較回路３の出力信号は中心値Ｖo を
境に上下対称となり、ＬＰＦ４の出力電圧はこの中心値
そのものとなる。
【００１８】しかしながら、ＰＬＬ回路が長期に亘って
同期を維持するためには常にＶＣＯ５を制御してデータ
入力に同期させる必要があるので、位相比較回路３の出
力の積分電圧（ＬＰＦ４の出力）は中心値ではあり得
ず、この中心値に対してある差電圧が必要となる。従っ
て、その電圧に対応する位相差が必ず存在することにな
る。
同期を維持するためには常にＶＣＯ５を制御してデータ
入力に同期させる必要があるので、位相比較回路３の出
力の積分電圧（ＬＰＦ４の出力）は中心値ではあり得
ず、この中心値に対してある差電圧が必要となる。従っ
て、その電圧に対応する位相差が必ず存在することにな
る。
【００１９】この様に、図４で示す如き位相比較回路を
用いた場合、図３のＰＬＬ回路では、位相比較回路３の
入力信号１と、ＶＣＯ出力信号２との位相関係は、図４
（ａ）の関係ではあり得ず、ある位相誤差を有する状態
にあることになる。
用いた場合、図３のＰＬＬ回路では、位相比較回路３の
入力信号１と、ＶＣＯ出力信号２との位相関係は、図４
（ａ）の関係ではあり得ず、ある位相誤差を有する状態
にあることになる。
【００２０】
【発明が解決しようとする課題】図３のＰＬＬ回路で、
図４に示す位相比較回路を用いた場合、ＰＬＬ回路がデ
ータ入力に同期して同期状態での動作を行っているとき
に、データ入力に“０”が存在すると、位相比較回路は
位相比較を行えず、位相比較出力は中心値に戻ってしま
い、ＬＰＦの出力電圧（ＶＣＯの制御入力電圧）は同期
状態の電圧からはずれてしまうことになる。
図４に示す位相比較回路を用いた場合、ＰＬＬ回路がデ
ータ入力に同期して同期状態での動作を行っているとき
に、データ入力に“０”が存在すると、位相比較回路は
位相比較を行えず、位相比較出力は中心値に戻ってしま
い、ＬＰＦの出力電圧（ＶＣＯの制御入力電圧）は同期
状態の電圧からはずれてしまうことになる。
【００２１】すなわち、データ入力に“０”が連続する
と、ＶＣＯの入力電圧はデータ入力に同期することがで
きず、いわゆる零連続耐力が劣化する。
と、ＶＣＯの入力電圧はデータ入力に同期することがで
きず、いわゆる零連続耐力が劣化する。
【００２２】また、瞬間的な動作を考えると、データ入
力に“０”が入力されたとき、位相比較回路はその都度
位相比較動作を止めて中心値を出力するので、ＬＰＦの
出力電圧（ＶＣＯの制御電圧）としては安定性がなくな
り、ＶＣＯ出力のジッタを招来するという欠点がある。
力に“０”が入力されたとき、位相比較回路はその都度
位相比較動作を止めて中心値を出力するので、ＬＰＦの
出力電圧（ＶＣＯの制御電圧）としては安定性がなくな
り、ＶＣＯ出力のジッタを招来するという欠点がある。
【００２３】そこで、本発明はこの様な従来技術の欠点
を解消すべくなされたものであって、その目的とすると
ころは、データ入力に“０”が存在した場合にも、ＶＣ
Ｏ出力が安定に得られるようにしたＰＬＬ回路を提供す
ることにある。
を解消すべくなされたものであって、その目的とすると
ころは、データ入力に“０”が存在した場合にも、ＶＣ
Ｏ出力が安定に得られるようにしたＰＬＬ回路を提供す
ることにある。
【００２４】
【課題を解決するための手段】本発明によるＰＬＬ回路
は、電圧制御発振手段と、この発振出力と入力データと
の位相差を検出してこの位相差に応じて前記電圧制御発
振手段の制御電圧を生成する位相比較手段と、前記デー
タ入力が論理０になったときに０検出信号を生成する手
段と、この０検出信号に応答して直前の前記制御電圧を
ホールドしつつ前記電圧制御発振手段の制御電圧として
供給制御する制御電圧供給制御手段とを含むことを特徴
とする。
は、電圧制御発振手段と、この発振出力と入力データと
の位相差を検出してこの位相差に応じて前記電圧制御発
振手段の制御電圧を生成する位相比較手段と、前記デー
タ入力が論理０になったときに０検出信号を生成する手
段と、この０検出信号に応答して直前の前記制御電圧を
ホールドしつつ前記電圧制御発振手段の制御電圧として
供給制御する制御電圧供給制御手段とを含むことを特徴
とする。
【００２５】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳述する。
つつ詳述する。
【００２６】図１は本発明の実施例のブロック図であ
り、図３と同等部分は同一符号により示している。デー
タ入力１とＶＣＯ５の出力２とは位相比較回路３にて位
相比較され、その位相差出力はＬＰＦ４及びサンプル／
ホールド回路７を介してＶＣＯ５の制御電圧として用い
られる。図１における位相比較回路３は図４に示した回
路構成であるものとする。
り、図３と同等部分は同一符号により示している。デー
タ入力１とＶＣＯ５の出力２とは位相比較回路３にて位
相比較され、その位相差出力はＬＰＦ４及びサンプル／
ホールド回路７を介してＶＣＯ５の制御電圧として用い
られる。図１における位相比較回路３は図４に示した回
路構成であるものとする。
【００２７】一方、“０”検出回路６が設けられてお
り、データ入力１の“０”を検出して“０”検出信号を
生成し、この信号がサンプル／ホールド回路７のサンプ
ル／ホールド動作を制御する信号として用いられる。こ
の“０”検出信号が発生されていなければ、サンプル／
ホールド回路７はサンプル／ホールド動作をなすことな
く、ＬＰＦ４の出力をそのままＶＣＯ５の制御電圧とし
て供給する。“０”検出信号が発生されれば、サンプル
／ホールド回路７は動作して“０”検出信号発生直前の
ＬＰＦ４の出力電圧をサンプル／ホールドしつつ、ＶＣ
Ｏ５の制御電圧として供給する。“０”検出信号が存在
している間、このホールド状態は維持されるものとす
る。
り、データ入力１の“０”を検出して“０”検出信号を
生成し、この信号がサンプル／ホールド回路７のサンプ
ル／ホールド動作を制御する信号として用いられる。こ
の“０”検出信号が発生されていなければ、サンプル／
ホールド回路７はサンプル／ホールド動作をなすことな
く、ＬＰＦ４の出力をそのままＶＣＯ５の制御電圧とし
て供給する。“０”検出信号が発生されれば、サンプル
／ホールド回路７は動作して“０”検出信号発生直前の
ＬＰＦ４の出力電圧をサンプル／ホールドしつつ、ＶＣ
Ｏ５の制御電圧として供給する。“０”検出信号が存在
している間、このホールド状態は維持されるものとす
る。
【００２８】“０”検出回路６は、例えば図示の如く、
Ｄ−ＦＦ（ディレイドフリップフロップ）６１からな
り、そのＤ入力にデータ入力１が、クロック入力（Ｃ）
にＶＣＯ出力２が夫々印加され、そのＱ出力に“０”検
出信号が得られる。データ入力１が“１”であればＱ出
力はハイレベルを維持し、“０”であればローレベルと
なる。
Ｄ−ＦＦ（ディレイドフリップフロップ）６１からな
り、そのＤ入力にデータ入力１が、クロック入力（Ｃ）
にＶＣＯ出力２が夫々印加され、そのＱ出力に“０”検
出信号が得られる。データ入力１が“１”であればＱ出
力はハイレベルを維持し、“０”であればローレベルと
なる。
【００２９】ＰＬＬ回路においては、前述した如く、デ
ータ入力に対してＰＬＬ回路が同期を維持するために
は、ＶＣＯ制御電圧としては、中心値からある程度増減
したある電圧値が与えられている必要があり、この電圧
に相当する位相誤差が常に生じている。この状態をいま
仮に図５（ｃ）に示す様な信号の位相関係で保たれてい
るとする。
ータ入力に対してＰＬＬ回路が同期を維持するために
は、ＶＣＯ制御電圧としては、中心値からある程度増減
したある電圧値が与えられている必要があり、この電圧
に相当する位相誤差が常に生じている。この状態をいま
仮に図５（ｃ）に示す様な信号の位相関係で保たれてい
るとする。
【００３０】このとき、データ入力に“０”が印加され
た場合について考えると、位相比較回路３（図４の回
路）の出力波形は図７に示すＯＵＴの波形となる。この
信号をＬＰＦ４を通すことにより、ＶＣＯ５の制御入力
電圧として、図７のＶＣＯ入力として示す太線の波形と
なる。この信号がＶＣＯ５の制御電圧となるので、デー
タ入力が“１”のときは正常な発振周波数となるが、デ
ータ入力に“０”が存在すれば、ＶＣＯ５の制御電圧は
その都度中心値へ向けて変化し、ＶＣＯ５の制御電圧は
安定せず、よってＶＣＯの出力信号にジッタが現われる
のである。
た場合について考えると、位相比較回路３（図４の回
路）の出力波形は図７に示すＯＵＴの波形となる。この
信号をＬＰＦ４を通すことにより、ＶＣＯ５の制御入力
電圧として、図７のＶＣＯ入力として示す太線の波形と
なる。この信号がＶＣＯ５の制御電圧となるので、デー
タ入力が“１”のときは正常な発振周波数となるが、デ
ータ入力に“０”が存在すれば、ＶＣＯ５の制御電圧は
その都度中心値へ向けて変化し、ＶＣＯ５の制御電圧は
安定せず、よってＶＣＯの出力信号にジッタが現われる
のである。
【００３１】また、データ入力に“０”が連続的に現わ
れると、ＶＣＯ５の制御電圧が同期状態の電圧から中心
値へとずれてしまい、ＶＣＯ５の出力信号はデータ入力
に同期することができず、零連続耐力が劣化する。
れると、ＶＣＯ５の制御電圧が同期状態の電圧から中心
値へとずれてしまい、ＶＣＯ５の出力信号はデータ入力
に同期することができず、零連続耐力が劣化する。
【００３２】そこで、本発明では、“０”検出回路６を
設けて、データ入力の“０”を検出して“０”検出信号
を生成させ、この“０”検出信号が生成されるとその直
前のＬＰＦ出力電圧をサンプリングし、以後“０”検出
信号がなくなるまでホールドしつつＶＣＯ制御電圧とし
ているのである。それ以外のときは、ＬＰＦ４の出力は
そのままＶＣＯ５へ入力される。
設けて、データ入力の“０”を検出して“０”検出信号
を生成させ、この“０”検出信号が生成されるとその直
前のＬＰＦ出力電圧をサンプリングし、以後“０”検出
信号がなくなるまでホールドしつつＶＣＯ制御電圧とし
ているのである。それ以外のときは、ＬＰＦ４の出力は
そのままＶＣＯ５へ入力される。
【００３３】こうすることにより、図７のＶＣＯ入力の
波形中の点線で示す如く、ＶＣＯ制御電圧としては安定
した電圧が供給され、ＶＣＯ出力が安定になる。
波形中の点線で示す如く、ＶＣＯ制御電圧としては安定
した電圧が供給され、ＶＣＯ出力が安定になる。
【００３４】図２は本発明の他の実施例のブロック図で
あり、図１の回路に、同期検出回路８とスイッチ９とを
追加したものである。すなわち、ＰＬＬ回路が同期状態
からはずれたことを同期検出回路８にて検出し、これに
よりその同期はずれの間スイッチ９を開制御して、
“０”検出回路６の出力を断としたものである。同期は
ずれ状態では、ＶＣＯ５の出力はフリーラン状態となる
ので、Ｄ−ＦＦ６１のＱ出力は安定しなくなるためであ
る。
あり、図１の回路に、同期検出回路８とスイッチ９とを
追加したものである。すなわち、ＰＬＬ回路が同期状態
からはずれたことを同期検出回路８にて検出し、これに
よりその同期はずれの間スイッチ９を開制御して、
“０”検出回路６の出力を断としたものである。同期は
ずれ状態では、ＶＣＯ５の出力はフリーラン状態となる
ので、Ｄ−ＦＦ６１のＱ出力は安定しなくなるためであ
る。
【００３５】
【発明の効果】叙上の如く、本発明によれば、データ入
力が“０”のときには、直前のＶＣＯ制御電圧をホール
ドしつつＶＣＯへ供給しているので、ＶＣＯの出力が安
定になり、データ入力に対する零連続耐力を向上させる
ことができるという効果がある。
力が“０”のときには、直前のＶＣＯ制御電圧をホール
ドしつつＶＣＯへ供給しているので、ＶＣＯの出力が安
定になり、データ入力に対する零連続耐力を向上させる
ことができるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の他の実施例のブロック図である。
【図３】従来のＰＬＬ回路のブロック図である。
【図４】ＰＬＬ回路における位相比較回路の例を示す図
である。
である。
【図５】（ａ）〜（ｃ）は図４の回路の入出力関係を位
相状態に応じて示す波形図である。
相状態に応じて示す波形図である。
【図６】ＰＬＬ回路の入出力特性図である。
【図７】ＰＬＬ回路において、データ入力に“０”が連
続して印加された場合の各部動作波形図である。
続して印加された場合の各部動作波形図である。
１ データ入力 ２ ＶＣＯ出力 ３ 位相比較回路 ４ ＬＰＦ ５ ＶＣＯ ６ “０”検出回路 ７ サンプル／ホールド回路 ６１ Ｄ−ＦＦ（ディレイドフリップフロップ）
Claims (2)
- 【請求項１】 電圧制御発振手段と、この発振出力と入
力データとの位相差を検出してこの位相差に応じて前記
電圧制御発振手段の制御電圧を生成する位相比較手段
と、前記データ入力が論理０になったときに０検出信号
を生成する手段と、この０検出信号に応答して直前の前
記制御電圧をホールドしつつ前記電圧制御発振手段の制
御電圧として供給制御する制御電圧供給制御手段とを含
むことを特徴とするＰＬＬ回路。 - 【請求項２】 前記制御電圧供給制御手段は、前記０検
出信号が生成されていないときに前記位相差に応じた制
御電圧を前記電圧制御発振手段へそのまま供給し、前記
０検出信号が生成されているときはその間直前の位相差
に応じた制御電圧をホールドしつつ出力するサンプルホ
ールド手段であることを特徴とする請求項１記載のＰＬ
Ｌ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117960A JPH06311030A (ja) | 1993-04-21 | 1993-04-21 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117960A JPH06311030A (ja) | 1993-04-21 | 1993-04-21 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06311030A true JPH06311030A (ja) | 1994-11-04 |
Family
ID=14724516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5117960A Pending JPH06311030A (ja) | 1993-04-21 | 1993-04-21 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06311030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020537400A (ja) * | 2017-10-12 | 2020-12-17 | シナプティクス インコーポレイテッド | 位相同期回路および復元器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423467A (en) * | 1987-07-17 | 1989-01-26 | Canon Kk | Pll circuit for information reproducing device |
-
1993
- 1993-04-21 JP JP5117960A patent/JPH06311030A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423467A (en) * | 1987-07-17 | 1989-01-26 | Canon Kk | Pll circuit for information reproducing device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020537400A (ja) * | 2017-10-12 | 2020-12-17 | シナプティクス インコーポレイテッド | 位相同期回路および復元器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960528 |