JPH07202871A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH07202871A JPH07202871A JP5338590A JP33859093A JPH07202871A JP H07202871 A JPH07202871 A JP H07202871A JP 5338590 A JP5338590 A JP 5338590A JP 33859093 A JP33859093 A JP 33859093A JP H07202871 A JPH07202871 A JP H07202871A
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- locked loop
- loop circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】ＰＬＬ回路において、データ入力に零が存在す
る場合にＶＣＯ制御信号の変動を抑え、ＶＣＯ出力のジ
ッタを低減し、かつデータ入力に対する零連続耐力を向
上させる。 【構成】データ入力信号とＶＣＯ出力信号の位相差を検
出する位相比較器３と、データ入力信号の零を検出する
零検出回路６と、零検出回路６からの制御信号によって
時定数が制御される時定数可変ループフィルタ４と、こ
の時定数可変ループフィルタの出力信号を制御信号とす
るＶＣＯ５とを備えている。データ入力信号に零が入力
されたときに零検出回路６によって零を検出し、このと
き零検出回路６からの制御信号によってループフィルタ
４の時定数を制御することによりＶＣＯ５の入力信号を
安定させる。
る場合にＶＣＯ制御信号の変動を抑え、ＶＣＯ出力のジ
ッタを低減し、かつデータ入力に対する零連続耐力を向
上させる。 【構成】データ入力信号とＶＣＯ出力信号の位相差を検
出する位相比較器３と、データ入力信号の零を検出する
零検出回路６と、零検出回路６からの制御信号によって
時定数が制御される時定数可変ループフィルタ４と、こ
の時定数可変ループフィルタの出力信号を制御信号とす
るＶＣＯ５とを備えている。データ入力信号に零が入力
されたときに零検出回路６によって零を検出し、このと
き零検出回路６からの制御信号によってループフィルタ
４の時定数を制御することによりＶＣＯ５の入力信号を
安定させる。
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路（以下ＰＬ
Ｌ回路と記す）に関し、特に、ディジタル伝送中継器の
タイミング抽出回路として使用されるＰＬＬ回路に関す
る。
Ｌ回路と記す）に関し、特に、ディジタル伝送中継器の
タイミング抽出回路として使用されるＰＬＬ回路に関す
る。
【０００２】
【従来の技術】従来この種のＰＬＬ回路は入力データ信
号と、電圧制御発振器（ＶＣＯ）の出力信号との同期状
態を確立するために用いられている。
号と、電圧制御発振器（ＶＣＯ）の出力信号との同期状
態を確立するために用いられている。
【０００３】図３は従来のＰＬＬ回路の一例を示すブロ
ック図である。図３において、データ入力とＶＣＯ５の
出力との位相を比較する位相比較器３は、位相比較器３
の出力信号の高周波成分を除去するループフィルタ４に
接続され、ループフィルタ４は発振出力周波数が制御さ
れるＶＣＯ５に制御信号を出力するように接続されてい
る。
ック図である。図３において、データ入力とＶＣＯ５の
出力との位相を比較する位相比較器３は、位相比較器３
の出力信号の高周波成分を除去するループフィルタ４に
接続され、ループフィルタ４は発振出力周波数が制御さ
れるＶＣＯ５に制御信号を出力するように接続されてい
る。
【０００４】図４は、従来のＰＬＬ回路に用いられる位
相比較器３の一例を示すトライステート型（三値型）位
相比較器である。
相比較器３の一例を示すトライステート型（三値型）位
相比較器である。
【０００５】図４においてトランジスタＱ１，Ｑ２およ
び電流源３４は電流源切り換え回路を構成しており、ト
ランジスタＱ１のベースにデータ入力３２が、トランジ
スタＱ２のベースにバイアス電圧が各々印加され、エミ
ッタ共通接地点とＧＮＤ（接地）との間に電流源３４が
接続されている。
び電流源３４は電流源切り換え回路を構成しており、ト
ランジスタＱ１のベースにデータ入力３２が、トランジ
スタＱ２のベースにバイアス電圧が各々印加され、エミ
ッタ共通接地点とＧＮＤ（接地）との間に電流源３４が
接続されている。
【０００６】トランジスタＱ３，Ｑ４および抵抗Ｒ１，
Ｒ２は差動回路（差動増幅回路）であり、トランジスタ
Ｑ３のベースにクロック信号（ＶＣＯ出力）３１が、ト
ランジスタＱ４のベースにバイアス電圧が各々印加さ
れ、エミッタ共通接続点にはトランジスタＱ１のコレク
タが接続されている。
Ｒ２は差動回路（差動増幅回路）であり、トランジスタ
Ｑ３のベースにクロック信号（ＶＣＯ出力）３１が、ト
ランジスタＱ４のベースにバイアス電圧が各々印加さ
れ、エミッタ共通接続点にはトランジスタＱ１のコレク
タが接続されている。
【０００７】トランジスタＱ３のコレクタ出力ａは、ト
ランジスタＱ５と抵抗Ｒ３からなるエミッタフォロア回
路へ入力され、トランジスタＱ４のコレクタ出力ｂは、
トランジスタＱ６と抵抗Ｒ４とからなるエミッタフォロ
ア回路へ入力されている。
ランジスタＱ５と抵抗Ｒ３からなるエミッタフォロア回
路へ入力され、トランジスタＱ４のコレクタ出力ｂは、
トランジスタＱ６と抵抗Ｒ４とからなるエミッタフォロ
ア回路へ入力されている。
【０００８】トランジスタＱ７，Ｑ８，電流源３５およ
び抵抗Ｒ５，Ｒ６は差動増幅回路であり、トランジスタ
Ｑ５のエミッタフォロア出力がトランジスタＱ７のベー
スへ、トランジスタＱ６のエミッタフォロア出力がトラ
ンジスタＱ８のベースへ各々印加されており、トランジ
スタＱ８のコレクタ出力３３から位相差信号が導出され
るようになっている。尚、参照数字３６は回路電源を示
す。
び抵抗Ｒ５，Ｒ６は差動増幅回路であり、トランジスタ
Ｑ５のエミッタフォロア出力がトランジスタＱ７のベー
スへ、トランジスタＱ６のエミッタフォロア出力がトラ
ンジスタＱ８のベースへ各々印加されており、トランジ
スタＱ８のコレクタ出力３３から位相差信号が導出され
るようになっている。尚、参照数字３６は回路電源を示
す。
【０００９】このような構成において、トランジスタＱ
２及びＱ４のベース電圧はクロック入力、データ入力に
対してバランス状態になるように、各々適当にバイアス
されているものとする。
２及びＱ４のベース電圧はクロック入力、データ入力に
対してバランス状態になるように、各々適当にバイアス
されているものとする。
【００１０】次に動作について説明する。
【００１１】データ入力がローレベルのとき、トランジ
スタＱ１，Ｑ２および電流源３４により構成される電流
切換え回路の動作により、トランジスタＱ１のコレクタ
電流はオフとなる。従って、図４のａ点及びｂ点の電圧
はクロック入力のハイ，ローにかかわらず共に電源電圧
３６と同じ電圧となる。従って、トランジスタＱ７，Ｑ
８のベースにはそれと同一電圧が印加され、出力３３か
らは電流源３５と抵抗Ｒ６とにより定まる一定の電圧が
得られる。
スタＱ１，Ｑ２および電流源３４により構成される電流
切換え回路の動作により、トランジスタＱ１のコレクタ
電流はオフとなる。従って、図４のａ点及びｂ点の電圧
はクロック入力のハイ，ローにかかわらず共に電源電圧
３６と同じ電圧となる。従って、トランジスタＱ７，Ｑ
８のベースにはそれと同一電圧が印加され、出力３３か
らは電流源３５と抵抗Ｒ６とにより定まる一定の電圧が
得られる。
【００１２】この電圧を式を用いて表現すれば、電源電
圧あ３６をＶｃｃ電流源３５の電流値をＩ３５としたと
きに出力３３の電圧Ｖｏは Ｖｏ＝Ｖｃｃ−Ｒ６×（Ｉ３５／２）……………………………………（１） となる。
圧あ３６をＶｃｃ電流源３５の電流値をＩ３５としたと
きに出力３３の電圧Ｖｏは Ｖｏ＝Ｖｃｃ−Ｒ６×（Ｉ３５／２）……………………………………（１） となる。
【００１３】次にデータ入力がハイレベルのとき、トラ
ンジスタＱ１には電流源３４の電流（Ｉ３４）が流れ
る。よってａ点にはクロック入力と逆相の信号が得ら
れ、ｂ点にはクロック入力と同相の信号が得られる。従
って、出力３３からはａ点と同相（クロック入力と逆
相）で（１）式のＶｏを中心として振幅がＲ６×Ｉ３５
である様な信号が得られる。
ンジスタＱ１には電流源３４の電流（Ｉ３４）が流れ
る。よってａ点にはクロック入力と逆相の信号が得ら
れ、ｂ点にはクロック入力と同相の信号が得られる。従
って、出力３３からはａ点と同相（クロック入力と逆
相）で（１）式のＶｏを中心として振幅がＲ６×Ｉ３５
である様な信号が得られる。
【００１４】以上をまとめると、出力３３の電圧は次の
ようになる。データ入力がローレベルのときＶO ＝ＶCC
−Ｒ６×（Ｉ３５／２）。データ入力がハイレベル、ク
ロック入力がローレベルのとき、ＶOL＝ＶCC−Ｒ６×Ｉ
３５。データ入力がハイレベル，クロック入力がハイレ
ベルのときＶOH＝ＶCCとなる。
ようになる。データ入力がローレベルのときＶO ＝ＶCC
−Ｒ６×（Ｉ３５／２）。データ入力がハイレベル、ク
ロック入力がローレベルのとき、ＶOL＝ＶCC−Ｒ６×Ｉ
３５。データ入力がハイレベル，クロック入力がハイレ
ベルのときＶOH＝ＶCCとなる。
【００１５】なお、出力振幅はＶOH−ＶOL＝Ｒ６×Ｉ３
５である。
５である。
【００１６】次に位相比較器３の入出力特性を示す波形
図である図５を用いて入力データおよびクロック信号の
位相差と出力信号との関係を説明する。図５において、
データ入力に対しクロック入力が１／２π遅れたときを
位相差Ｏ（ｒａｄ）と定義する。これは、ＰＬＬ回路が
信号を処理するのに１／２π遅延するためである。
図である図５を用いて入力データおよびクロック信号の
位相差と出力信号との関係を説明する。図５において、
データ入力に対しクロック入力が１／２π遅れたときを
位相差Ｏ（ｒａｄ）と定義する。これは、ＰＬＬ回路が
信号を処理するのに１／２π遅延するためである。
【００１７】まず（ａ）図が示すように入力データと入
力クロックの位相差が０（ｒａｄ）のときＯＵＴ出力
（図４中参照数字３３）は先の（１）式で求めた電圧Ｖ
O を中心にしてハイレベル側とローレベル側とで、上下
対称となる。
力クロックの位相差が０（ｒａｄ）のときＯＵＴ出力
（図４中参照数字３３）は先の（１）式で求めた電圧Ｖ
O を中心にしてハイレベル側とローレベル側とで、上下
対称となる。
【００１８】次に、（ｂ）図が示すようにクロック信号
が３／８π（ｒａｄ）進んだときを位相差−３／８π
（ｒａｄ）と定義する。このときの出力は（ａ）図に示
した位相差が０（ｒａｄ）の時の出力と比較して中心値
ＶO を境にハイレベル側の波形領域が少なくなり、ロー
レベル側の波形領域が多くなる。また、位相差３／８π
（ｒａｄ）のときの場合も同様に出力は中心値ＶO を境
にハイレベル側の波形領域が多くなり、ローレベル側の
波形領域が少なくなる。次に、図５（ａ）図〜（ｂ）図
に示した位相比較回路３の出力をループフィルタ４に入
力させたときのループフィルタの出力について説明す
る。まず、（ａ）図に示したデータ入力とクロック入力
の位相差が０（ｒａｄ）の時の出力をループフィルタに
入力させた時の出力は高周波成分が除去されて直流的に
は中心値ＶO となる。次に（ｂ）図に示した位相差が−
３／８π（ｒａｄ）の時の出力の場合は中心値ＶO より
低い電圧となり、（ｃ）図に示した位相差が３／８π
（ｒａｄ）の時は中心値ＶO より高い電圧となる。
が３／８π（ｒａｄ）進んだときを位相差−３／８π
（ｒａｄ）と定義する。このときの出力は（ａ）図に示
した位相差が０（ｒａｄ）の時の出力と比較して中心値
ＶO を境にハイレベル側の波形領域が少なくなり、ロー
レベル側の波形領域が多くなる。また、位相差３／８π
（ｒａｄ）のときの場合も同様に出力は中心値ＶO を境
にハイレベル側の波形領域が多くなり、ローレベル側の
波形領域が少なくなる。次に、図５（ａ）図〜（ｂ）図
に示した位相比較回路３の出力をループフィルタ４に入
力させたときのループフィルタの出力について説明す
る。まず、（ａ）図に示したデータ入力とクロック入力
の位相差が０（ｒａｄ）の時の出力をループフィルタに
入力させた時の出力は高周波成分が除去されて直流的に
は中心値ＶO となる。次に（ｂ）図に示した位相差が−
３／８π（ｒａｄ）の時の出力の場合は中心値ＶO より
低い電圧となり、（ｃ）図に示した位相差が３／８π
（ｒａｄ）の時は中心値ＶO より高い電圧となる。
【００１９】以上図５に示したループフィルタ４の出力
電圧から位相比較器３のデータ信号とクロック信号の位
相差に対するループフィルタ４の出力電圧の関係を図６
に示す。
電圧から位相比較器３のデータ信号とクロック信号の位
相差に対するループフィルタ４の出力電圧の関係を図６
に示す。
【００２０】図６において、ループフィルタ４の出力電
圧は図５に示した位相比較器３の出力の一周期分を積分
したものである。ＶＣＯを制御するループフィルタ４の
出力電圧は位相差が正の時はπ／２（ｒａｄ）をピーク
に正の値をとる。一方、位相差が負の時は−π／２（ｒ
ａｄ）をピークに負の値をとる。
圧は図５に示した位相比較器３の出力の一周期分を積分
したものである。ＶＣＯを制御するループフィルタ４の
出力電圧は位相差が正の時はπ／２（ｒａｄ）をピーク
に正の値をとる。一方、位相差が負の時は−π／２（ｒ
ａｄ）をピークに負の値をとる。
【００２１】図７は、位相比較器３に入力されるデータ
入力に零が存在している時のデータ入力，クロック入
力，位相比較器３の出力，およびループフィルタ４の出
力信号（ＶＣＯ５の入力）を示す波形図である。
入力に零が存在している時のデータ入力，クロック入
力，位相比較器３の出力，およびループフィルタ４の出
力信号（ＶＣＯ５の入力）を示す波形図である。
【００２２】図７において、データ入力が“１”の時の
ＶＣＯ入力信号は位相差が正のため、中心値より高い一
定値を示すが、データ入力が零の時は図中点線で示す様
に中心値へ落ちこみＶＣＯ制御電圧が交流的には零とな
る．図７においてデータ入力とクロック入力とは位相差
が生じていいるにもかかわらず、データ入力が零の時は
位相０（ｒａｄ）としてループフィルタ４がＶＣＯ制御
信号を出力するため、ＶＣＯ５を制御することができな
くなる。そしてデータ入力が再び“１”にもどるとＶＣ
Ｏ入力信号は再びもとの電圧にもどる。
ＶＣＯ入力信号は位相差が正のため、中心値より高い一
定値を示すが、データ入力が零の時は図中点線で示す様
に中心値へ落ちこみＶＣＯ制御電圧が交流的には零とな
る．図７においてデータ入力とクロック入力とは位相差
が生じていいるにもかかわらず、データ入力が零の時は
位相０（ｒａｄ）としてループフィルタ４がＶＣＯ制御
信号を出力するため、ＶＣＯ５を制御することができな
くなる。そしてデータ入力が再び“１”にもどるとＶＣ
Ｏ入力信号は再びもとの電圧にもどる。
【００２３】
【発明が解決しようとする課題】上述したＰＬＬ回路で
はＰＬＬ回路がデータ入力に同期して同期状態での動作
を行っているときに、データ入力に零が存在すると、位
相比較器は位相比較動作を行えず、位相比較器出力は中
心値に戻ってしまい、ループフィルタの出力電圧（ＶＣ
Ｏの制御入力電圧）は交流的に零となり同期状態の電圧
からはずれてしまい、同期がとれない。したがって零連
続耐力が、劣化する。
はＰＬＬ回路がデータ入力に同期して同期状態での動作
を行っているときに、データ入力に零が存在すると、位
相比較器は位相比較動作を行えず、位相比較器出力は中
心値に戻ってしまい、ループフィルタの出力電圧（ＶＣ
Ｏの制御入力電圧）は交流的に零となり同期状態の電圧
からはずれてしまい、同期がとれない。したがって零連
続耐力が、劣化する。
【００２４】また、データ入力に零が入力されたとき、
位相比較器はその都度位相比較動作を行えず、位相比較
器としては中心値ＶO を出力するため、ループフィルタ
の出力電圧（ＶＣＯの制御電圧）は安定せず、ＶＣＯ出
力のジッタの原因となるという問題がある。
位相比較器はその都度位相比較動作を行えず、位相比較
器としては中心値ＶO を出力するため、ループフィルタ
の出力電圧（ＶＣＯの制御電圧）は安定せず、ＶＣＯ出
力のジッタの原因となるという問題がある。
【００２５】本発明の目的はこの種の問題を解決するた
めの位相同期回路を提供することにある。
めの位相同期回路を提供することにある。
【００２６】
【課題を解決するための手段】このため本発明では、ク
ロック信号を発生する電圧制御発振手段と、前記クロッ
ク信号とデータ信号とを比較し位相差信号を発生する位
相比較手段と、零検出信号により時定数が変化する可変
時定数を有し前記位相差信号に応答して前記クロック信
号の周波数を制御する制御電圧を発生する時定数可変フ
ィルタ手段と、前記データ信号の零を検出し前記時定数
可変フィルタ手段に前記零検出信号を供給する零検出手
段とから構成されたことを特徴としている。このため、
入力データ信号が零の時、時定数可変ループフィルタ手
段の時定数が大きくなるように制御でき、このような制
御回路および方法を採用することにより、上記目的を達
成している。
ロック信号を発生する電圧制御発振手段と、前記クロッ
ク信号とデータ信号とを比較し位相差信号を発生する位
相比較手段と、零検出信号により時定数が変化する可変
時定数を有し前記位相差信号に応答して前記クロック信
号の周波数を制御する制御電圧を発生する時定数可変フ
ィルタ手段と、前記データ信号の零を検出し前記時定数
可変フィルタ手段に前記零検出信号を供給する零検出手
段とから構成されたことを特徴としている。このため、
入力データ信号が零の時、時定数可変ループフィルタ手
段の時定数が大きくなるように制御でき、このような制
御回路および方法を採用することにより、上記目的を達
成している。
【００２７】
【実施例】次に本発明について図面を参照して詳細に説
明する。
明する。
【００２８】図１は本発明の一実施例を示すブロック図
である。図１において、データ入力１とＶＣＯ５の出力
２とは位相比較器３によって位相比較され、その位相差
出力信号は時定数可変ループフィルタ４を介してＶＣＯ
５の制御電圧として用いられる。なお、位相比較器３に
は図４に示したトライステート型（三値型）位相比較器
を用いる。また、データ入力信号がＤ−ＦＦより構成さ
れる零検出回路６に入力され、データ入力１の零を検出
して零検出信号を発生し、この信号が時定数可変ループ
フィルタ４の時定数を制御する信号として用いられてい
る。
である。図１において、データ入力１とＶＣＯ５の出力
２とは位相比較器３によって位相比較され、その位相差
出力信号は時定数可変ループフィルタ４を介してＶＣＯ
５の制御電圧として用いられる。なお、位相比較器３に
は図４に示したトライステート型（三値型）位相比較器
を用いる。また、データ入力信号がＤ−ＦＦより構成さ
れる零検出回路６に入力され、データ入力１の零を検出
して零検出信号を発生し、この信号が時定数可変ループ
フィルタ４の時定数を制御する信号として用いられてい
る。
【００２９】次に動作について説明する。前述したよう
に、データ入力１に対しＰＬＬ回路が同期を維持する
（データ入力１に対しＶＣＯ出力２を位相同期させるた
めに）ＶＣＯ入力電圧としては中心値からある程度増減
した電圧が印加されていなければならず、この電圧に対
応する位相誤差が位相比較器３において常に生じていな
ければならない。この状態をいま仮に図５（ｃ）に示す
ような信号の位相関係で保たれているとする。
に、データ入力１に対しＰＬＬ回路が同期を維持する
（データ入力１に対しＶＣＯ出力２を位相同期させるた
めに）ＶＣＯ入力電圧としては中心値からある程度増減
した電圧が印加されていなければならず、この電圧に対
応する位相誤差が位相比較器３において常に生じていな
ければならない。この状態をいま仮に図５（ｃ）に示す
ような信号の位相関係で保たれているとする。
【００３０】データ入力が“１”の場合、零検出回路６
は、零検出信号を出力しない。したがって時定数可変ル
ープフィルタ４の時定数はＰＬＬ回路に追従するように
小さく設定される。一方、データ入力が零の場合、零検
出回路６は、零検出信号を時定数可変ループフィルタ４
に出力する。このとき、零検出信号は時定数可変ループ
フィルタ４の時定数を大きく設定するように制御する。
したがってＶＣＯ５の制御電圧が中心値ＶO に変化する
現象を抑える。
は、零検出信号を出力しない。したがって時定数可変ル
ープフィルタ４の時定数はＰＬＬ回路に追従するように
小さく設定される。一方、データ入力が零の場合、零検
出回路６は、零検出信号を時定数可変ループフィルタ４
に出力する。このとき、零検出信号は時定数可変ループ
フィルタ４の時定数を大きく設定するように制御する。
したがってＶＣＯ５の制御電圧が中心値ＶO に変化する
現象を抑える。
【００３１】この時のＶＣＯ５の入力電圧の様子として
は、図７の実線で示されるように、変動の幅が抑制され
る。
は、図７の実線で示されるように、変動の幅が抑制され
る。
【００３２】また、データ入力が“１”であり、時定数
可変ループフィルタ４の時定数を小さく設定する場合、
位相比較器３の出力の高周波成分を除去できる範囲で時
定数を設定することは言うまでもない。
可変ループフィルタ４の時定数を小さく設定する場合、
位相比較器３の出力の高周波成分を除去できる範囲で時
定数を設定することは言うまでもない。
【００３３】図２は本発明の他の実施例を示すブロック
図である。図２は図１の回路に対して、位相比較器３の
出力を同期検出回路７に入力させ、さらに、同期検出回
路７の出力をスイッチ８に入力させ、スイッチ８の出力
を時定数可変フィルタ４に入力させたものである。図１
の回路では、データ入力の位相に対してＶＣＯ５の出力
の位相かまた同期に達していない状態であっても、デー
タ入力の零，“１”によってループフィルタの時定数を
変化させてしまう。このことは、ＰＬＬ回路の引き込み
動作を阻害してしまう原因となり図１記載の回路ではＰ
ＬＬ回路の同期がとられていない状態に適応することは
できない。
図である。図２は図１の回路に対して、位相比較器３の
出力を同期検出回路７に入力させ、さらに、同期検出回
路７の出力をスイッチ８に入力させ、スイッチ８の出力
を時定数可変フィルタ４に入力させたものである。図１
の回路では、データ入力の位相に対してＶＣＯ５の出力
の位相かまた同期に達していない状態であっても、デー
タ入力の零，“１”によってループフィルタの時定数を
変化させてしまう。このことは、ＰＬＬ回路の引き込み
動作を阻害してしまう原因となり図１記載の回路ではＰ
ＬＬ回路の同期がとられていない状態に適応することは
できない。
【００３４】すなわち、ＰＬＬ回路が非同期状態である
ことを同期検出回路７によって検出し、これによってＰ
ＬＬ回路の非同期状態の間はスイッチ８により零検出回
路６からの制御を信号断とするものである。
ことを同期検出回路７によって検出し、これによってＰ
ＬＬ回路の非同期状態の間はスイッチ８により零検出回
路６からの制御を信号断とするものである。
【００３５】次に、時定数可変ループフィルタ４の一例
について説明する。図８はアクテイブフィルタの一例で
ある。このアクティブフィルタの第１の時定数τ２およ
び第２の時定数τ１は、抵抗Ｒ８１およびＲ８２の抵抗
値とコンデンサＣ８１の容量値により τ１＝Ｃ８１×Ｒ８２………………………………………………………（２） τ２＝Ｃ８１×Ｒ８１………………………………………………………（３） とそれぞれ表される。したがって、零検出回路６の零検
出信号によりアクティブフィルタを構成するＲ８１，Ｒ
８２及びＣ８１の値のみを変化させれば、フィルタの時
定数を制御することができる。図９は以上の関点に基づ
いたアクティブフィルタによる時定数可変ループフィル
タの一例を示す回路図である。抵抗Ｒ８１ａ，Ｒ８１ｂ
におのおののアナログスイッチＳＷ１ａ，ＳＷ１ｂを接
続し、演算増幅器８０に接続させる。また、同様にし
て、抵抗Ｒ８２ａ，Ｒ８２ｂ及びコンデンサＣ８１ａ，
Ｃ８１ｂには、アナログスイッチＳＷ２ａ，ＳＷ２ｂを
接続させ、演算増幅器８０に接続させる。次に動作につ
いて説明する。アナログスイッチＳＷ１ａ，ＳＷ１ｂ，
ＳＷ２ａ，ＳＷ２ｂは各々制御端子９３からの制御信号
によってオン動作する。ＳＷ１ａとＳＷ１ｂ、また、Ｓ
Ｗ２ａとＳＷ２ｂのそれぞれは同時にオン／オフ動作を
行い、各組同士は相反する動作を行う。
について説明する。図８はアクテイブフィルタの一例で
ある。このアクティブフィルタの第１の時定数τ２およ
び第２の時定数τ１は、抵抗Ｒ８１およびＲ８２の抵抗
値とコンデンサＣ８１の容量値により τ１＝Ｃ８１×Ｒ８２………………………………………………………（２） τ２＝Ｃ８１×Ｒ８１………………………………………………………（３） とそれぞれ表される。したがって、零検出回路６の零検
出信号によりアクティブフィルタを構成するＲ８１，Ｒ
８２及びＣ８１の値のみを変化させれば、フィルタの時
定数を制御することができる。図９は以上の関点に基づ
いたアクティブフィルタによる時定数可変ループフィル
タの一例を示す回路図である。抵抗Ｒ８１ａ，Ｒ８１ｂ
におのおののアナログスイッチＳＷ１ａ，ＳＷ１ｂを接
続し、演算増幅器８０に接続させる。また、同様にし
て、抵抗Ｒ８２ａ，Ｒ８２ｂ及びコンデンサＣ８１ａ，
Ｃ８１ｂには、アナログスイッチＳＷ２ａ，ＳＷ２ｂを
接続させ、演算増幅器８０に接続させる。次に動作につ
いて説明する。アナログスイッチＳＷ１ａ，ＳＷ１ｂ，
ＳＷ２ａ，ＳＷ２ｂは各々制御端子９３からの制御信号
によってオン動作する。ＳＷ１ａとＳＷ１ｂ、また、Ｓ
Ｗ２ａとＳＷ２ｂのそれぞれは同時にオン／オフ動作を
行い、各組同士は相反する動作を行う。
【００３６】図１０はラグリードフィルタの回路図であ
る。このラグリードフィルタの第１の時定数Ｔ１および
第２の時定数Ｔ２は抵抗Ｒ１０１，Ｒ１０２およびコン
デンサＣ１０１により Ｔ１＝Ｃ１０１×（Ｒ１０１＋Ｒ１０２） Ｔ２＝Ｃ１０１×Ｒ１０２ とそれぞれ表される。したがって、先のアクティブフィ
ルタと同様に零検出回路６の零検出信号により抵抗Ｒ１
０１，Ｒ１０２及びコンデンサＣ１０１の値のみを変化
させれば、フィルタの時定数は変化させることができ
る。
る。このラグリードフィルタの第１の時定数Ｔ１および
第２の時定数Ｔ２は抵抗Ｒ１０１，Ｒ１０２およびコン
デンサＣ１０１により Ｔ１＝Ｃ１０１×（Ｒ１０１＋Ｒ１０２） Ｔ２＝Ｃ１０１×Ｒ１０２ とそれぞれ表される。したがって、先のアクティブフィ
ルタと同様に零検出回路６の零検出信号により抵抗Ｒ１
０１，Ｒ１０２及びコンデンサＣ１０１の値のみを変化
させれば、フィルタの時定数は変化させることができ
る。
【００３７】図１１は上記の関点に基づいたラグリード
フィルタによる時定数可変ループフィルタの一例を示す
回路図である。抵抗Ｒ１０１ａ，Ｒ１０２ａとコンデン
サＣ１０１ａで構成されるラグリードフィルタと、抵抗
Ｒ１０１ｂ，Ｒ１０２ｂとコンデンサＣ１０１ｂで構成
されるラグリードフィルタとをアナログスイッチＳＷ
３，ＳＷ４により、入力端子１１１と出力端子１１２に
接続するものを選択する。またアナログスイッチＳＷ３
とＳＷ４とは制御端子１１３からの制御信号により切り
替え可能とする。
フィルタによる時定数可変ループフィルタの一例を示す
回路図である。抵抗Ｒ１０１ａ，Ｒ１０２ａとコンデン
サＣ１０１ａで構成されるラグリードフィルタと、抵抗
Ｒ１０１ｂ，Ｒ１０２ｂとコンデンサＣ１０１ｂで構成
されるラグリードフィルタとをアナログスイッチＳＷ
３，ＳＷ４により、入力端子１１１と出力端子１１２に
接続するものを選択する。またアナログスイッチＳＷ３
とＳＷ４とは制御端子１１３からの制御信号により切り
替え可能とする。
【００３８】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路では、データ入力が零のときに、ループフィルタの時
定数を大きくし、再度“１”が入力されたときには、同
期状態を即座に回復するようにループフィルタの時定数
を小さくするように制御しているので、ＶＣＯの出力が
安定になり、ＶＣＯ出力のジッタ低減およびデータ入力
に対する零連続耐力を向上させることができるという効
果を有する。
路では、データ入力が零のときに、ループフィルタの時
定数を大きくし、再度“１”が入力されたときには、同
期状態を即座に回復するようにループフィルタの時定数
を小さくするように制御しているので、ＶＣＯの出力が
安定になり、ＶＣＯ出力のジッタ低減およびデータ入力
に対する零連続耐力を向上させることができるという効
果を有する。
【図１】本発明の一実施例を示すブロック図。
【図２】本発明の他の実施例を示すブロック図。
【図３】従来のＰＬＬ回路の一例を示すブロック図。
【図４】位相比較器の一例を示す回路図。
【図５】図４に示す回路の入出力特性を示す波形図。
【図６】データ信号とクロック信号との位相差に対する
ループフィルタの出力電圧を示す波形図。
ループフィルタの出力電圧を示す波形図。
【図７】データ入力に零が存在したときのＶＣＯ入力信
号を示す波形図。
号を示す波形図。
【図８】アクティブフィルタの回路図。
【図９】アクティブフィルタを用いたときの時定数可変
ループフィルタの回路図。
ループフィルタの回路図。
【図１０】ラグリードフィルタの回路図。
【図１１】ラグリードフィルタを用いたときの時定数可
変ループフィルタの回路図。
変ループフィルタの回路図。
１ データ入力 ２ ＶＣＯ出力 ３ 位相比較器 ４ ループフィルタ ５ ＶＣＯ ６ 零検出回路 ６１ Ｄ−ＦＦ ７ 同期検出回路 ８ スイッチ ３１ クロック入力 ３２ データ入力 ３３ 位相比較器出力 ３４，３５ 定電流源 ３６ 電源電圧源 Ｒ１〜Ｒ６ 抵抗 Ｑ１〜Ｑ８ ＮＰＮ型トランジスタ ８１，９１，１０１，１１１ フィルタ入力 ８２，９２，１０２，１１２ フィルタ出力 ９３，１１３ 時定数制御信号 Ｒ８１，Ｒ８１ａ，Ｒ８１ｂ，Ｒ８２，Ｒ８２ａ，Ｒ８
２ｂ 抵抗 Ｃ８１，Ｃ８１ａ，Ｃ８１ｂ コンデンサ ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ アナログ
スイッチ ８０ 演算増幅器 Ｒ１０１，Ｒ１０１ａ，Ｒ１０１ｂ，Ｒ１０２，Ｒ１０
２ａ，Ｒ１０２ｂ抵抗 Ｃ１０１，Ｃ１０１ａ，Ｃ１０１ｂ コンデンサ ＳＷ３，ＳＷ４ アナログスイッチ
２ｂ 抵抗 Ｃ８１，Ｃ８１ａ，Ｃ８１ｂ コンデンサ ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ アナログ
スイッチ ８０ 演算増幅器 Ｒ１０１，Ｒ１０１ａ，Ｒ１０１ｂ，Ｒ１０２，Ｒ１０
２ａ，Ｒ１０２ｂ抵抗 Ｃ１０１，Ｃ１０１ａ，Ｃ１０１ｂ コンデンサ ＳＷ３，ＳＷ４ アナログスイッチ
Claims (15)
- 【請求項１】 クロック信号を発生する電圧制御発振手
段と、前記クロック信号とデータ信号とを比較し位相差
信号を発生する位相比較手段と、零検出信号により時定
数が変化する可変時定数を有し前記位相差信号に応答し
て前記クロック信号の周波数を制御する制御電圧を発生
する時定数可変フィルタ手段と、前記データ信号の零を
検出し前記時定数可変フィルタ手段に前記零検出信号を
供給する零検出手段とから構成されたことを特徴とする
位相同期回路。 - 【請求項２】 前記時定数可変フィルタ手段がアクティ
ブフィルタにより構成された時定数ループフィルタであ
ることを特徴とする請求項１記載の位相同期回路。 - 【請求項３】前記アクティブフィルタが演算増幅器と、
前記演算増幅器に接続された第１の抵抗と、前記第１の
抵抗の抵抗値を変化させる第１のアナログスイッチと、
前記演算増幅器に接続された第２の抵抗と、前記第２の
抵抗に直列に接続されたコンデンサと、前記第２の抵抗
と前記コンデンサの時定数を変化させる第２のアナログ
スイッチとから構成されたことを特徴とする請求項２記
載の位相同期回路。 - 【請求項４】前記時定数可変フィルタ手段がラグリード
フィルタにより構成された時定数可変ループフィルタで
あることを特徴とする請求項１記載の位相同期回路。 - 【請求項５】前記ラグリードフィルタが、抵抗とコンデ
ンサによる第１の時定数と、別の抵抗と別のコンデンサ
による第２の時定数とを有することを特徴とする請求項
４記載の位相同期回路。 - 【請求項６】前記零検出手段がＤ−フリップフロップに
より構成されたことを特徴とする請求項１記載の位相同
期回路。 - 【請求項７】位相同期回路において、入力データの零信
号を検出し、検出された零検出信号により前記同期回路
の入力信号の位相差信号が入力されるフィルタの時定数
を変化させることを特徴とする位相同期回路の同期確立
方法。 - 【請求項８】前記零検出信号が、前記フィルタの時定数
を大きくし、前記零検出信号が出力されない場合は前記
フィルタの時定数が変化しないことを特徴とする請求項
７記載の位相同期回路の同期確立方法。 - 【請求項９】クロック信号を発生する電圧制御発振手段
と、前記クロック信号とデータ信号とを比較し位相差信
号を発生する位相比較手段と、零検出信号により時定数
が変化する可変時定数を有し前記位相差信号に応答して
前記クロック信号の周波数を制御する制御電圧を発生す
る時定数可変フィルタ手段と、前記データ信号の零を検
出し前記時定数可変フィルタ手段に前記零検出信号を供
給する零検出信号と前記位相差信号に応答して同期を検
出し同期検出信号を発生する同期検出手段と、前記同期
検出信号に応答し前記零検出信号が前記時定数可変フィ
ルタ手段に入力されるのを制御するスイッチ手段とから
構成されたことを特徴とする位相同期回路。 - 【請求項１０】前記時定数可変フィルタ手段がアクティ
ブフィルタにより構成された時定数ループフィルタであ
ることを特徴とする請求項９記載の位相同期回路。 - 【請求項１１】前記アクティブフィルタが演算増幅器
と、前記演算増幅器に接続された第１の抵抗と、前記第
１の抵抗の抵抗値を変化させる第１のアナログスイッチ
と、前記演算増幅器に接続された第２の抵抗と、前記第
２の抵抗に直列に接続されたコンデンサと、前記第２の
抵抗と前記コンデンサの時定数を変化させる第２のアナ
ログスイッチとから構成されたことを特徴とする請求項
１０記載の位相同期回路。 - 【請求項１２】前記時定数可変フィルタ手段がラグリー
ドフィルタにより構成された時定数可変フィルタである
ことを特徴とする請求項９記載の位相同期回路。 - 【請求項１３】前記ラグリードフィルタが抵抗とコンデ
ンサによる第１の時定数と、別の抵抗と別のコンデンサ
による第２の時定数とを有することを特徴とする請求項
１２記載の位相同期回路。 - 【請求項１４】前記零検出手段がＤ型フリップフロップ
により構成されたことを特徴とする請求項９記載の位相
同期回路。 - 【請求項１５】前記スイッチ手段が前記同期検出手段の
出力する検出信号が位相同期回路の非同期状態を認知す
る信号である時、前記零検出信号を前記時定数可変フィ
ルタ手段に入力をさせないことを特徴とする請求項９記
載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338590A JPH07202871A (ja) | 1993-12-28 | 1993-12-28 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338590A JPH07202871A (ja) | 1993-12-28 | 1993-12-28 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202871A true JPH07202871A (ja) | 1995-08-04 |
Family
ID=18319610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5338590A Pending JPH07202871A (ja) | 1993-12-28 | 1993-12-28 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202871A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157633B2 (ja) * | 1981-09-28 | 1986-12-08 | Fujitsu Ltd | |
| JPH0371721A (ja) * | 1989-08-11 | 1991-03-27 | Nec Eng Ltd | 位相同期回路 |
| JPH04150338A (ja) * | 1990-10-11 | 1992-05-22 | Nec Corp | クロック抽出回路 |
| JPH04256219A (ja) * | 1991-02-08 | 1992-09-10 | Nec Eng Ltd | フェーズ・ロックド・ループ装置 |
| JPH0548454A (ja) * | 1991-08-20 | 1993-02-26 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
-
1993
- 1993-12-28 JP JP5338590A patent/JPH07202871A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157633B2 (ja) * | 1981-09-28 | 1986-12-08 | Fujitsu Ltd | |
| JPH0371721A (ja) * | 1989-08-11 | 1991-03-27 | Nec Eng Ltd | 位相同期回路 |
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| JPH04256219A (ja) * | 1991-02-08 | 1992-09-10 | Nec Eng Ltd | フェーズ・ロックド・ループ装置 |
| JPH0548454A (ja) * | 1991-08-20 | 1993-02-26 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970624 |