JPH1155082A - 電圧制御発振器及びｐｌｌ回路 - Google Patents
電圧制御発振器及びｐｌｌ回路Info
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- JPH1155082A JPH1155082A JP9224469A JP22446997A JPH1155082A JP H1155082 A JPH1155082 A JP H1155082A JP 9224469 A JP9224469 A JP 9224469A JP 22446997 A JP22446997 A JP 22446997A JP H1155082 A JPH1155082 A JP H1155082A
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Abstract
(57)【要約】
【課題】 ＶＣＯ回路の発振周波数範囲を拡大する。
【解決手段】 第１の制御信号Ｖｄが印加するエッジ傾
斜回路１とヒステリシスコンパレータ回路２とからなる
ＶＣＯ回路において、ヒステリシスコンパレータ回路２
の第１の差動対（Ｑ７，Ｑ８）の出力信号振幅を制御す
る部分（Ｑ１３〜Ｑ１８，Ｒ７，Ｒ８）を設け、これを
第２の制御信号（Ｖlpf、Ｖlpfn）で制御する。
斜回路１とヒステリシスコンパレータ回路２とからなる
ＶＣＯ回路において、ヒステリシスコンパレータ回路２
の第１の差動対（Ｑ７，Ｑ８）の出力信号振幅を制御す
る部分（Ｑ１３〜Ｑ１８，Ｒ７，Ｒ８）を設け、これを
第２の制御信号（Ｖlpf、Ｖlpfn）で制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、発振可能周波数範
囲の広帯域化を図った電圧制御発振器及びその電圧制御
発振器を利用してキャプチャーレンジの広帯域化を図っ
たＰＬＬ（位相同期ループ）回路に関するものである。
囲の広帯域化を図った電圧制御発振器及びその電圧制御
発振器を利用してキャプチャーレンジの広帯域化を図っ
たＰＬＬ（位相同期ループ）回路に関するものである。
【０００２】
【従来の技術】図５は従来の電圧制御発振器（以下、
「ＶＣＯ回路」と呼ぶ。）の構成を示す回路図である。
このＶＣＯ回路は、エッジ傾斜回路１とヒステリシスコ
ンパレータ回路２”とから構成され、出力端子Ｏ１，Ｏ
２から２相の発振信号ＣＬＫ、ＣＬＫｎが出力される。
エッジ傾斜回路１は、正帰還信号入力用のトランジスタ
Ｑ１，Ｑ２、発振周波数制御用の電流源トランジスタＱ
３，Ｑ４、エミッタ抵抗Ｒ１，Ｒ２、容量Ｃから構成さ
れ、制御端子Ｓ０に印加する制御信号（第１の制御信
号）によってトランジスタＱ３，Ｑ４のコレクタ電流
（容量Ｃの充電電流）が制御されるようになっている。
「ＶＣＯ回路」と呼ぶ。）の構成を示す回路図である。
このＶＣＯ回路は、エッジ傾斜回路１とヒステリシスコ
ンパレータ回路２”とから構成され、出力端子Ｏ１，Ｏ
２から２相の発振信号ＣＬＫ、ＣＬＫｎが出力される。
エッジ傾斜回路１は、正帰還信号入力用のトランジスタ
Ｑ１，Ｑ２、発振周波数制御用の電流源トランジスタＱ
３，Ｑ４、エミッタ抵抗Ｒ１，Ｒ２、容量Ｃから構成さ
れ、制御端子Ｓ０に印加する制御信号（第１の制御信
号）によってトランジスタＱ３，Ｑ４のコレクタ電流
（容量Ｃの充電電流）が制御されるようになっている。
【０００３】また、ヒステリシスコンパレータ回路２”
は、エッジ傾斜回路１のトランジスタＱ３，Ｑ４の出力
信号を入力して増幅する第１のＥＣＬ（エミッタ結合論
理回路）差動対トランジスタＱ７，Ｑ８、その第１の差
動対（Ｑ７，Ｑ８）の出力を入力して増幅する第２のＥ
ＣＬ差動対トランジスタＱ５，Ｑ６、その第２の差動対
（Ｑ５，Ｑ６）の出力信号を入力して第１の差動対（Ｑ
７，Ｑ８）の出力側に正帰還すると共に、エッジ傾斜回
路１のトランジスタＱ１，Ｑ２に正帰還させる正帰還用
トランジスタＱ９，Ｑ１０を有する。Ｒ３，Ｒ４は第１
の差動対（Ｑ７，Ｑ８）の負荷抵抗、Ｒ５，Ｒ６は第２
の差動対（Ｑ５，Ｑ６）の負荷抵抗である。Ｑ１１，Ｑ
１２は第２の差動対（Ｑ５，Ｑ６）の出力側に得られる
信号をレベルシフトして出力端子Ｏ１，Ｏ２に出力する
ためのレベルシフト用トランジスタ、Ｉ１〜Ｉ４は電流
源である。また、最上位側の電源電圧はグランド（ＧＮ
Ｄ）、ＶＥＥは負側の電源電圧である。
は、エッジ傾斜回路１のトランジスタＱ３，Ｑ４の出力
信号を入力して増幅する第１のＥＣＬ（エミッタ結合論
理回路）差動対トランジスタＱ７，Ｑ８、その第１の差
動対（Ｑ７，Ｑ８）の出力を入力して増幅する第２のＥ
ＣＬ差動対トランジスタＱ５，Ｑ６、その第２の差動対
（Ｑ５，Ｑ６）の出力信号を入力して第１の差動対（Ｑ
７，Ｑ８）の出力側に正帰還すると共に、エッジ傾斜回
路１のトランジスタＱ１，Ｑ２に正帰還させる正帰還用
トランジスタＱ９，Ｑ１０を有する。Ｒ３，Ｒ４は第１
の差動対（Ｑ７，Ｑ８）の負荷抵抗、Ｒ５，Ｒ６は第２
の差動対（Ｑ５，Ｑ６）の負荷抵抗である。Ｑ１１，Ｑ
１２は第２の差動対（Ｑ５，Ｑ６）の出力側に得られる
信号をレベルシフトして出力端子Ｏ１，Ｏ２に出力する
ためのレベルシフト用トランジスタ、Ｉ１〜Ｉ４は電流
源である。また、最上位側の電源電圧はグランド（ＧＮ
Ｄ）、ＶＥＥは負側の電源電圧である。
【０００４】このＶＣＯ回路は、ヒステリシスコンパレ
ータ回路２”からエッジ傾斜回路１のトランジスタＱ
１、Ｑ２に入力した信号の立ち上がり及び立ち下がりを
傾斜させ（長くし）、その出力信号をヒステリシスコン
パレータ回路２”のトランジスタＱ７，Ｑ８に入力して
そのエッジを急峻にして再生し、トランジスタＱ５，Ｑ
６のコレクタに得られる出力信号をエッジ傾斜回路１の
トランジスタＱ１，Ｑ２のベースに正帰還させ、以上の
ループにより発振させるものである。
ータ回路２”からエッジ傾斜回路１のトランジスタＱ
１、Ｑ２に入力した信号の立ち上がり及び立ち下がりを
傾斜させ（長くし）、その出力信号をヒステリシスコン
パレータ回路２”のトランジスタＱ７，Ｑ８に入力して
そのエッジを急峻にして再生し、トランジスタＱ５，Ｑ
６のコレクタに得られる出力信号をエッジ傾斜回路１の
トランジスタＱ１，Ｑ２のベースに正帰還させ、以上の
ループにより発振させるものである。
【０００５】このＶＣＯ回路の発振周波数は、容量Ｃに
対する充電電流Ｉｃ［Ａ］を、制御端子Ｓ０に印加する
制御電圧Ｖｄ［Ｖ］で制御することで決定される。この
制御電圧Ｖｄに比例する領域での発振周波数ｆ［Ｈｚ］
は、近似的に次の式で表される。 ｆ≒ｇｍ・Ｖｄ／（４Ｖｃ・Ｃ） ＝Ｋｄ・Ｖｄ ・・・（１） ここで、Ｋｄ＝ｇｍ／（４Ｖｃ・Ｃ）である。またｇｍ
は相互コンダクタンス［Ａ／Ｖ］、Ｖｃはトランジスタ
のオン電圧およびヒステリシスコンパレータ回路２”の
ヒステリシス量で決まる定数である。
対する充電電流Ｉｃ［Ａ］を、制御端子Ｓ０に印加する
制御電圧Ｖｄ［Ｖ］で制御することで決定される。この
制御電圧Ｖｄに比例する領域での発振周波数ｆ［Ｈｚ］
は、近似的に次の式で表される。 ｆ≒ｇｍ・Ｖｄ／（４Ｖｃ・Ｃ） ＝Ｋｄ・Ｖｄ ・・・（１） ここで、Ｋｄ＝ｇｍ／（４Ｖｃ・Ｃ）である。またｇｍ
は相互コンダクタンス［Ａ／Ｖ］、Ｖｃはトランジスタ
のオン電圧およびヒステリシスコンパレータ回路２”の
ヒステリシス量で決まる定数である。
【０００６】このＶＣＯ回路の発信周波数ｆの最大値
は、制御電圧Ｖｄの最大値で決まる。ここで、制御電圧
Ｖｄの最大値をＶｄmaxとして、ＶＣＯ回路の最大発振
周波数ｆmax［Ｈｚ］を求めると、 ｆmax＝Ｋｄ・Ｖｄmax ・・・（２） となる。一方、制御電圧Ｖｄが十分小さくなると、充電
電流Ｉｃの電流パスがトランジスタＱ７，Ｑ８のみとな
るので、このときの発振周波数ｆは制御電圧Ｖｄに依存
せず一定の値となり、その発振周波数はｆminとなる。
は、制御電圧Ｖｄの最大値で決まる。ここで、制御電圧
Ｖｄの最大値をＶｄmaxとして、ＶＣＯ回路の最大発振
周波数ｆmax［Ｈｚ］を求めると、 ｆmax＝Ｋｄ・Ｖｄmax ・・・（２） となる。一方、制御電圧Ｖｄが十分小さくなると、充電
電流Ｉｃの電流パスがトランジスタＱ７，Ｑ８のみとな
るので、このときの発振周波数ｆは制御電圧Ｖｄに依存
せず一定の値となり、その発振周波数はｆminとなる。
【０００７】図６に上記したＶＣＯ回路の変換利得特性
を示した。この図６より、ＶＣＯ回路の発振可能範囲ｆ
rold［Ｈｚ］と中心周波数ｆcent［Ｈｚ］は、 ｆrold＝Ｋｄ・Ｖｄmax−ｆmin ・・・（３） ｆcent＝（Ｋｄ・Ｖｄmax＋ｆmin）／２ ・・・（４） となる。上記より、ＶＣＯ回路の発振可能範囲は、式
（４）で決まる周波数を中心として、式（３）で決まる
範囲となる。
を示した。この図６より、ＶＣＯ回路の発振可能範囲ｆ
rold［Ｈｚ］と中心周波数ｆcent［Ｈｚ］は、 ｆrold＝Ｋｄ・Ｖｄmax−ｆmin ・・・（３） ｆcent＝（Ｋｄ・Ｖｄmax＋ｆmin）／２ ・・・（４） となる。上記より、ＶＣＯ回路の発振可能範囲は、式
（４）で決まる周波数を中心として、式（３）で決まる
範囲となる。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
ＶＣＯ回路では、制御電圧Ｖｄの可変範囲で決定される
周波数範囲以外では発振することができず、その可変発
振範囲が制御電圧Ｖｄの可変範囲で制限されてしまうと
いう問題があった。
ＶＣＯ回路では、制御電圧Ｖｄの可変範囲で決定される
周波数範囲以外では発振することができず、その可変発
振範囲が制御電圧Ｖｄの可変範囲で制限されてしまうと
いう問題があった。
【０００９】また、ＶＣＯ回路を１つの構成要素とする
ＰＬＬ回路は、ＶＣＯ回路の発振周波数範囲外では引き
込み動作は不可能である。ここで、従来のＶＣＯ回路を
ＰＬＬ回路に適用する場合には、ローパスフィルタの直
流出力信号をこのＶＣＯ回路に制御電圧Ｖｄとして入力
させることとなるが、ＰＬＬ回路の引き込み中心周波数
およびキャプチャーレンジは、式（３）、（４）から決
定される周波数範囲外では不可能となる。すなわち、こ
のＶＣＯ回路をＰＬＬ回路に適用したとき、図６の発振
可能範囲（ｆrold）外の周波数を有する入力信号には同
期できないという問題があった。
ＰＬＬ回路は、ＶＣＯ回路の発振周波数範囲外では引き
込み動作は不可能である。ここで、従来のＶＣＯ回路を
ＰＬＬ回路に適用する場合には、ローパスフィルタの直
流出力信号をこのＶＣＯ回路に制御電圧Ｖｄとして入力
させることとなるが、ＰＬＬ回路の引き込み中心周波数
およびキャプチャーレンジは、式（３）、（４）から決
定される周波数範囲外では不可能となる。すなわち、こ
のＶＣＯ回路をＰＬＬ回路に適用したとき、図６の発振
可能範囲（ｆrold）外の周波数を有する入力信号には同
期できないという問題があった。
【００１０】本発明は以上のような点に鑑みてなされた
もので、その目的は、発振可能周波数範囲の広帯域化を
図った電圧制御発振器及びその電圧制御発振器を利用し
てキャプチャーレンジの広帯域化を図ったＰＬＬ回路を
提供することである。
もので、その目的は、発振可能周波数範囲の広帯域化を
図った電圧制御発振器及びその電圧制御発振器を利用し
てキャプチャーレンジの広帯域化を図ったＰＬＬ回路を
提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、入力信号の立ち上がり及び立ち下がり
を遅らせて出力しかつ外部から入力する第１の制御信号
により内部の容量の充電電流を制御可能にしたエッジ傾
斜回路と、該エッジ傾斜回路の出力信号を入力してその
立ち上がり及び立ち下がりを急峻に再生して前記エッジ
傾斜回路に正帰還させるヒステリシスコンパレータ回路
とを具備し、前記第１の制御信号により発振周波数を変
化させる電圧制御発振器において、前記ヒステリシスコ
ンパレータ回路に、外部から入力する第２の制御信号に
より信号振幅を制御する振幅制御手段を設け、前記第２
の制御信号によっても発振周波数を変化させ得るように
構成した。第２の発明は、第１の発明において、前記ヒ
ステリシスコンパレータ回路が、前記エッジ傾斜回路の
出力信号を入力する第１の差動回路と、該第１の差動回
路の出力信号を入力し、発生した出力信号を発振出力信
号とする第２の差動回路と、該第２の差動回路の出力信
号を前記第１の差動回路の出力側及び前記エッジ傾斜回
路に正帰還させる帰還回路と、前記第２の制御信号によ
り前記第１の差動回路の出力振幅を制御する前記振幅制
御手段としての第３の差動回路とを具備するよう構成し
た。第３の発明は、第１の発明において、前記ヒステリ
シスコンパレータ回路が、前記エッジ傾斜回路の出力信
号を入力する第１の差動回路と、該第１の差動回路の出
力信号を入力して前記第１の差動回路の出力側に正帰還
する第２の差動回路と、前記第１の差動回路の出力信号
を入力し、発生した出力信号を発振出力信号とすると共
に前記エッジ傾斜回路に正帰還させる第４の差動回路
と、前記第２の制御信号により前記第１の差動回路の出
力振幅を制御する前記振幅制御手段としての第３の差動
回路とを具備するよう構成した。第４の発明は、入力信
号と出力信号の位相を比較しその位相差に応じた信号を
出力する位相比較器、該位相比較器の出力信号から高周
波成分を除去するローパスフィルタ、該ローパスフィル
タの出力電圧を入力して発振動作を行い出力を前記位相
比較に入力させる電圧制御発振器とを具備するＰＬＬ回
路において、前記電圧制御発振器として前記第１乃至３
の発明の電圧制御発振器を使用し、かつ前記ローパスフ
ィルタの出力電圧を前記第２の制御信号として前記電圧
制御発振器に入力し、前記第１の制御信号を外部入力信
号とするよう構成した。第５の発明は、入力信号と出力
信号の位相を比較しその位相差に応じた信号を出力する
位相比較器、該位相比較器の出力信号から高周波成分を
除去するローパスフィルタ、該ローパスフィルタの出力
電圧を入力して発振動作を行い出力を前記位相比較に入
力させる電圧制御発振器とを具備するＰＬＬ回路におい
て、前記電圧制御発振器として前記第１乃至３の発明の
電圧制御発振器を使用し、かつ前記ローパスフィルタの
出力電圧を前記第１の制御信号として前記電圧制御発振
器に入力し、前記第２の制御信号を外部入力信号とする
よう構成した。
の第１の発明は、入力信号の立ち上がり及び立ち下がり
を遅らせて出力しかつ外部から入力する第１の制御信号
により内部の容量の充電電流を制御可能にしたエッジ傾
斜回路と、該エッジ傾斜回路の出力信号を入力してその
立ち上がり及び立ち下がりを急峻に再生して前記エッジ
傾斜回路に正帰還させるヒステリシスコンパレータ回路
とを具備し、前記第１の制御信号により発振周波数を変
化させる電圧制御発振器において、前記ヒステリシスコ
ンパレータ回路に、外部から入力する第２の制御信号に
より信号振幅を制御する振幅制御手段を設け、前記第２
の制御信号によっても発振周波数を変化させ得るように
構成した。第２の発明は、第１の発明において、前記ヒ
ステリシスコンパレータ回路が、前記エッジ傾斜回路の
出力信号を入力する第１の差動回路と、該第１の差動回
路の出力信号を入力し、発生した出力信号を発振出力信
号とする第２の差動回路と、該第２の差動回路の出力信
号を前記第１の差動回路の出力側及び前記エッジ傾斜回
路に正帰還させる帰還回路と、前記第２の制御信号によ
り前記第１の差動回路の出力振幅を制御する前記振幅制
御手段としての第３の差動回路とを具備するよう構成し
た。第３の発明は、第１の発明において、前記ヒステリ
シスコンパレータ回路が、前記エッジ傾斜回路の出力信
号を入力する第１の差動回路と、該第１の差動回路の出
力信号を入力して前記第１の差動回路の出力側に正帰還
する第２の差動回路と、前記第１の差動回路の出力信号
を入力し、発生した出力信号を発振出力信号とすると共
に前記エッジ傾斜回路に正帰還させる第４の差動回路
と、前記第２の制御信号により前記第１の差動回路の出
力振幅を制御する前記振幅制御手段としての第３の差動
回路とを具備するよう構成した。第４の発明は、入力信
号と出力信号の位相を比較しその位相差に応じた信号を
出力する位相比較器、該位相比較器の出力信号から高周
波成分を除去するローパスフィルタ、該ローパスフィル
タの出力電圧を入力して発振動作を行い出力を前記位相
比較に入力させる電圧制御発振器とを具備するＰＬＬ回
路において、前記電圧制御発振器として前記第１乃至３
の発明の電圧制御発振器を使用し、かつ前記ローパスフ
ィルタの出力電圧を前記第２の制御信号として前記電圧
制御発振器に入力し、前記第１の制御信号を外部入力信
号とするよう構成した。第５の発明は、入力信号と出力
信号の位相を比較しその位相差に応じた信号を出力する
位相比較器、該位相比較器の出力信号から高周波成分を
除去するローパスフィルタ、該ローパスフィルタの出力
電圧を入力して発振動作を行い出力を前記位相比較に入
力させる電圧制御発振器とを具備するＰＬＬ回路におい
て、前記電圧制御発振器として前記第１乃至３の発明の
電圧制御発振器を使用し、かつ前記ローパスフィルタの
出力電圧を前記第１の制御信号として前記電圧制御発振
器に入力し、前記第２の制御信号を外部入力信号とする
よう構成した。
【００１２】
［第１の実施の形態］図１は本発明の第１の実施の形態
のＶＣＯ回路の構成を示す図である。図５に示したもの
と同じものには同じ符号を付した。ここでは、第３のＥ
ＣＬ差動対を構成するトランジスタＱ１３，Ｑ１４を設
け、その一方のトランジスタＱ１３のコレクタ側に第５
のＥＣＬ差動対を構成するトランジスタＱ１５，Ｑ１６
を接続し、他方のトランジスタＱ１４のコレクタ側に第
６のＥＣＬ差動対を構成するトランジスタＱ１７，Ｑ１
８を接続している。また、正帰還用のトランジスタＱ
９，Ｑ１０のエミッタと第１のＥＣＬ差動対を構成する
トランジスタＱ７，Ｑ８のコレクタとの間の抵抗Ｒ３，
Ｒ４に対して抵抗Ｒ７，Ｒ８を直列接続し、抵抗Ｒ３，
Ｒ７の共通接続点、抵抗Ｒ４，Ｒ８の共通接続点を各々
トランジスタＱ１６、Ｑ１５のコレクタに接続してい
る。また、これらトランジスタＱ１５，Ｑ１７のベース
はトランジスタＱ７のコレクタに、トランジスタＱ１
６，Ｑ１８はトランジスタＱ８のコレクタに接続してい
る。Ｓ１，Ｓ２は制御端子である。
のＶＣＯ回路の構成を示す図である。図５に示したもの
と同じものには同じ符号を付した。ここでは、第３のＥ
ＣＬ差動対を構成するトランジスタＱ１３，Ｑ１４を設
け、その一方のトランジスタＱ１３のコレクタ側に第５
のＥＣＬ差動対を構成するトランジスタＱ１５，Ｑ１６
を接続し、他方のトランジスタＱ１４のコレクタ側に第
６のＥＣＬ差動対を構成するトランジスタＱ１７，Ｑ１
８を接続している。また、正帰還用のトランジスタＱ
９，Ｑ１０のエミッタと第１のＥＣＬ差動対を構成する
トランジスタＱ７，Ｑ８のコレクタとの間の抵抗Ｒ３，
Ｒ４に対して抵抗Ｒ７，Ｒ８を直列接続し、抵抗Ｒ３，
Ｒ７の共通接続点、抵抗Ｒ４，Ｒ８の共通接続点を各々
トランジスタＱ１６、Ｑ１５のコレクタに接続してい
る。また、これらトランジスタＱ１５，Ｑ１７のベース
はトランジスタＱ７のコレクタに、トランジスタＱ１
６，Ｑ１８はトランジスタＱ８のコレクタに接続してい
る。Ｓ１，Ｓ２は制御端子である。
【００１３】この回路では、第３のＥＣＬ差動対を構成
するトランジスタＱ１３，Ｑ１４のベース電位、つまり
制御端子Ｓ１，Ｓ２の制御電圧（第２の制御信号）Ｖlp
f、Ｖlpfn（Ｖlpfnは電圧Ｖlpfの反転電圧）を制御する
ことで、ヒステリシスコンパレータ回路２内の抵抗Ｒ
３，Ｑ７、抵抗Ｒ４，Ｒ８に発生する電圧の振幅が制御
され、ヒステリシスコンパレータ回路２の信号の立ち上
がり、立ち下がりの時間が変化して、遅延が制御され
る。
するトランジスタＱ１３，Ｑ１４のベース電位、つまり
制御端子Ｓ１，Ｓ２の制御電圧（第２の制御信号）Ｖlp
f、Ｖlpfn（Ｖlpfnは電圧Ｖlpfの反転電圧）を制御する
ことで、ヒステリシスコンパレータ回路２内の抵抗Ｒ
３，Ｑ７、抵抗Ｒ４，Ｒ８に発生する電圧の振幅が制御
され、ヒステリシスコンパレータ回路２の信号の立ち上
がり、立ち下がりの時間が変化して、遅延が制御され
る。
【００１４】このように、本実施の形態では、外部から
ヒステリシスコンパレータ回路２の回路遅延を変化させ
ることが可能となり、エッジ傾斜回路１からの入力信号
が再びエッジ傾斜回路１に入力されるまでの時間（フィ
ードバックがかかるまでの時間）が制御できる。したが
って、発振周波数制御が、制御電圧Ｖｄ（第１の制御信
号）のみならず、制御電圧Ｖlpf、Ｖlpfn（第２の制御
信号）でも制御可能となる。ここでは、制御電圧Ｖlpf
を大きくする（Ｖlpfnを小さくする）と、トランジスタ
Ｑ７，Ｑ８の出力電圧振幅が大きくなり、遅延が大きく
なって発振周波数が低くなる。制御電圧Ｖlpfを小さく
すれば逆に発振周波数が高くなる。
ヒステリシスコンパレータ回路２の回路遅延を変化させ
ることが可能となり、エッジ傾斜回路１からの入力信号
が再びエッジ傾斜回路１に入力されるまでの時間（フィ
ードバックがかかるまでの時間）が制御できる。したが
って、発振周波数制御が、制御電圧Ｖｄ（第１の制御信
号）のみならず、制御電圧Ｖlpf、Ｖlpfn（第２の制御
信号）でも制御可能となる。ここでは、制御電圧Ｖlpf
を大きくする（Ｖlpfnを小さくする）と、トランジスタ
Ｑ７，Ｑ８の出力電圧振幅が大きくなり、遅延が大きく
なって発振周波数が低くなる。制御電圧Ｖlpfを小さく
すれば逆に発振周波数が高くなる。
【００１５】図７にこの図１のＶＣＯ回路の発振周波数
の特性を示す。上記の制御電圧Ｖlpf、Ｖlpfnで制御で
きる周波数範囲をｆrenew［Ｈｚ］とすると、中心周波
数は図５に示したＶＣＯ回路の発振周波数範囲ｆrold内
の周波数で、かつｆrenewの範囲まで発振可能なＶＣＯ
回路を実現できる。すなわち、実質的に周波数範囲がｆ
renewの周波数範囲の分だけ拡大される。
の特性を示す。上記の制御電圧Ｖlpf、Ｖlpfnで制御で
きる周波数範囲をｆrenew［Ｈｚ］とすると、中心周波
数は図５に示したＶＣＯ回路の発振周波数範囲ｆrold内
の周波数で、かつｆrenewの範囲まで発振可能なＶＣＯ
回路を実現できる。すなわち、実質的に周波数範囲がｆ
renewの周波数範囲の分だけ拡大される。
【００１６】［第２の実施の形態］図２は本発明の第２
の実施の形態のＶＣＯ回路の構成を示す図である。図１
に示したＶＣＯ回路と比較すると、このヒステリシスコ
ンパレータ回路２’は、正帰還用のトランジスタＱ９，
Ｑ１０を削除し、より低電圧での動作が可能となってい
る。トランジスタＱ１９，Ｑ２０は、第１の差動対（Ｑ
７，Ｑ８）で発生した信号を、第４のＥＣＬ差動対のト
ランジスタＱ２１，Ｑ２２に送るエミッタホロである。
抵抗Ｒ９，Ｑ１０は図１の抵抗Ｒ７，Ｒ８に対応する抵
抗、Ｒ１１，Ｒ１２は第４の差動対（Ｑ２１，Ｑ２２）
の負荷抵抗である。第４の差動対の出力信号がレベルシ
フト回路（Ｑ１１，Ｑ１２）に出力され、またエッジ傾
斜回路１に正帰還電圧としてフィードバックされる。
の実施の形態のＶＣＯ回路の構成を示す図である。図１
に示したＶＣＯ回路と比較すると、このヒステリシスコ
ンパレータ回路２’は、正帰還用のトランジスタＱ９，
Ｑ１０を削除し、より低電圧での動作が可能となってい
る。トランジスタＱ１９，Ｑ２０は、第１の差動対（Ｑ
７，Ｑ８）で発生した信号を、第４のＥＣＬ差動対のト
ランジスタＱ２１，Ｑ２２に送るエミッタホロである。
抵抗Ｒ９，Ｑ１０は図１の抵抗Ｒ７，Ｒ８に対応する抵
抗、Ｒ１１，Ｒ１２は第４の差動対（Ｑ２１，Ｑ２２）
の負荷抵抗である。第４の差動対の出力信号がレベルシ
フト回路（Ｑ１１，Ｑ１２）に出力され、またエッジ傾
斜回路１に正帰還電圧としてフィードバックされる。
【００１７】このように第２の実施の形態は、第２の差
動対（Ｑ５，Ｑ６）の出力信号を第１の差動対（Ｑ７，
Ｑ８）に正帰還させるルート（ヒステリシスコンパレー
タ回路の本体部分）と、第１の差動対（Ｑ７，Ｑ８）の
出力信号を発振信号として出力させると共にエッジ傾斜
回路１に正帰還させるルートとを別ルートとし、これに
より図１で必要となっていた正帰還用のトランジスタＱ
９，Ｑ１０を不要にしたものである。なお、発振周波数
範囲を拡大できることは、図１のＶＣＯ回路と同じであ
る。
動対（Ｑ５，Ｑ６）の出力信号を第１の差動対（Ｑ７，
Ｑ８）に正帰還させるルート（ヒステリシスコンパレー
タ回路の本体部分）と、第１の差動対（Ｑ７，Ｑ８）の
出力信号を発振信号として出力させると共にエッジ傾斜
回路１に正帰還させるルートとを別ルートとし、これに
より図１で必要となっていた正帰還用のトランジスタＱ
９，Ｑ１０を不要にしたものである。なお、発振周波数
範囲を拡大できることは、図１のＶＣＯ回路と同じであ
る。
【００１８】この結果、図１のＶＣＯ回路では電源電圧
として３Ｖbe（Ｖbeはトランジスタのベース・エッミタ
間電圧）が必要であったものが、２Ｖbeでも使用可能と
なり、Ｖbe分の低電源電圧化が可能となる。この削減電
圧は具体的には０．９Ｖ程度である。
として３Ｖbe（Ｖbeはトランジスタのベース・エッミタ
間電圧）が必要であったものが、２Ｖbeでも使用可能と
なり、Ｖbe分の低電源電圧化が可能となる。この削減電
圧は具体的には０．９Ｖ程度である。
【００１９】［第３の実施の形態］図３は本発明の第３
の実施の形態のＰＬＬ回路の構成を示す図である。１１
は入力信号（０，１の繰り返しパターン（クロック信号
等））と出力信号の位相比較を行ってその位相差に対応
した信号を出力する位相比較器、１２は位相比較器１１
から出力する信号から高周波成分を除去するローパスフ
ィルタ、１３はそのローパスフィルタ１２の出力信号の
利得（ループゲイン）を外部から制御する利得制御回
路、１４はＶＣＯ回路である。
の実施の形態のＰＬＬ回路の構成を示す図である。１１
は入力信号（０，１の繰り返しパターン（クロック信号
等））と出力信号の位相比較を行ってその位相差に対応
した信号を出力する位相比較器、１２は位相比較器１１
から出力する信号から高周波成分を除去するローパスフ
ィルタ、１３はそのローパスフィルタ１２の出力信号の
利得（ループゲイン）を外部から制御する利得制御回
路、１４はＶＣＯ回路である。
【００２０】本実施の形態では、このＶＣＯ回路１４と
して、前記した図１，図２に示したＶＣＯ回路を使用す
る。外部から制御端子Ｓ０に第１の制御信号としての制
御電圧Ｖｄを与えることにより、ＰＬＬ回路の自走発振
周波数を入力信号の周波数付近に設定し、ローパスフィ
ルタ１２の２相の出力信号Ｖlpf、Ｖlpfnを利得制御回
路１３を介して第２の制御信号として制御端子Ｓ１，Ｓ
２に入力することにより、キャプチャーレンジの広帯域
化が可能である。すなわち、自走発振周波数が図６のＶ
ＣＯ回路の発振可能範囲分可変であり、かつ図１，図２
で新たに付加した回路による発振周波数可変幅分の引き
込み動作が可能となる。このとき、第２の実施の形態の
ＶＣＯ回路を使用する場合は、さらに低電源電圧でのＰ
ＬＬ回路を実現できる。
して、前記した図１，図２に示したＶＣＯ回路を使用す
る。外部から制御端子Ｓ０に第１の制御信号としての制
御電圧Ｖｄを与えることにより、ＰＬＬ回路の自走発振
周波数を入力信号の周波数付近に設定し、ローパスフィ
ルタ１２の２相の出力信号Ｖlpf、Ｖlpfnを利得制御回
路１３を介して第２の制御信号として制御端子Ｓ１，Ｓ
２に入力することにより、キャプチャーレンジの広帯域
化が可能である。すなわち、自走発振周波数が図６のＶ
ＣＯ回路の発振可能範囲分可変であり、かつ図１，図２
で新たに付加した回路による発振周波数可変幅分の引き
込み動作が可能となる。このとき、第２の実施の形態の
ＶＣＯ回路を使用する場合は、さらに低電源電圧でのＰ
ＬＬ回路を実現できる。
【００２１】なお、ここでは利得制御回路１３を挿入し
ているが、これはジッタ制御（特にジッタトランスフ
ァ）用として挿入したものである。ＰＬＬ回路のジッタ
特性を外部から制御したい場合にこのような利得制御回
路が必要となる。１３ａが制御端子である。
ているが、これはジッタ制御（特にジッタトランスフ
ァ）用として挿入したものである。ＰＬＬ回路のジッタ
特性を外部から制御したい場合にこのような利得制御回
路が必要となる。１３ａが制御端子である。
【００２２】図４は別の例のＰＬＬ回路の構成を示す図
であり、２１は入力信号（データ）取り込み用のＤＦＦ
回路、２２はリタイミング用のＤラッチ回路、２３は入
力信号とＤＦＦ回路２１の出力信号の位相比較を行う位
相比較器、２４はサンプルアンドホールド回路、２５は
ローパスフィルタ、２６はループゲイン調整用の利得制
御回路、２７はＶＣＯ回路、２８は９０度遅延回路、２
９はＥＸＯＲ回路である。
であり、２１は入力信号（データ）取り込み用のＤＦＦ
回路、２２はリタイミング用のＤラッチ回路、２３は入
力信号とＤＦＦ回路２１の出力信号の位相比較を行う位
相比較器、２４はサンプルアンドホールド回路、２５は
ローパスフィルタ、２６はループゲイン調整用の利得制
御回路、２７はＶＣＯ回路、２８は９０度遅延回路、２
９はＥＸＯＲ回路である。
【００２３】この回路では、入力信号としてランダムデ
ータ（ＰＮパターン等）が入力し、その中からクロック
信号を抽出したり、またこのクロック信号を使用して入
力信号のリタイミングを行う（参考：N.Ishihara,et a
l:"A Monolithic 156Mb/t Clock and Data Recovery PL
L Circuit Using the Sample and-Hold Technique",IEE
E J.SC vol.29,No.12,Dec.1994,pp.1566-1571）。
ータ（ＰＮパターン等）が入力し、その中からクロック
信号を抽出したり、またこのクロック信号を使用して入
力信号のリタイミングを行う（参考：N.Ishihara,et a
l:"A Monolithic 156Mb/t Clock and Data Recovery PL
L Circuit Using the Sample and-Hold Technique",IEE
E J.SC vol.29,No.12,Dec.1994,pp.1566-1571）。
【００２４】なお、上記図３、図４の構成では、上記説
明と反対に、ＶＣＯ回路１４，２７の制御端子Ｓ０に利
得制御回路１３，２６の出力を第１の制御信号として入
力させ、制御端子Ｓ１，Ｓ２に外部からの制御電圧を第
２の制御信号として入力させるようにすることもでき
る。
明と反対に、ＶＣＯ回路１４，２７の制御端子Ｓ０に利
得制御回路１３，２６の出力を第１の制御信号として入
力させ、制御端子Ｓ１，Ｓ２に外部からの制御電圧を第
２の制御信号として入力させるようにすることもでき
る。
【００２５】
【発明の効果】以上から第１乃至第３の発明によれば、
エッジ傾斜回路を第１の制御信号によって制御して発振
周波数を制御する以外に、ヒステリシスコンパレータ回
路の信号振幅を第２の制御信号によって制御して発振周
波数を制御することができるので、周波数可変範囲を広
帯域化することが可能となる。また、第３の発明によれ
ば、電源電圧の低電圧化を実現することができる。更
に、第４、第５の発明によれば、ＰＬＬ回路のキャプチ
ャーレンジを広帯域化することが可能となる。
エッジ傾斜回路を第１の制御信号によって制御して発振
周波数を制御する以外に、ヒステリシスコンパレータ回
路の信号振幅を第２の制御信号によって制御して発振周
波数を制御することができるので、周波数可変範囲を広
帯域化することが可能となる。また、第３の発明によれ
ば、電源電圧の低電圧化を実現することができる。更
に、第４、第５の発明によれば、ＰＬＬ回路のキャプチ
ャーレンジを広帯域化することが可能となる。
【図１】 第１の実施の形態の電圧制御発振回路の回路
図である。
図である。
【図２】 第２の実施の形態の電圧制御発振回路の回路
図である。
図である。
【図３】 第３の実施の形態のＰＬＬ回路の回路図であ
る。
る。
【図４】 第３の実施の形態の変形例のＰＬＬ回路の回
路図である。
路図である。
【図５】 従来の電圧制御発振回路の回路図である。
【図６】 図５の電圧制御発振回路の発振特性図であ
る。
る。
【図７】 第１，第２の実施の形態の電圧制御発振回路
の発振特性図である。
の発振特性図である。
１：エッジ傾斜回路、２，２’２”：ヒステリシスコン
パレータ回路。
パレータ回路。
Claims (5)
- 【請求項１】入力信号の立ち上がり及び立ち下がりを遅
らせて出力しかつ外部から入力する第１の制御信号によ
り内部の容量の充電電流を制御可能にしたエッジ傾斜回
路と、該エッジ傾斜回路の出力信号を入力してその立ち
上がり及び立ち下がりを急峻に再生して前記エッジ傾斜
回路に正帰還させるヒステリシスコンパレータ回路とを
具備し、前記第１の制御信号により発振周波数を変化さ
せる電圧制御発振器において、 前記ヒステリシスコンパレータ回路に、外部から入力す
る第２の制御信号により信号振幅を制御する振幅制御手
段を設け、前記第２の制御信号によっても発振周波数を
変化させ得るようにしたことを特徴とする電圧制御発振
器。 - 【請求項２】前記請求項１のヒステリシスコンパレータ
回路は、 前記エッジ傾斜回路の出力信号を入力する第１の差動回
路と、該第１の差動回路の出力信号を入力し、発生した
出力信号を発振出力信号とする第２の差動回路と、該第
２の差動回路の出力信号を前記第１の差動回路の出力側
及び前記エッジ傾斜回路に正帰還させる帰還回路と、前
記第２の制御信号により前記第１の差動回路の出力振幅
を制御する前記振幅制御手段としての第３の差動回路と
を具備することを特徴とする電圧制御発振器。 - 【請求項３】前記請求項１のヒステリシスコンパレータ
回路は、 前記エッジ傾斜回路の出力信号を入力する第１の差動回
路と、該第１の差動回路の出力信号を入力して前記第１
の差動回路の出力側に正帰還する第２の差動回路と、前
記第１の差動回路の出力信号を入力し、発生した出力信
号を発振出力信号とすると共に前記エッジ傾斜回路に正
帰還させる第４の差動回路と、前記第２の制御信号によ
り前記第１の差動回路の出力振幅を制御する前記振幅制
御手段としての第３の差動回路とを具備することを特徴
とする電圧制御発振器。 - 【請求項４】入力信号と出力信号の位相を比較しその位
相差に応じた信号を出力する位相比較器、該位相比較器
の出力信号から高周波成分を除去するローパスフィル
タ、該ローパスフィルタの出力電圧を入力して発振動作
を行い出力を前記位相比較に入力させる電圧制御発振器
とを具備するＰＬＬ回路において、 前記電圧制御発振器として前記請求項１乃至３に記載の
電圧制御発振器を使用し、かつ前記ローパスフィルタの
出力電圧を前記第２の制御信号として前記電圧制御発振
器に入力し、前記第１の制御信号を外部入力信号とする
ことを特徴とするＰＬＬ回路。 - 【請求項５】入力信号と出力信号の位相を比較しその位
相差に応じた信号を出力する位相比較器、該位相比較器
の出力信号から高周波成分を除去するローパスフィル
タ、該ローパスフィルタの出力電圧を入力して発振動作
を行い出力を前記位相比較に入力させる電圧制御発振器
とを具備するＰＬＬ回路において、 前記電圧制御発振器として前記請求項１乃至３に記載の
電圧制御発振器を使用し、かつ前記ローパスフィルタの
出力電圧を前記第１の制御信号として前記電圧制御発振
器に入力し、前記第２の制御信号を外部入力信号とする
ことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22446997A JP3385577B2 (ja) | 1997-08-07 | 1997-08-07 | 電圧制御発振器及びｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22446997A JP3385577B2 (ja) | 1997-08-07 | 1997-08-07 | 電圧制御発振器及びｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155082A true JPH1155082A (ja) | 1999-02-26 |
| JP3385577B2 JP3385577B2 (ja) | 2003-03-10 |
Family
ID=16814291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22446997A Expired - Lifetime JP3385577B2 (ja) | 1997-08-07 | 1997-08-07 | 電圧制御発振器及びｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3385577B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184544A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 同期クロック生成装置及び同期クロック生成方法 |
| US7095816B2 (en) | 2001-03-07 | 2006-08-22 | Nippon Telegraph And Telephone Corporation | Clock/data recovery circuit |
-
1997
- 1997-08-07 JP JP22446997A patent/JP3385577B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7095816B2 (en) | 2001-03-07 | 2006-08-22 | Nippon Telegraph And Telephone Corporation | Clock/data recovery circuit |
| JP2005184544A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 同期クロック生成装置及び同期クロック生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3385577B2 (ja) | 2003-03-10 |
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