JP3601711B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ の略称）装置は、入力データの周波数をｎ逓倍した発振出力を生成する半導体集積回路に関し、特に、発振周波数制御信号に応じて入力データの周波数をｎ逓倍した発振出力信号を生成する発振器と、発振出力信号を位相比較器に帰還させるフィードバックループと、フィードバックされた発振出力信号と入力データとの周波数を比較してその周波数差に応じた位相比較信号を生成する位相比較器と、位相比較信号を積分して発振周波数制御信号に変換するループフィルタとを有する単位回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
従来この種の半導体集積回路としては、例えば、図１８に示すようなものがある。半導体集積回路９Ａは、発振周波数制御信号２ａに応じて入力データ１ｂの周波数をｎ逓倍した発振出力信号３ａを生成する発振器３と、発振出力信号３ａの周波数を１／ｎ（ｎは分周比、ｎ＝１，２，３，…）に分周した分周信号４ａを生成する分周器４と、分周信号４ａと入力データ１ｂとの周波数を比較してその周波数差に応じた位相比較信号１ａを生成する位相比較器１と、位相比較信号１ａを積分して発振周波数制御信号２ａに変換するループフィルタ２と、発振出力信号３ａを分周した分周信号４ａを分周器４を介して位相比較器１に帰還させるフィードバックループとから構成されていた。
【０００３】
また少なくとも発振器及び位相比較器がループ状に接続された単位回路と、前記発振器の出力信号に基づいて入力データ信号をリタイミングする回路とを有する半導体集積回としては、例えば、図１９に示すようなものがある。半導体集積回路９Ｃは、半導体集積回路９Ａとタイミングリカバリー回路９Ｂとを組み合わせて構成されていた。
【０００４】
タイミングリカバリー回路９Ｂは、図１９及び図２０に示すように、入力データ１ｂのデータの変化を検出して検出パルス５ａを生成するパルス生成手段５と、リタイミング動作を実行してリタイミングデータ６ａを生成するリタイミング手段６と、検出パルス５ａの中心に発信出力信号３ａがくるように１，２，３，４でフィードバックループとから構成されていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体集積回路９Ａでは、低周波の入力データ１ｂを逓倍して、高周波の発振出力信号３ａを生成する場合、逓倍量が大きいとＰＬＬ動作が不安定になり、その結果、周波数の安定した発振出力信号３ａを生成することが難しいという問題点があった。例えば、周波数が１ＭＨｚの入力データ１ｂを１００倍して、周波数が１００ＭＨｚの発振出力信号３ａを生成する場合を考えると、発振器３が１００回動作している間に入力データ１ｂは１回しか位相比較器１に入力されないため、入力データ１ｂと発振出力信号３ａとの位相差を検出する回数が不十分となってＰＬＬ動作が不安定になり、その結果、発振器３における実際の発振周波数と入力データ１ｂの周波数を逓倍した周波数との間の周波数ズレを十分に補正できなくなるという問題点があった。
【０００６】
また、従来の半導体集積回路９Ｃでは、発振出力信号３ａの位相を入力データ１ｂの中心まで遅延させるための遅延データ７ａが、周囲環境温度、動作電源の変動、製造ばらつき等の影響を受け易く、その結果、リカバリーデータ６ａがエラーするという問題点があった。
【０００７】
第１発明は、このような従来の問題点に着目してなされたもので、逓倍量が大きい場合であってもエラーのないリカバリーデータを生成することができる半導体集積回路を提供することを目的としている。
【０００８】
また第２発明は、周囲環境温度、動作電源の変動、製造ばらつき等に影響されることなく、発振出力の位相を入力データの中心まで安定に遅延させ、その結果、周波数の安定した発振出力を生成することができる半導体集積回路を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は、位相比較器とループフィルタと発振器と分周器とがループ状に接続された単位回路が複数段直列に接続された半導体集積回路において、
前記後段の単位回路の発振器の発振出力信号の周波数は、前記前段の単位回路の発振器の発振出力信号の周波数よりも高く設定され、
前記後段の単位回路に設けられたループフィルタが生成する発振周波数制御信号の制御電圧の制御範囲は、前記前段の単位回路に設けられたループフィルタが生成する発振周波数制御信号の制御電圧の制御範囲よりも大きく設定され、
前記後段の単位回路の発振器の発振出力信号の制御電圧の制御範囲に対する発振出力信号の周波数変動量は、前記前段の単位回路の発振器の制御電圧の制御範囲に対する発振出力信号の周波数変動量よりも大きく設定され、
各単位回路に設けられ、各単位回路の発振器の発振出力信号を分周して入力信号と位相比較される信号を生成する分周器における分周比は、前記発振出力信号の発振周波数を前記分周比で割り算した値よりも前記入力信号の周波数が小さくなるように設定されたことを特徴とする。
【００１０】
本発明によれば、後段の単位回路の発振器の発振出力信号の周波数を前段の単位回路の発振器の発振出力信号の周波数よりも高く設定し、後段の単位回路に設けられたループフィルタが生成する発振周波数制御信号の制御電圧の制御範囲を前段の単位回路に設けられたループフィルタが生成する発振周波数制御信号の制御電圧の制御範囲よりも大きく設定し、後段の単位回路の発振器の制御電圧の制御範囲に対する発振出力信号の周波数変動量を前段の単位回路の発振器の制御電圧に対する発振出力信号の周波数変動量よりも大きく設定し、各単位回路に設けられ、各単位回路の発振器の発振出力信号を分周して入力信号と位相比較される信号を生成する分周器における分周比は、前記発振出力信号の発振周波数を前記分周比で割り算した値よりも前記入力信号の周波数が小さくなるように設定することにより、後段の単位回路を安定して動作させることができる。
【００１１】
【発明の実施の形態】
以下、図面に基づき第１発明の各種実施形態を説明する。
【００１２】
図１は第１の発明の第１の実施形態の半導体集積回路を示す機能ブロック図である。図２は図１の半導体集積回路における発振周波数制御信号２０２ａの制御量と発振出力信号２０３ａの変動量変動量との関係を示すグラフである。図３（ａ）は図１の半導体集積回路におけるアイソレーション手段２３，…，２３を示す断面図であり、図３（ｂ）はその平面図である。図４（ａ）は図３において更に発振器２０３をアイソレーション分離した単位回路２０を示す断面図であり、図４（ｂ）はその平面図である。
【００１３】
半導体集積回路１０は、図１に示すように、複数段の単位回路２０が直列に接続された半導体集積回路であって、後段の単位回路２０Ｂ（図中ＰＬＬ２）の発振出力信号２０３ａは、前段の単位回路２０Ａの発振出力信号２０３ａの周波数ｆｏ よりも高い周波数の発振出力信号２０３ａを生成するように接続されている。このように、単位回路２０が複数段だけ直列に接続して半導体集積回路１０を構成することにより、一度に高逓倍処理を行うことなく、複数回（則ち、単位回路２０の段数）に分けた逓倍処理を行うことができるようになる。
【００１４】
各単位回路２０（図中、ＰＬＬ１，ＰＬＬ２）は、図１に示すように、発振器２０３と分周器２０４と位相比較器２０１とループフィルタとフィードバックループとを有する。発振器２０３は発振周波数制御信号２０２ａに応じて入力データ１１の周波数ｆｉ をｎ逓倍した発振出力信号２０３ａを生成するように接続されている。各単位回路２０，…，２０に設けられ、前記発信出力信号２０３ａを分周して入力信号と位相比較される信号を生成する分周器２０４は発振出力信号２０３ａの周波数ｆｏ ［Ｈｚ］を１／ｎ（ｎ＝１，２，３，…）に分周した分周信号２０４ａを生成するように接続されている。位相比較器２０１は分周信号２０４ａと入力データ１１との周波数［Ｈｚ］を比較してその周波数差に応じた位相比較信号２０１ａを生成するように接続されている。ループフィルタは位相比較信号２０１ａを積分して発振周波数制御信号２０２ａに変換するように接続されている。フィードバックループは発振出力信号２０３ａを分周した分周信号２０４ａを分周器２０４を介して位相比較器２０１に帰還させるように接続されている。本実施形態では高集積化する目的で、図３に示すように、これらの単位回路２０，…，２０を共通の基板（図中ＬＳＩ基板）に作成している。
【００１５】
更に、前段の単位回路２０Ａの発振出力信号２０３ａの周波数ｆｏ よりも高い周波数［Ｈｚ］の発振出力信号２０３ａを生成する単位回路２０が、後段の単位回路２０Ｂとして接続されて構成されている。
【００１６】
例えば、入力データ１１を１ＭＨｚとし、発振出力を１００倍の１００ＭＨｚ変換する高逓倍処理を行う場合、図１に示すように、１０逓倍の単位回路（則ち、ＰＬＬ１，ＰＬＬ２）２０Ａ，２０Ｂを２段だけ直列に接続して半導体集積回路１０を構成する。則ち、前段の単位回路２０Ａの発振出力信号２０３ａ−１の周波数ｆｏ は１０ＭＨｚとなり、その後段の単位回路２０Ｂの発振出力信号２０３ａ（則ち、半導体集積回路１０の発振出力信号）の周波数ｆｏ は１００ＭＨｚとなる。このとき、各々の単位回路（ＰＬＬ１，ＰＬＬ２）２０Ａ，２０Ｂ内の各発振器２０３，…，２０３は、各々、１０回の動作を行っている間に入力データ１１を少なくとも１回は受け取ることができるので、前述の従来技術と比較して１０倍の制御情報を位相比較器２０１にフィードバックループを介して帰還させることができるようになる。その結果、逓倍量が大きい場合であっても周波数の安定した発振出力信号２０３ａを生成することができる半導体集積回路１０を実現できる。
【００１７】
更に本実施形態では、後段の単位回路２０Ｂのループフィルタ２０２は、図２に示すように、前段の単位回路２０Ａのループフィルタ２０２の発振周波数制御信号２０２ａの制御量よりも大きな制御量の発振周波数制御信号２０２ａを生成するように構成されている。
【００１８】
具体例を図１を用いて説明する。
【００１９】
例えば、図２に示すように、前段の単位回路２０Ａのループフィルタ２０２の発振周波数制御信号２０２ａをＶ1 ［Ｖ］とし、Ｖ１に対する発振出力信号２０３ａ−１の周波数をｆ1 ［Ｈｚ］とし、Ｖ１に対するループフィルタ２０２の発振周波数制御信号２０２ａの制御量をΔＶ1 ［Ｖ］とし、そのときのｆ1 ［Ｈｚ］の可変量をΔｆ1 ［Ｈｚ］とする。同様に、ループフィルタ２０２の発振周波数制御信号２０２ａをＶ2 ［Ｖ］とし、Ｖ2 ［Ｖ］に対する後段の単位回路２０Ｂの発振出力信号２０３ａの周波数をｆ2 ［Ｈｚ］とし、Ｖ2 ［Ｖ］に対するループフィルタ２０２の発振周波数制御信号２０２ａの制御量をΔＶ2 ［Ｖ］とし、そのときのｆ2 ［Ｈｚ］の可変量をΔｆ2 ［Ｈｚ］とする。このとき、図２の特性グラフに示されるようにΔＶとΔｆの比（則ち、Δｆ／ΔＶ）は一定であるため、ΔＶ1 ［Ｖ］とΔｆ1 ［Ｈｚ］の比（則ち、Δｆ1 ／ΔＶ1 ）とΔＶ2 ［Ｖ］とΔｆ2 ［Ｈｚ］の比（則ち、Δｆ2 ／ΔＶ2 ）となる。しかしながら、Δｆ1 ［Ｈｚ］とｆ1 ［Ｈｚ］の比（則ち、Δｆ1 ／ｆ1 ）よりもΔｆ2 ［Ｈｚ］とｆ2 ［Ｈｚ］の比（則ち、Δｆ2 ／ｆ2 ）は、ｆ1 ／ｆ2 と小さくなってしまう。例えば、前述したようにｆ1 ＝１０ＭＨｚ，ｆ2 ＝１００ＭＨｚとすると、（Δｆ２／ｆ２）／（Δｆ１／ｆ１）は、Δｆ１＝Δｆ２であるので、ｆ１／ｆ２＝１０／１００＝１／１０となる。よって、（Δｆ 2 ／ｆ 2 ） は（Δｆ 1 ／ｆ 1 ） の（１／１０）となり、その結果、前段の単位回路２０Ａの発振出力の周波数制御範囲よりも後段の単位回路２０Ｂの発振出力の周波数制御範囲が１／１０程度に低下してしまう可能性がある。そこで本実施形態では、前段の単位回路２０Ａの発振出力の周波数制御範囲と後段の単位回路２０Ｂの周波数制御範囲とが同程度以上になるように、［前段の単位回路２０Ａのループフィルタ２０２の発振周波数制御信号２０２ａの制御量Ｖ1 ］＜［後段の単位回路２０Ｂのループフィルタ２０２の発振周波数制御信号２０２ａの制御量Ｖ2 ］のように制御量Ｖ2 ［Ｖ］を設定している。
【００２０】
このように各単位回路における発振出力の周波数制御範囲を同程度以上に制御する手段としては、前段の単位回路２０Ａのループフィルタ２０２の時定数よりも後段の単位回路２０Ｂのループフィルタ２０２の時定数を小さく設定することによって実現できる。また、後段の単位回路２０Ｂのループフィルタ２０２と発振器２０３との間に発振周波数制御信号２０２ａを増幅するためのアンプを設け、そのアンプのゲイン（利得）を後段の単位回路ほど大きく設定することによっても実現できる。
【００２１】
このように後段の単位回路２０Ｂにおける発振出力の周波数制御範囲が前段の単位回路２０Ａに比べて大きくなるように、ループフィルタ２０２の発振周波数制御信号２０２ａの制御量を設定することにより、逓倍量が大きい場合であっても、周波数の安定した発振出力信号２０３ａを各段で生成することができる半導体集積回路１０を実現できる。
【００２２】
また本実施形態では、前段の単位回路２０Ａの発振出力の周波数制御範囲に比べて後段の単位回路２０Ｂの発振出力の周波数制御範囲を拡大できるように、前段の単位回路２０Ａの発振器２０３における発振出力信号２０３ａ−１の周波数ｆｏ （図１中ｆ１ ［Ｈｚ］）の発振周波数制御信号２０２ａ（具体的には、ΔＶ１ ［Ｖ］）に対する変動量（具体的には、ｆ１ ／ΔＶ１ ）よりも、後段の単位回路２０Ｂの発振器２０３における発振出力信号２０３ａの周波数ｆｏ （図１中ｆ２ ［Ｈｚ］）の発振周波数制御信号２０２ａ（具体的には、ΔＶ２ ）に対する変動量（具体的には、ｆ２ ／ΔＶ２ ）の変動量を大きくする手段を用いることもできる。具体的には、図２のグラフにおいて、［ΔＶ１ に対するΔｆ１ の変化量］＜［ΔＶ２ に対するΔｆ２ の変化量］となるように、後段の単位回路２０Ｂの発振器２０３におけるゲインを前段の単位回路２０Ａの発振器２０３におけるゲインよりも大きくすることによって実現できる。
【００２３】
このように、［ΔＶ１ に対するΔｆ１ の変化量］＜［ΔＶ２ に対するΔｆ２ の変化量］とする手段を設けることにより、逓倍量が大きい場合であっても周波数の安定した発振出力信号２０３ａを生成することができる半導体集積回路１０を実現できる。
【００２４】
本実施形態では、図３に示すように、複数の単位回路２０，…，２０を共通のＬＳＩ基板に作成して高集積化を図っている。しかしながら、高集積化に伴い、各単位回路２０，…，２０間の電磁気的な干渉を考慮する必要がある。
【００２５】
そこで本実施形態では、図３（ａ），（ｂ）に示すように、各単位回路２０，…，２０（具体的には、ＰＬＬ１，ＰＬＬ２）が形成された単位回路（具体的には、ＰＬＬ１の領域，ＰＬＬ２の領域）２０間に、各単位回路を電気的に各々分離するためのアイソレーション手段２３，…，２３を各々設けている。
【００２６】
単位回路２０（ＰＬＬ１の領域，ＰＬＬ２の領域）間に、各単位回路２０を電気的に各々分離するためのアイソレーション手段２３，…，２３を各々設けることに加えて更に、図４（ａ），（ｂ）に示すように、各単位回路２０内に設けられた発振器２０３の領域２２１，…，２２１をアイソレーション手段２３，…，２３を用いてアイソレーション分離することも可能である。
【００２７】
このようなアイソレーション手段２３，…，２３を各発振器２０３の周りに設けることにより、単位回路２０間の電磁気的な干渉を更に低減することができ、その結果、周波数の更に安定した発振出力信号２０３ａを生成することができる半導体集積回路１０を実現できる。
【００２８】
次に、第１の発明の第２の実施形態を説明する。
【００２９】
図５は図１の単位回路２０毎に別個に設けられた、電源２３Ａ，２３Ｂ及び接地２４Ａ，２４Ｂを示すブロック図である。図６は第１の発明の第２の実施形態の半導体集積回路を示す正面図である。図７は図６の半導体集積回路における差動出力部回路２０５を示す回路図である。図８は図６の半導体集積回路における差動受信部回路２０６を示す回路図である。なお、第１の実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００３０】
本実施形態では、単位回路２０（ＰＬＬ１の領域，ＰＬＬ２の領域）間及び各単位回路２０内に設けられた発振器２０３の領域２２１，…，２２１に電気的に各々分離するためのアイソレーション手段２３，…，２３を各々設ける第１の実施形態に加えて、図５に示すように、単位回路２０の各々に別個に独立した電源（各々電源電圧Ｖｃｃ）２３Ａ，２３Ｂを設けている。具体的には、単位回路２０Ａ（ＰＬＬ１）には駆動電力を供給する電源２３Ａ及び接地２４Ａが接続されている。同様に、単位回路２０Ｂ（ＰＬＬ２）には駆動電力を供給する電源２３Ｂ及び接地２４Ｂが接続されている。電源２３Ａと電源２３Ｂとは電気的に絶縁されている。同様に、接地２４Ａと接地２４Ｂとは電気的に絶縁されている。
【００３１】
このように電源２３Ａ，２３Ｂ及び接地２４Ａ，２４Ｂを電気的に独立させることにより、単位回路２０間の電磁気的な干渉を低減することができ、その結果、周波数の安定した発振出力信号２０３ａを生成することができる半導体集積回路１０を実現できる。
【００３２】
本実施形態では、単位回路２０の各々に別個に独立した電源２３Ａ，２３Ｂを設けているため、図６及び図７に示すように、各単位回路２０，…，２０の入出力信号を差動信号に変換している。このような差動形式の入出力信号を生成するために、各単位回路２０，…，２０内に差動出力部回路２０５と差動受信部回路２０６とを設けている。これらの単位回路２０，…，２０は、図６に示すように、前段の単位回路２０Ａ（図中ＰＬＬ１）の差動形式の発振出力信号２０３ａである差動発振出力信号２０５ａが、後段の単位回路２０Ｂ（図中ＰＬＬ２）の差動形式の入力として入力されるように直列に接続されて半導体集積回路１０を構成している。
【００３３】
単位回路２０Ｂにおける差動受信部回路２０６は、図８に示すように、位相比較器２０１の入力に接続され、前段の単位回路２０Ａに設けられた差動出力部回路２０５からの差動発振出力信号２０５ａを受けて差動形式の入力に変換するとともに、この差動形式の入力を位相比較器２０１に出力するように接続されている。また、差動出力部回路２０５は、発振器２０３の出力に接続され、発振出力信号２０３ａを差動信号に変換して差動発振出力信号２０５ａを生成するとともに、差動発振出力信号２０５ａを発振出力信号２０３ａに代えて次段（後段）の単位回路２０に出力するように接続されている。
【００３４】
本実施形態では単位回路２０Ａ（具体的には、図６中のＰＬＬ１）と単位回路２０Ｂ（具体的には、図６中のＰＬＬ２）を直列に接続して半導体集積回路１０を構成しており、その場合、単位回路２０Ａ（ＰＬＬ１）における差動受信部回路２０６は省略され、入力データ１１は位相比較器２０１に入力されるように接続されている。また単位回路２０Ａ（ＰＬＬ１）に設けられた差動出力部回路２０５は、図７に示すような差動変換回路として発振器２０３に組み込まれ、発振出力信号２０３ａを差動信号に変換して差動発振出力信号２０５ａを生成するとともに、差動発振出力信号２０５ａを発振出力信号２０３ａに代えて次段（後段）の単位回路２０Ｂに出力するように接続されている。
【００３５】
図７に示す差動出力部回路２０５が組み込まれた発振器２０３は、トランジスタＱ１ 〜Ｑ９ と抵抗Ｒ１ 〜Ｒ５ 及び負荷抵抗ＲＬ から構成されるエミッタ結合型のマルチバイブレータを用いた電圧制御型の発振回路である。電源Ｖｃｃに接続された負荷抵抗ＲＬ はダイオードＤ１ ，Ｄ２ の電圧降下（具体的には、０．７Ｖ）を利用して発振周波数を決定するための電流２Ｉ（＝０．７／ＲＬ ）を設定するための素子である。また外部から入力される制御電圧３０３は、発振出力信号２０３ａの振幅を電圧制御する信号である。
【００３６】
以下に、差動出力部回路２０５が組み込まれた発振器２０３（エミッタ結合型のマルチバイブレータ）の発振動作を説明する。
【００３７】
エミッタ結合型のマルチバイブレータにおいて、トランジスタＱ５ 〜Ｑ８ とダイオードＤ１ ，Ｄ２ 及び抵抗Ｒ２ で定電流回路を構成している。トランジスタＱ９ はエミッタホロワ用のトランジスタである。ダイオードＤ１ ，Ｄ２ ，トランジスタＱ２ は、各々、レベルシフト用のダイオード、トランジスタであり、トランジスタＱ３ 及びトランジスタＱ４ で構成される基本型エミッタ結合のマルチバイブレータの動作を、トランジスタＱ３ ，Ｑ４ の能動領域である高周波領域で実行させるものである。このようなレベルシフト用のダイオード、トランジスタがないと、基本型エミッタ結合のマルチバイブレータは、トランジスタＱ３ ，Ｑ４ の飽和領域で動作することになる。
【００３８】
次に、発信周期について述べる。
【００３９】
先ず、トランジスタＱ１ をＯＮ、トランジスタＱ４ をＯＦＦ状態にすると、トランジスタＱ３ のベース電圧は４．３Ｖであるから、トランジスタＱ３ のエミッタ側から矢印のように電流ＩがトランジスタＱ４ のエミッタ側に流れ、コンデンサーＣが充電され、これによってトランジスタＱ４ の電位が下がる。トランジスタＱ４ のエミッタ側の電位がベース電圧より約０．７Ｖ下がると、トランジスタＱ４ がＯＮ、トランジスタＱ３ がＯＦＦ状態になり、トランジスタＱ４ のコレクター電位が反転する。以下同様の動作を繰り返すことによって、発振器の動作が行われる。
【００４０】
コンデンサーＣの充電時間と充電電流Ｉ等から発信周期Ｔが決定される。具体的には、トランジスタのベースーエミッタ間の電圧をＶＢＥとすると、Ｔ（＝１／発振周波数）＝４ＣＶＢＥ／Ｉとなる。
【００４１】
また、単位回路２０Ｂ（ＰＬＬ２）に設けられた差動受信部回路２０６は、図８に示すように、位相比較器２０１の入力に接続され、前段の単位回路２０Ａ（ＰＬＬ１）の差動出力部回路２０５からの差動発振出力信号２０５ａを受けて入力データ１１に変換するとともに、変換された入力データ１１を位相比較器２０１に出力するように接続されている。また単位回路２０Ｂ（ＰＬＬ２）における差動出力部回路２０５は省略され、発振器２０３の発振出力信号２０３ａが出力されるように接続されている。
【００４２】
具体的な差動受信部回路２０６は、図８に示すように、電源Ｖｃｃ、トランジスタＱ１０，Ｑ１１、抵抗Ｒ３ ，Ｒ４ から構成される差動増幅回路とこの差動増幅回路のエミッタ側に接続された定電流回路とによって実現できる。トランジスタＱ１２と抵抗Ｒ１０によって構成される定電流回路は、トランジスタＱ１２のベースに一定の電圧ベース電圧Ｖｃｓを印加するように制御することによって差動増幅回路に定電流を供給するための定電流源として機能する。トランジスタＱ１０とＱ１１とのベースで構成される差動入力端子は、各々、前段の単位回路２０Ａ（ＰＬＬ１）の差動出力部回路２０５からの差動発振出力信号２０５ａを受けとることができる。更にトランジスタＱ１０は、受け取った差動発振出力信号２０５ａを位相比較器２０１に出力することができる。
【００４３】
このような差動動作を用いることにより、単位回路２０間の電磁気的な干渉を低減することができ、また各単位回路２０，…，２０間の信号レベルの不具合（ミスマッチ）を防ぐことができ、その結果、周波数の安定した発振出力信号２０３ａを生成することができる半導体集積回路１０を実現できる。
【００４４】
次に、第１の発明の第３の実施形態を説明する。
【００４５】
図９は第１の発明の第３の実施形態の半導体集積回路を示す機能ブロック図である。なお、第１の発明の第１の実施形態または第２の実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００４６】
図２を用いて第１実施形態において説明したように、前段の単位回路２０Ａのループフィルタ２０２の発振周波数制御信号２０２ａをＶ１ ［Ｖ］とし、Ｖ１に対する発振出力信号２０３ａ−１の周波数をｆ１ ［Ｈｚ］とし、Ｖ１に対するループフィルタ２０２の発振周波数制御信号２０２ａの制御量をΔＶ１ ［Ｖ］とし、そのときのｆ１ ［Ｈｚ］の可変量をΔｆ１ ［Ｈｚ］とする。同様に、ループフィルタ２０２の発振周波数制御信号２０２ａをＶ２ ［Ｖ］とし、Ｖ２ ［Ｖ］に対する後段の単位回路２０Ｂの発振出力信号２０３ａの周波数をｆ２ ［Ｈｚ］とし、Ｖ２ ［Ｖ］に対するループフィルタ２０２の発振周波数制御信号２０２ａの制御量をΔＶ２ ［Ｖ］とし、そのときのｆ２ ［Ｈｚ］の可変量をΔｆ２ ［Ｈｚ］とする。ここで、発振器２０３の発振出力信号２０３ａの周波数ｆ２ ［Ｈｚ］が分周比ｎ（ｎ＝１，２，３，…）に応じて分周器２０４によって分周されて入力データ１１の周波数ｆ１ ［Ｈｚ］と同じ周波数になった場合、Δｆ２ ［Ｈｚ］も分周比ｎに応じてΔｆ２ ／ｎに変換されて位相比較器２０１にフィードバックされる。その結果、位相比較器２０１における制御量が減少してしまい、位相比較器２０１の動作範囲が減少してしまう可能性がある。そこで本実施形態では、発振出力信号の周波数ｆ２ ［Ｈｚ］を分周比ｎで割り算した値よりも入力データ１１の周波数ｆ１ ［Ｈｚ］が小さくなるように（則ち、ｆ１ ＜ｆ２ ／ｎとなるように）、分周器２０４における分周比ｎを設定している。
【００４７】
このように分周比ｎを設定することにより、発振器２０３の発振出力信号２０３ａの周波数ｆ２ ［Ｈｚ］を入力データ１１の周波数ｆ１ ［Ｈｚ］めで分周することなく位相比較器２０１にフィードバックさせることが可能となり、その結果、逓倍量が大きい場合であっても周波数の安定した発振出力信号２０３ａを生成することができる半導体集積回路１０を実現できる。
【００４８】
以上説明したように第１発明の各実施形態によれば、逓倍量が大きい場合であっても周波数の安定した発振出力信号２０３ａを生成することができる半導体集積回路１０することができる。
【００４９】
次に、第２発明を説明する。
【００５０】
少なくとも発振器及び位相比較器がループ状に接続された単位回路と、前記発振器の出力信号に基づいて入力データ信号をリタイミングする回路とを有し、クロックに同期した入力データ１１（則ち、規則性を有する入力データ１１）に代えて、通信のデータ伝送ランダムに発生する入力データ１１（則ち、不規則性を有する通信の伝送データ）を用いて、ＰＬＬ動作を行おうとした場合、ＰＬＬ制御に用いる情報量がクロック同期の場合よりも少ないため、クロックに同期用の半導体集積回路をそのまま用いたのではＰＬＬ動作が不安定になる可能性がある。このようなランダムに発生する入力データ１１に対しても安定なＰＬＬ動作を行うことができるのが半導体集積回路３０である。
【００５１】
そこで、第２の発明の半導体集積回路３０は、クロックに同期した入力データ１１（則ち、規則性を有する入力データ１１）に代えて、ランダムに発生する伝送データを受信することができるように、ランダムに発生する入力データ１１に対して安定なＰＬＬ動作を行うリタイミング手段３０８を有する半導体集積回路であって、図１０に示すように、発振周波数制御信号２０２ａに応じて入力データ１１の周波数ｆｉ をｎ逓倍した発振出力信号２０３ａを生成する発振器２０３と、発振出力信号２０３ａと入力データ１１との周波数［Ｈｚ］を比較してその周波数差に応じた位相比較信号２０１ａを生成する位相比較器２０１と、位相比較信号２０１ａを積分して発振周波数制御信号２０２ａに変換するループフィルタ２０２と、発振出力信号２０３ａを位相比較器２０１に帰還させるフィードバックループとを有する。
【００５２】
以下、図面に基づき第２発明の各種実施形態を説明する。
【００５３】
図１０は第２の発明の第１の実施形態の半導体集積回路３０を示す機能ブロック図である。図１１は図１０の半導体集積回路に設けられた発振器２０３のを示す回路図である。なお、第１発明の各種実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００５４】
第２の発明の半導体集積回路３０（図１０参照）は、入力データ（１１）を受信するためのデータ受信レートＭ［ｂｐｓ］がＭ／ｎ（ｎ＝１，２，３，…）と変化する場合に、変化後のデータ受信レートＭ／ｎ［ｂｓｐ］に対応した周波数ｆ０ （則ち、ｆ０ ＝Ｍ／ｎ）［Ｈｚ］の発振出力信号２０３ａを生成する発振器２０３を有する。このようにして生成された発振出力信号２０３ａは、図１０に示すように、分周器を経由することなくフィードバックループを介して、位相比較器２０１に直接帰還させることが可能となり、その結果、エラーのないリカバリーデータを生成することができる半導体集積回路３０を実現できる。
【００５５】
また、データ受信レートＭ／ｎ［ｂｐｓ］と同じ周波数ｆ０ （則ち、ｆ０ ＝Ｍに固定）［Ｈｚ］の発振出力信号２０３ａを生成する発振器２０３に代えて、入力データ１１を受信するためのデータ受信レートに関わらず、受信可能な最高のデータ受信レートＭ［ｂｐｓ］に対応した周波数Ｍ［Ｈｚ］に固定されて発振する発振器２０３を用いることも可能である。
【００５６】
このようにして生成された発振出力信号２０３ａは、図１０に示すように、分周器を経由することなくフィードバックループを介して、位相比較器２０１に直接帰還させることが可能となり、その結果、エラーのないリカバリーデータを生成することができる半導体集積回路３０を実現できる。
【００５７】
また本実施形態の発振器２０３は、図１１に示すように、複数の電流スイッチ３０１，…，３０１と、各電流スイッチ３０１，…，３０１（具体的には、図中Ｓ１，Ｓ２，Ｓ３，Ｓ４）に接続され各電流スイッチ３０１，…，３０１のＯＮ又はＯＦＦに応じて発振出力信号の周波数ｆｏ を制御するマルチバイブレータ３０２とを有し、受信可能な最高のデータ受信レートＭ［ｂｐｓ］とデータ受信レートＭ／ｎ［ｂｓｐ］とを用いて生成された分周比ｎに応じて各電流スイッチ３０１，…，３０１がＯＮ又はＯＦＦ制御されることにより、データ受信レートＭ／ｎ［ｂｐｓ］と同じ発信周波数Ｍ／ｎ［Ｈｚ］を有する発振出力信号２０３ａをマルチバイブレータ３０２（具体的には、電圧制御型のエミッタ結合マルチバイブレータ３０２）を用いて生成するように接続されている。図１１に示す電圧制御型のエミッタ結合マルチバイブレータ３０２の回路構成は図７の発振器２０３に組み込まれたマルチバイブレータ２０５とほぼ同一なので、回路構成については同一符号を付し、回路構成とその発振動作についての説明は省略する。
【００５８】
図１１における各電流スイッチ３０１，…，３０１は、トランジスタＱ２１，Ｑ２２，Ｑ２ ９と抵抗Ｒ１１とで構成される電流スイッチ回路、トランジスタＱ２３，Ｑ２４，Ｑ３０と抵抗Ｒ１２とで構成される電流スイッチ回路、トランジスタＱ２５，Ｑ２６，Ｑ３１と抵抗Ｒ１３とで構成される電流スイッチ回路、トランジスタＱ２７，Ｑ２８，Ｑ３２と抵抗Ｒ１４とで構成される電流スイッチ回路である。各電流スイッチ３０１，…，３０１は、電源Ｖｃ に共通に接続されている。
【００５９】
各電流スイッチ３０１，…，３０１は、差動増幅回路とこの差動増幅回路のエミッタ側に接続された定電流回路とで構成されている。
【００６０】
電流スイッチ端子Ｓ１を有する差動増幅回路はトランジスタＱ２１，Ｑ２２とで構成されている。電流スイッチ端子Ｓ２を有する差動増幅回路はトランジスタＱ２３，Ｑ２４とで構成されている。電流スイッチ端子Ｓ３を有する差動増幅回路はトランジスタＱ２５，Ｑ２６とで構成されている。電流スイッチ端子Ｓ４を有する差動増幅回路はトランジスタＱ２７，Ｑ２８とで構成されている。
【００６１】
トランジスタＱ２１，Ｑ２３，Ｑ２５，Ｑ２７のベースは電流スイッチ端子Ｓ１，Ｓ２，Ｓ３，Ｓ４に各々接続され、またランジスタＱ２２，Ｑ２４，Ｑ２６，Ｑ２８のベースは一定電圧ＶＢ に接続されている。電流スイッチ端子Ｓ１を有する差動増幅回路のエミッタ側に接続された定電流回路は、トランジスタＱ２９とトランジスタＱ２９のエミッタに接続された抵抗Ｒ１１から構成されている。
【００６２】
例えば、電流スイッチ端子Ｓ１にこの一定電圧ＶＢ より大きな電圧が印加された場合に、トランジスタＱ２１が動作状態に遷移し、トランジスタＱ２２が非動作状態に遷移し、トランジスタＱ２１がトランジスタＱ５ 〜Ｑ８ と並列関係となる。このとき、マルチバイブレータ３０２のトランジスタＱ３ を経由して流れる電流Ｉと同じ大きさの電流Ｉを動作状態にあるトランジスタＱ２１に並列に流すことが可能となる。
【００６３】
また電流スイッチ端子Ｓ２にこの一定電圧ＶＢ より大きな電圧が印加された場合に、トランジスタＱ２３が動作状態に遷移し、トランジスタＱ２４が非動作状態に遷移し、トランジスタＱ２３がトランジスタＱ５ 〜Ｑ８ と並列関係となる。このとき、マルチバイブレータ３０２のトランジスタＱ３ を経由して流れる電流Ｉと同じ大きさの電流Ｉを動作状態にあるトランジスタＱ２３に並列に流すことが可能となる。また電流スイッチ端子Ｓ３にこの一定電圧ＶＢ より大きな電圧が印加された場合に、トランジスタＱ２５が動作状態に遷移し、トランジスタＱ２６が非動作状態に遷移し、トランジスタＱ２５がトランジスタＱ５ 〜Ｑ８ と並列関係となる。このとき、マルチバイブレータ３０２のトランジスタＱ４ を経由して流れる電流Ｉと同じ大きさの電流Ｉを動作状態にあるトランジスタＱ２５に並列に流すことが可能となる。
【００６４】
また電流スイッチ端子Ｓ４にこの一定電圧ＶＢ より大きな電圧が印加された場合に、トランジスタＱ２７が動作状態に遷移し、トランジスタＱ２８が非動作状態に遷移し、トランジスタＱ２７がトランジスタＱ５ 〜Ｑ８ と並列関係となる。このとき、マルチバイブレータ３０２のトランジスタＱ４ を経由して流れる電流Ｉと同じ大きさの電流Ｉを動作状態にあるトランジスタＱ２７に並列に流すことが可能となる。
【００６５】
具体的には、周波数がＭ［Ｈｚ］の発振出力信号２０３ａを、マルチバイブレータ３０２を用いて生成する場合には、電流スイッチ端子Ｓ１，Ｓ２，Ｓ３，Ｓ４を全てＯＮとする。このときマルチバイブレータ３０２に流れる電流Ｉが最大電流値となり、それに応じて周波数がＭ［Ｈｚ］の発振出力信号２０３ａが発振器２０３（則ち、マルチバイブレータ３０２）から出力される。
周波数がＭ×（２／３）［Ｈｚ］の発振出力信号２０３ａを、マルチバイブレータ３０２を用いて生成する場合には、電流スイッチＳ１，Ｓ３をＯＮとし、電流スイッチＳ２，Ｓ４をＯＦＦとする。このときマルチバイブレータ３０２に流れる電流Ｉが（最大電流値）×（２／３）となり、それに応じて周波数がＭ×（２／３）［Ｈｚ］の発振出力信号２０３ａが発振器２０３（則ち、マルチバイブレータ３０２）から出力される。
周波数がＭ×（１／３）［Ｈｚ］の発振出力信号２０３ａを、マルチバイブレータ３０２を用いて生成する場合には、電流スイッチ端子Ｓ１，Ｓ２，Ｓ３，Ｓ４を全てＯＦＦとする。このときマルチバイブレータ３０２に流れる電流Ｉが（最大電流値）×（１／３）となり、それに応じて周波数がＭ×（１／３）［Ｈｚ］の発振出力信号２０３ａが発振器２０３（則ち、マルチバイブレータ３０２）から出力される。
【００６６】
このような電流スイッチ３０１，…，３０１とマルチバイブレータ３０２とを発振器２０３に設けることにより、周囲環境温度、動作電源の変動、製造ばらつき等に影響されることなく、エラーのないリカバリーデータを生成することができる半導体集積回路３０を実現できる。
【００６７】
次に、第２発明の第２の実施形態を説明する。
【００６８】
図１２は第２の発明の第２の実施形態の半導体集積回路に用いられる発振器２０３を示す回路図である。なお、第１発明の各種実施形態又は第２発明の第１の実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。 図１２に示す電圧制御型のエミッタ結合マルチバイブレータ３０２の回路構成は図７及び図１１の発振器２０３に組み込まれたマルチバイブレータ２０５とほぼ同一なので、回路構成については同一符号を付し、回路構成とその発振動作についての説明は省略する。また各電流スイッチ３０１，…，３０１の各々の回路構成は図１１の発振器２０３に組み込まれた電流スイッチ３０１，…，３０１とほぼ同一なので、回路構成については同一符号を付し、回路構成とその発振動作についての説明は省略する。
【００６９】
マルチバイブレータ３０２の発振周波数は負荷抵抗２Ｉ×ＲＬ で決まる振幅電圧に依るが、マルチバイブレータ３０２の周波数を制御する制御電圧３０３を変更した場合に電流２Ｉが変更されるため、この振幅電圧（＝２Ｉ×ＲＬ ）も変更されてしまい、線形出力を得るためには別途線形化手段を設ける必要がある。
【００７０】
本実施形態の発振器２０３に設けられたマルチバイブレータ３０２（具体的には、電圧制御型のエミッタ結合マルチバイブレータ）は、図１２に示すような線形化手段３１０（具体的には、定電流化を行う手段）を設けている。これにより、外部から入力される制御電圧３０３に変更があった場合であっても、電流２Ｉを定電流化することができ、発振出力信号２０３ａの振幅電圧を線形に制御することが可能となる。
【００７１】
具体的な線形化手段３１０は、トランジスタＱ３６，Ｑ３７，Ｑ３８と抵抗Ｒ１５，Ｒ１６，Ｒ１８とで構成された差動型の定電流回路である。トランジスタＱ３６はそのベースによってトランジスタＱ３ のコレクタ電圧を検出して動作状態となり、同様に、トランジスタＱ３７はそのベースによってトランジスタＱ４ のコレクタ電圧を検出して動作状態となる。トランジスタＱ３８と抵抗Ｒ１８によって構成される回路は、トランジスタＱ３８またはＱ３９のベースに一定の電圧ベース電圧Ｖｃｓを印加するように制御することによって、抵抗Ｒ１５またはＲ１６に定電流を供給するための定電流源として機能する。この定電流と抵抗Ｒ１５またはＲ１６で再生された一定電圧は、トランジスタＱ３３，Ｑ３４をコレクタ側の負荷トランジスタとするトランジスタＱ３５，Ｑ３９で構成される差動増幅回路によって差動増幅され、その差動出力は各々トランジスタＱ３ ，Ｑ４ に入力される。則ち、定電流と抵抗Ｒ１５またはＲ１６で再生された一定電圧による差動出力を、トランジスタＱ３ ，Ｑ４ に各々入力することによって、電流２Ｉを定電流化することができ、発振出力信号２０３ａの振幅電圧を線形に制御することが可能となる。
【００７２】
このようなマルチバイブレータ３０２を発振器２０３に設けることにより、その結果、エラーのないリカバリーデータを生成することができる半導体集積回路３０を実現できる。
【００７３】
次に、第２発明の第３の実施形態を説明する。
【００７４】
図１３は第２の発明の第３の実施形態の半導体集積回路を示す機能ブロック図である。なお、第１発明の各種実施形態又は第２発明の第１若しくは第２の実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００７５】
本実施形態の発振器２０３は、複数のゲート段数切換スイッチ３０４が設けられたリング発振回路３０５Ａであって、図１３に示すように、各ゲート段数切換スイッチ３０４がＯＮ又はＯＦＦを制御することで周波数Ｍ／ｎ［Ｈｚ］をリング発振回路（３０５Ａ）を用いて得るように接続されている。
【００７６】
図１３において、例えば、周波数がＭ［Ｈｚ］の発振出力信号２０３ａをリング発振回路３０５Ａを用いて生成する場合には、セレクタＳ１，Ｓ２，Ｓ３，Ｓ４を全てＯＦＦ（則ち、論理値Ｌ）とする。セレクタｎ（ｎ＝１，２，３）は端子Ｓｎが論理値ＨのときにＤ１のパスを選択し、論理値ＬのときにＤ２のパスを選択するように動作する。このときリング発振回路３０５Ａの段数が最小段数である３段となり、それに応じて周波数がＭ［Ｈｚ］の発振出力信号２０３ａが発振器２０３（則ち、リング発振回路３０５Ａ）から出力される。周波数がＭ／２［Ｈｚ］の発振出力信号２０３ａをリング発振回路３０５Ａを用いて生成する場合には、セレクタＳ１，Ｓ２をＯＮ（論理値Ｈ）とし、セレクタＳ３をＯＦＦ（論理値Ｌ）とする。このときリング発振回路３０５Ａの段数が６段となり、それに応じて周波数がＭ／２［Ｈｚ］の発振出力信号２０３ａが発振器２０３（リング発振回路３０５Ａ）から出力される。周波数がＭ／３［Ｈｚ］の発振出力信号２０３ａをリング発振回路３０５Ａを用いて生成する場合には、セレクタＳ１をＯＦＦ（論理値Ｌ）、セレクタＳ２，Ｓ３をＯＮ（論理値Ｈ）とする。このときリング発振回路３０５Ａの段数が９段となり、それに応じて周波数がＭ／３［Ｈｚ］の発振出力信号２０３ａが発振器２０３（リング発振回路３０５Ａ）から出力される。
【００７７】
このようなゲート段数切換スイッチ３０４とリング発振回路３０５Ａとを発振器２０３に設けることにより、エラーのないリカバリーデータを生成することができる半導体集積回路３０を実現できる。
【００７８】
次に、第２発明の第４の実施形態を説明する。
【００７９】
図１４は第２の発明の第４の実施形態の半導体集積回路を示す機能ブロック図である。図１５は図１４の半導体集積回路の動作を示すタイミングチャートである。なお、第１発明の各種実施形態又は第２発明の第１乃至第３の実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００８０】
本実施形態の半導体集積回路３０は、図１４に示すように、単位回路２０とクロックリカバリー回路３０Ａとを有する。
【００８１】
クロックリカバリー回路３０Ａは、パルス生成手段３０６と遅延手段３０７とリタイミング手段３０８とを有する。
【００８２】
パルス生成手段３０６は、入力データ１１のデータの変化を検出して検出パルス３０６ａを生成するように接続されている。
【００８３】
遅延手段３０７は、入力データ１１のデータの変化を検出して発振出力信号２０３ａの立ち上がりエッジ又は立ち下がりエッジが検出パルス３０６ａのパルス幅の中間付近に安定に位置させる際に、検出パルス３０６ａのパルス幅（具体的には、Δｔ）の１／２の時間幅Δｔ／２だけ入力データ１１を遅延させた遅延データ３０７ａを生成するように接続されている。
【００８４】
リタイミング手段３０８は、図１５に示すように、入力データ１１のデータの変化を検出して発振出力信号２０３ａの立ち上がりエッジ又は立ち下がりエッジが検出パルス３０６ａのパルス幅の中間付近に安定に位置させる際に、発振出力信号２０３ａの逆位相の立ち上がりエッジ又は立ち下がりエッジで遅延データ３０７ａに対してリタイミング動作を実行してリタイミングデータ３０８ａを生成するように接続されている。
【００８５】
則ちこのようなクロックリカバリー回路３０Ａを設けることにより、入力データ１１のデータの変化を検出して発振出力信号２０３ａの立ち上がりエッジ又は立ち下がりエッジが検出パルス３０６ａのパルス幅の中間付近に安定に位置させることが可能となり、また入力データ１１の遅延量もΔｔ／２に設定することが可能となり、発振器２０３の発振出力信号２０３ａにおける逆エッジの位相でリタイミング動作を処理すれば、周囲環境温度、動作電源の変動、製造ばらつき等に影響されることなく、エラーのないリカバリーデータを生成することができる半導体集積回路３０を実現できる。
【００８６】
次に、第２発明の第５の実施形態を説明する。
【００８７】
図１６は第２の発明の第５の実施形態の半導体集積回路を示す機能ブロック図である。なお、第１発明の各種実施形態又は第２発明の第１乃至第４の実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００８８】
図１６は、図１４に示すクロックリカバリー回路３０Ａの一部である。
【００８９】
本実施形態のクロックリカバリー回路３０Ａは、図１６に示すように、入力データ１１を検出パルス３０６ａの時間幅Δｔだけ遅延させたデータ及び入力データ１１を論理合成（具体的には、図中論理合成手段を用いる）して検出パルス３０６ａを生成するとともに、リタイミングデータ３０８ａの遅延時間を検出パルス３０６ａの時間幅Δｔの１／２の時間幅Δｔ／２に設定することにより、入力データ１１の時間幅の１／２の時間幅を有する遅延時間を生成するように接続されている。
【００９０】
このように遅延時間を設定することにより、入力データ１１のデータの変化を検出して発振出力信号２０３ａの立ち上がりエッジ又は立ち下がりエッジが検出パルス３０６ａのパルス幅の中間付近に安定に位置させることが可能となり、また入力データ１１の遅延量もΔｔ／２に設定することが可能となり、発振器２０３の発振出力信号２０３ａにおける逆エッジの位相でリタイミング動作を処理すれば、周囲環境温度、動作電源の変動、製造ばらつき等に影響されることなく、エラーのないリカバリーデータを生成することができる半導体集積回路３０を実現できる。
【００９１】
次に、第２発明の第６の実施形態を説明する。
【００９２】
図１７（ａ）は第２の発明の第６の実施形態の半導体集積回路を示す機能ブロック図であり、図１７（ｂ）はリング発振回路３０５を示す回路図である。なお、第１発明の各種実施形態又は第２発明の第１乃至第５の実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００９３】
本実施形態の発振器２０３は、図１７（ａ）に示すように、差動リング発振回路３０５Ｂを用いて構成されている。リング発振回路を用いる場合には、リング発振回路の発振出力のデューティ制御が重要である。このデューティがずれていると、正確に入力データの中心に発信出力を合わせることが難しくなる。通常のシングル形式のリング発振回路では、立ち上がりと立ち下がりとの信号伝達速度が異なるため、発信出力のデューティにずれが発生しやすい。その結果、逆位相でデータをリタイミングする場合にズレが発生する。そこで本実施形態の差動リング発振回路３０５Ｂは、図１７（ｂ）に示すように、差動型のリング発振回路を用いることで、正確なデューティ制御を可能としている。
【００９４】
具体的な差動リング発振回路３０５Ｂは、図１７（ｂ）に示すように、差動入力端子ＩＮ，／ＩＮから発振出力が入力される差動増幅回路とこの差動増幅回路のエミッタ側に接続された定電流回路とこの差動増幅回路の差動出力を更に増幅するための出力回路とから構成されている。差動増幅回路はトランジスタＱ４０，Ｑ４１、トランジスタＱ４０，Ｑ４１の各々のコレクタに接続された抵抗Ｒ２０，Ｒ２１から構成されている。トランジスタＱ４０，Ｑ４１とのエミッタに接続された定電流源である定電流回路はトランジスタＱ４４と抵抗Ｒ２２とで構成されている。トランジスタＱ４０の出力を受けてこれを増幅して差動出力端子ＯＵＴから出力するための出力回路はトランジスタＱ４２、これに直列に接続されたトランジスタＱ４３、及びトランジスタＱ４６のエミッタに接続された抵抗Ｒ２４によって構成されている。トランジスタＱ４１の出力を受けてこれを増幅して差動出力端子／ＯＵＴから出力するための出力回路はトランジスタＱ４２、これに直列に接続されたトランジスタＱ４５、及びトランジスタＱ４５のエミッタに接続された抵抗Ｒ２３によって構成されている。
【００９５】
このような差動型の差動リング発振回路３０５Ｂを用いた発振器２０３を設けることにより、正確なデューティ制御が可能となり、正確に入力データの中心に発信出力を合わせることが可能となる。則ち、入力データ１１のデータの変化を検出して発振出力信号２０３ａの立ち上がりエッジ又は立ち下がりエッジが検出パルス３０６ａのパルス幅の中間付近に安定に位置させることが可能となり、また入力データ１１の遅延量もΔｔ／２に設定することが可能となり、発振器２０３の発振出力信号２０３ａにおける逆エッジの位相でリタイミング動作を処理すれば、周囲環境温度、動作電源の変動、製造ばらつき等に影響されることなく、エラーのないリカバリーデータを生成することができる半導体集積回路３０を実現できる。
【００９６】
以上説明したように第２発明の各実施形態によれば、周囲環境温度、動作電源の変動、製造ばらつき等に影響されることなく、エラーのないリカバリーデータを生成することができる半導体集積回路３０することができる。
【００９７】
【発明の効果】
以上説明したように本発明によれば、後段の単位回路の発振器の発振出力信号の周波数を前段の単位回路の発振器の発振出力信号の周波数よりも高く設定し、後段の単位回路に設けられたループフィルタが生成する発振周波数制御信号の制御電圧の制御範囲を前段の単位回路に設けられたループフィルタが生成する発振周波数制御信号の制御電圧の制御範囲よりも大きく設定し、後段の単位回路の発振器の制御電圧の制御範囲に対する発振出力信号の周波数変動量を前段の単位回路の発振器の制御電圧に対する発振出力信号の周波数変動量よりも大きく設定し、各単位回路に設けられ、各単位回路の発振器の発振出力信号を分周して入力信号と位相比較される信号を生成する分周器における分周比は、前記発振出力信号の発振周波数を前記分周比で割り算した値よりも前記入力信号の周波数が小さくなるように設定することにより、後段の単位回路を安定して動作させることができる。
【図面の簡単な説明】
【図１】第１の発明の第１の実施形態の半導体集積回路を示す機能ブロック図である。
【図２】図１の半導体集積回路における発振周波数制御信号の制御量と発振出力信号の変動量変動量との関係を示すグラフである。
【図３】図３（ａ）は図１の半導体集積回路におけるアイソレーション手段を示す断面図であり、図３（ｂ）はその平面図である。
【図４】図４（ａ）は図３において更に発振器をアイソレーション分離した単位回路を示す断面図であり、図４（ｂ）はその平面図である。
【図５】図１の単位回路毎に別個に設けられた電源及び接地を示すブロック図である。
【図６】第１の発明の第２の実施形態の半導体集積回路を示す正面図である。
【図７】図６の半導体集積回路における差動出力部回路を示す回路図である。
【図８】図６の半導体集積回路における差動受信部回路を示す回路図である。
【図９】第１の発明の第３の実施形態の半導体集積回路を示す機能ブロック図である。
【図１０】第２の発明の第１の実施形態の半導体集積回路を示す機能ブロック図である。
【図１１】図１０の半導体集積回路に設けられた発振器のを示す回路図である。
【図１２】第２の発明の第２の実施形態の半導体集積回路に用いられる発振器を示す回路図である。
【図１３】第２の発明の第３の実施形態の半導体集積回路を示す機能ブロック図である。
【図１４】第２の発明の第４の実施形態の半導体集積回路を示す機能ブロック図である。
【図１５】図１４の半導体集積回路の動作を示すタイミングチャートである。
【図１６】第２の発明の第５の実施形態の半導体集積回路を示す機能ブロック図である。
【図１７】図１７（ａ）は第２の発明の第６の実施形態の半導体集積回路を示す機能ブロック図であり、図１７（ｂ）はリング発振回路を示す回路図である。
【図１８】従来の半導体集積回路を示す機能ブロック図である。
【図１９】従来の半導体集積回路を示す機能ブロック図である。
【図２０】図１９の半導体集積回路の動作を示すタイミングチャートである。
【符号の説明】
１０ 半導体集積回路
１１ 入力データ
２０ 単位回路
２０Ａ 前段の単位回路
２０Ｂ 後段の単位回路
２０１ 位相比較器
２０１ａ 位相比較信号
２０２ ループフィルタ
２０２ａ 発振周波数制御信号
２０３ 発振器
２０３ａ 発振出力信号
２０４ 分周器
２０４ａ 分周信号
２０５ 差動出力部回路
２０５ａ 差動発振出力信号
２０６ 差動受信部回路
２２１ 発振器の領域
２３ アイソレーション手段
２３Ａ，２３Ｂ 電源
２４Ａ，２４Ｂ 接地
３０ 半導体集積回路
３０Ａ クロックリカバリー回路
３０１，…，３０１ 電流スイッチ
３０２ マルチバイブレータ
３０３ 制御電圧
３０４ ゲート段数切換スイッチ
３０５Ａ，３０５Ｂ リング発振回路
３０６ パルス生成手段
３０６ａ 検出パルス
３０７ 遅延手段
３０７ａ 遅延データ
３０８ リタイミング手段
３０８ａ リタイミングデータ
ｎ（ｎ＝１，２，３，…） 分周比
ｆｏ 発振出力信号の周波数
ｆｉ 入力データの周波数
Ｍ 最高のデータ受信レート（ｂｐｓ）
Ｍ／ｎ 変更されたデータ受信レート
Δｔ 検出パルスの時間幅
Δｔ／２ 検出パルスの時間幅の１／２の時間幅

Claims (4)

1. 位相比較器とループフィルタと発振器と分周器とがループ状に接続された単位回路が複数段直列に接続された半導体集積回路において、
   前記後段の単位回路の発振器の発振出力信号の周波数は、前記前段の単位回路の発振器の発振出力信号の周波数よりも高く設定され、
   前記後段の単位回路に設けられたループフィルタが生成する発振周波数制御信号の制御電圧の制御範囲は、前記前段の単位回路に設けられたループフィルタが生成する発振周波数制御信号の制御電圧の制御範囲よりも大きく設定され、
   前記後段の単位回路の発振器の発振出力信号の制御電圧の制御範囲に対する発振出力信号の周波数変動量は、前記前段の単位回路の発振器の制御電圧の制御範囲に対する発振出力信号の周波数変動量よりも大きく設定され、
   各単位回路に設けられ、各単位回路の発振器の発振出力信号を分周して入力信号と位相比較される信号を生成する分周器における分周比は、前記発振出力信号の発振周波数を前記分周比で割り算した値よりも前記入力信号の周波数が小さくなるように設定されたことを特徴とする半導体集積回路。
2. 前記半導体集積回路は、前記単位回路の夫々を電気的に分離するためのアイソレーション手段を有することを特徴とする請求項１記載の半導体集積回路。
3. 前記単位回路のそれぞれは、
   前記発振器の出力に接続され、該発振器が出力する発振出力信号を差動発振出力信号に変換する差動出力部回路と、
   前記位相比較器の入力に接続され、前記差動発振出力信号を差動形式の入力信号に変換する差動受信部回路との少なくとも一方を有することを特徴とする請求項１又は２記載の半導体集積回路。
4. 少なくとも発振器及び位相比較器がループ状に接続された単位回路と、発振器の出力信号に基づいて入力データをリタイミングする回路とを有する半導体集積回路において、
   前記入力データをリタイミングする回路は、前記入力データを受信するためのデータ受信レートＭ［ｂｐｓ］がＭ／ｎ（ｎ＝１，２，３，…）で変化する場合に、変化後のデータ受信レートＭ／ｎ［ｂｓｐ］に基づいて出力発振周波数をＭ／ｎ［Ｈｚ］で発振可能とされた発振器を有し、
   前記発振器は、マルチバイブレータと、
   前記マルチバイブレータに流れる電流を制御する複数の電流スイッチとを有し、
   前記複数の電流スイッチを制御することにより、発振周波数を制御可能とされたリング発振回路から構成され、
   前記複数の電流スイッチを前記データ受信レートＭ／ｎ［ｂｓｐ］に基づいて制御することにより、周波数Ｍ／ｎ［Ｈｚ］の発振出力を得ることを特徴とする半導体集積回路。

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