JPH10145348A - クロック抽出回路 - Google Patents
クロック抽出回路Info
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- JPH10145348A JPH10145348A JP1982397A JP1982397A JPH10145348A JP H10145348 A JPH10145348 A JP H10145348A JP 1982397 A JP1982397 A JP 1982397A JP 1982397 A JP1982397 A JP 1982397A JP H10145348 A JPH10145348 A JP H10145348A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】装置の構成を簡易化すると共に伝送効率の向上
を達成し、集積化及び小型化に好適とされ、位相比較器
の動作速度に制限されない動作速度の高いクロック抽出
回路の提供。 【解決手段】入力信号をｍ分周した信号と、電圧制御発
振器により出力された抽出クロック信号をｎ分周した信
号とを位相比較し、絶対値回路によりその位相比較器の
出力の絶対値をとる。そして絶対値回路の出力は、低域
フィルタを通り前述の電圧制御発振器を制御し、クロッ
ク抽出回路を構成する。
を達成し、集積化及び小型化に好適とされ、位相比較器
の動作速度に制限されない動作速度の高いクロック抽出
回路の提供。 【解決手段】入力信号をｍ分周した信号と、電圧制御発
振器により出力された抽出クロック信号をｎ分周した信
号とを位相比較し、絶対値回路によりその位相比較器の
出力の絶対値をとる。そして絶対値回路の出力は、低域
フィルタを通り前述の電圧制御発振器を制御し、クロッ
ク抽出回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号からクロ
ック信号を抽出するクロック抽出回路に関し、特に光通
信の分野等で用いられるノンリターンゼロ信号からタイ
ミングクロック信号を抽出し、該タイミングクロック信
号をデータ再生を行う識別再生器等に供給するクロック
抽出回路に関する。
ック信号を抽出するクロック抽出回路に関し、特に光通
信の分野等で用いられるノンリターンゼロ信号からタイ
ミングクロック信号を抽出し、該タイミングクロック信
号をデータ再生を行う識別再生器等に供給するクロック
抽出回路に関する。
【０００２】
【従来の技術】データを時分割多重して伝送・受信して
時間分離する、例えばデータの伝送速度が１［Ｇｂ／
ｓ］以上の高速ディジタル通信において、受信部では、
受信データを識別する際、時間分離する際に、伝送速度
に応じたクロックが必要とされる。従来、時間分離する
前の高速データからクロック成分を抽出し、抽出したク
ロックを用いて識別、及び時間分離を行っていたため
に、高速で動作するクロック抽出回路が必要とされ、デ
バイスの特性に負うところが非常に大きかった。そし
て、データの伝送速度が例えば１［Ｇｂ／ｓ］を超える
領域では、高速な位相比較器の実現は、困難であった。
時間分離する、例えばデータの伝送速度が１［Ｇｂ／
ｓ］以上の高速ディジタル通信において、受信部では、
受信データを識別する際、時間分離する際に、伝送速度
に応じたクロックが必要とされる。従来、時間分離する
前の高速データからクロック成分を抽出し、抽出したク
ロックを用いて識別、及び時間分離を行っていたため
に、高速で動作するクロック抽出回路が必要とされ、デ
バイスの特性に負うところが非常に大きかった。そし
て、データの伝送速度が例えば１［Ｇｂ／ｓ］を超える
領域では、高速な位相比較器の実現は、困難であった。
【０００３】図１２は、従来のクロック抽出回路の構成
をブロック図にて示したものである。図１２を参照する
と、この従来のクロック抽出回路は、入力端子１１より
入力されたノンリターンゼロ（ＮＲＺ）信号の変化点を
検出するエッジ検出回路１と、エッジ検出回路１の出力
を一方の入力端に入力し、電圧制御発振器６の出力信号
を他の入力端に入力し、受信したノンリターンゼロ信号
と電圧制御発振器６の出力信号との位相を比較する位相
比較器３と、位相比較器３の出力を入力とし所定の低域
周波数の信号のみを出力する低域フィルタ５と、低域フ
ィルタ５から出力される信号（信号電圧）に応じてパル
ス信号を発振し、出力端子１２および位相比較器３の上
記他の入力端に送出する電圧制御発振器６と、を備えて
構成されている。
をブロック図にて示したものである。図１２を参照する
と、この従来のクロック抽出回路は、入力端子１１より
入力されたノンリターンゼロ（ＮＲＺ）信号の変化点を
検出するエッジ検出回路１と、エッジ検出回路１の出力
を一方の入力端に入力し、電圧制御発振器６の出力信号
を他の入力端に入力し、受信したノンリターンゼロ信号
と電圧制御発振器６の出力信号との位相を比較する位相
比較器３と、位相比較器３の出力を入力とし所定の低域
周波数の信号のみを出力する低域フィルタ５と、低域フ
ィルタ５から出力される信号（信号電圧）に応じてパル
ス信号を発振し、出力端子１２および位相比較器３の上
記他の入力端に送出する電圧制御発振器６と、を備えて
構成されている。
【０００４】
【発明が解決しようとする課題】ところで、上記した構
成の従来のクロック抽出回路において、その安定に動作
し得る速度の限界を決定するものは、専ら位相比較器３
である。すなわち、伝送速度ｆ［ｂ／ｓ］のノンリター
ンゼロ信号を受信するためには、位相比較器３も周波数
ｆ［Ｈｚ］で動作することが必要とされている。
成の従来のクロック抽出回路において、その安定に動作
し得る速度の限界を決定するものは、専ら位相比較器３
である。すなわち、伝送速度ｆ［ｂ／ｓ］のノンリター
ンゼロ信号を受信するためには、位相比較器３も周波数
ｆ［Ｈｚ］で動作することが必要とされている。
【０００５】しかしながら、実際に供給されている位相
比較器の動作速度には、制限があり、所望の高い速度で
安定に動作する位相比較器は極めて少ない、というのが
実状である。
比較器の動作速度には、制限があり、所望の高い速度で
安定に動作する位相比較器は極めて少ない、というのが
実状である。
【０００６】このように、従来のクロック抽出回路を備
えた受信器を用いた通信システムにおいては、位相比較
器の動作速度の限界のために、通信システム全体の情報
伝達速度が制限を受けることになる。
えた受信器を用いた通信システムにおいては、位相比較
器の動作速度の限界のために、通信システム全体の情報
伝達速度が制限を受けることになる。
【０００７】また、高速動作の可能な位相比較器も実現
されてはいるものの、これらは極めて高価であり、また
その寸法も大とされており、このため装置の低価格化、
及び小型化といった、市場の要求に応えることは、困難
とされている。
されてはいるものの、これらは極めて高価であり、また
その寸法も大とされており、このため装置の低価格化、
及び小型化といった、市場の要求に応えることは、困難
とされている。
【０００８】なお、タイミングクロックの抽出回路とし
て、電圧制御発振器の出力を入力信号の伝送速度とほぼ
等しい周波数域まで分周する第１の分周器と、この分周
器の出力を１／２に分周する第２の分周器を備え第２の
分周器の出力を位相比較器に入力するタイミング抽出回
路が、特開昭６３−７０５０号公報に提案されている。
しかし、このような構成は、後述するように、ノンリタ
ーンゼロ信号の検出に用いた場合には、位相差として誤
った値を生じる、ことになる。
て、電圧制御発振器の出力を入力信号の伝送速度とほぼ
等しい周波数域まで分周する第１の分周器と、この分周
器の出力を１／２に分周する第２の分周器を備え第２の
分周器の出力を位相比較器に入力するタイミング抽出回
路が、特開昭６３−７０５０号公報に提案されている。
しかし、このような構成は、後述するように、ノンリタ
ーンゼロ信号の検出に用いた場合には、位相差として誤
った値を生じる、ことになる。
【０００９】そこで、本発明は、上述したような従来の
クロック抽出回路の問題点に鑑みてなされたものであっ
て、その目的は、装置の構成を簡易化すると共に伝送効
率の向上を達成し、集積化及び小型化に好適とされ、例
えば位相比較器の動作速度に制限されない、動作速度の
高いクロック抽出回路を提供することにある。
クロック抽出回路の問題点に鑑みてなされたものであっ
て、その目的は、装置の構成を簡易化すると共に伝送効
率の向上を達成し、集積化及び小型化に好適とされ、例
えば位相比較器の動作速度に制限されない、動作速度の
高いクロック抽出回路を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るクロック抽出回路は、ノンリターンゼ
ロ信号を受信して信号再生を行うためのクロック抽出回
路であって、受信したノンリターンゼロ信号をｍ分周
（但し、ｍは所定の正整数）した信号と、前記受信した
ノンリターンゼロ信号の伝送レートにほぼ等しい周波数
で電圧制御発振器により発振している信号をｎ分周（但
し、ｎは所定の正整数）した信号とを、位相比較するこ
とにより、同期クロック信号を抽出する、ことを特徴と
する。
め、本発明に係るクロック抽出回路は、ノンリターンゼ
ロ信号を受信して信号再生を行うためのクロック抽出回
路であって、受信したノンリターンゼロ信号をｍ分周
（但し、ｍは所定の正整数）した信号と、前記受信した
ノンリターンゼロ信号の伝送レートにほぼ等しい周波数
で電圧制御発振器により発振している信号をｎ分周（但
し、ｎは所定の正整数）した信号とを、位相比較するこ
とにより、同期クロック信号を抽出する、ことを特徴と
する。
【００１１】また、本発明は、ｍ分周されたノンリター
ンゼロ信号の出力の変化点を検出するエッジ検出回路
と、前記受信するノンリターンゼロ信号の伝送レートに
ほぼ等しい周波数領域でクロック信号を発振する電圧制
御発振器と、前記電圧制御発振器により発振させられた
クロック信号をｎ分周する分周回路と、前記エッジ検出
回路により検出されたエッジパルスと前記分周器により
ｎ分周されたクロック信号により、ｍ分周されたノンリ
ターンゼロ信号とｎ分周されたクロック信号の位相を比
較する位相比較器と、前記位相比較器の出力値の絶対値
を出力する絶対値回路と、を備えることを特徴とする。
ンゼロ信号の出力の変化点を検出するエッジ検出回路
と、前記受信するノンリターンゼロ信号の伝送レートに
ほぼ等しい周波数領域でクロック信号を発振する電圧制
御発振器と、前記電圧制御発振器により発振させられた
クロック信号をｎ分周する分周回路と、前記エッジ検出
回路により検出されたエッジパルスと前記分周器により
ｎ分周されたクロック信号により、ｍ分周されたノンリ
ターンゼロ信号とｎ分周されたクロック信号の位相を比
較する位相比較器と、前記位相比較器の出力値の絶対値
を出力する絶対値回路と、を備えることを特徴とする。
【００１２】本発明の概要を以下に説明する。本発明
は、入力信号をｍ分周する分周器と、ｍ分周された入力
信号の変化点を検出してパルスを発生するエッジ検出回
路と、一方の入力に前記エッジ検出回路の出力を受ける
位相比較器と、該位相比較器の出力を受けその出力値の
絶対値を出力する絶対値回路と、該絶対値回路の出力を
受けるローパスフィルタと、該ローパスフィルタの出力
により制御される電圧制御発振器と、該電圧制御発振器
の出力信号をｎ分周する分周器と、を備え、該分周器の
出力を前記位相比較器の他の入力に接続する一方、電圧
制御発振器の出力からタイミングクロックを抽出するよ
うに構成されたものであり、ノンリターンゼロ信号から
のタイミングクロック抽出の際の位相差の検出誤差の発
生を回避したものである。
は、入力信号をｍ分周する分周器と、ｍ分周された入力
信号の変化点を検出してパルスを発生するエッジ検出回
路と、一方の入力に前記エッジ検出回路の出力を受ける
位相比較器と、該位相比較器の出力を受けその出力値の
絶対値を出力する絶対値回路と、該絶対値回路の出力を
受けるローパスフィルタと、該ローパスフィルタの出力
により制御される電圧制御発振器と、該電圧制御発振器
の出力信号をｎ分周する分周器と、を備え、該分周器の
出力を前記位相比較器の他の入力に接続する一方、電圧
制御発振器の出力からタイミングクロックを抽出するよ
うに構成されたものであり、ノンリターンゼロ信号から
のタイミングクロック抽出の際の位相差の検出誤差の発
生を回避したものである。
【００１３】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。
を参照して以下に詳細に説明する。
【００１４】図１は、本発明の第１の実施の形態に係る
クロック抽出回路の構成を示すブロック図である。図１
を参照すると、本発明の第１の実施の形態に係るクロッ
ク抽出回路は、エッジ検出回路１、分周器２、位相比較
器３、絶対値回路４、低域フィルタ５、電圧制御発振器
６と、を備えて構成されている。
クロック抽出回路の構成を示すブロック図である。図１
を参照すると、本発明の第１の実施の形態に係るクロッ
ク抽出回路は、エッジ検出回路１、分周器２、位相比較
器３、絶対値回路４、低域フィルタ５、電圧制御発振器
６と、を備えて構成されている。
【００１５】入力端子１１から入力される入力データ信
号はエッジ検出回路１によりその変化点が検出され、変
化点に応じた検出パルスが出力される。また、電圧制御
発振器６からの抽出クロック信号は、分周器２により分
周され、この検出パルスと、分周器２にて分周された抽
出クロック信号と、が位相比較器３に入力され、入力デ
ータ信号と分周されたクロック信号の位相が比較され、
これらの位相誤差に応じた信号が位相比較器３から出力
されて絶対値回路４に入力される。
号はエッジ検出回路１によりその変化点が検出され、変
化点に応じた検出パルスが出力される。また、電圧制御
発振器６からの抽出クロック信号は、分周器２により分
周され、この検出パルスと、分周器２にて分周された抽
出クロック信号と、が位相比較器３に入力され、入力デ
ータ信号と分周されたクロック信号の位相が比較され、
これらの位相誤差に応じた信号が位相比較器３から出力
されて絶対値回路４に入力される。
【００１６】受信した入力データ信号、及び電圧制御発
振器６からのクロック信号を分周したものとの位相を比
較する時に、従来技術と同様に、入力データ信号の立ち
上がり・立ち下がりエッジから入力信号の変化点を検出
し得られたエッジパルスにより、電圧制御発振器６から
出力されるロック信号を分周してなる信号の位相誤差情
報を得ようとする場合、場合によっては、位相誤差が同
じであっても、正、負、全く反対の出力を発してしまう
ことが起こりうる。
振器６からのクロック信号を分周したものとの位相を比
較する時に、従来技術と同様に、入力データ信号の立ち
上がり・立ち下がりエッジから入力信号の変化点を検出
し得られたエッジパルスにより、電圧制御発振器６から
出力されるロック信号を分周してなる信号の位相誤差情
報を得ようとする場合、場合によっては、位相誤差が同
じであっても、正、負、全く反対の出力を発してしまう
ことが起こりうる。
【００１７】この様子を図３に示す。図３（ａ）は、入
力されるデータ信号、図３（ｂ）は、図３（ａ）の入力
データ信号の立ち上がりエッジ、及び立ち下がりエッジ
を検出することにより発生されるエッジパルス、図３
（ｃ）は、電圧制御発振器６から出力されたクロック信
号（抽出されたクロック信号）の信号波形をそれぞれ示
している。また、図３（ｄ）は、電圧制御発振器６から
出力されたクロック信号を分周器２にて分周した後の信
号波形を示している。
力されるデータ信号、図３（ｂ）は、図３（ａ）の入力
データ信号の立ち上がりエッジ、及び立ち下がりエッジ
を検出することにより発生されるエッジパルス、図３
（ｃ）は、電圧制御発振器６から出力されたクロック信
号（抽出されたクロック信号）の信号波形をそれぞれ示
している。また、図３（ｄ）は、電圧制御発振器６から
出力されたクロック信号を分周器２にて分周した後の信
号波形を示している。
【００１８】従来方式においては、図３（ｂ）のエッジ
パルスにより、図３（ｃ）の抽出されたクロック信号
と、図３（ａ）の入力データとの位相誤差が検出され、
図３（ｃ）に示すように、エッジパルスとクロック信号
の立ち上がりが位相比較器３により比較され、その位相
誤差に応じた値が出力されていた。図３（ｃ）では、位
相誤差Φが検出されている様子が示されている。
パルスにより、図３（ｃ）の抽出されたクロック信号
と、図３（ａ）の入力データとの位相誤差が検出され、
図３（ｃ）に示すように、エッジパルスとクロック信号
の立ち上がりが位相比較器３により比較され、その位相
誤差に応じた値が出力されていた。図３（ｃ）では、位
相誤差Φが検出されている様子が示されている。
【００１９】しかし、抽出されたクロックが分周された
状態で、従来方式のような位相誤差の検出を行うと、図
３（ｄ）に示すように、位相誤差は同じであっても、分
周されたクロック信号の立ち下がりエッジにおいて位相
誤差の検出が行われると、半周期前の立ち上がりエッジ
に対する位相誤差を検出してしまい、誤った位相誤差の
情報を出力してしまう恐れがある。図３（ｄ）には、分
周されたクロック信号の立ち下がりエッジにおいて位相
誤差の検出が行われると、実際の位相誤差Φに対して、
位相誤差がΦ＋πであるような誤った値を出力してしま
う様子が示されている。
状態で、従来方式のような位相誤差の検出を行うと、図
３（ｄ）に示すように、位相誤差は同じであっても、分
周されたクロック信号の立ち下がりエッジにおいて位相
誤差の検出が行われると、半周期前の立ち上がりエッジ
に対する位相誤差を検出してしまい、誤った位相誤差の
情報を出力してしまう恐れがある。図３（ｄ）には、分
周されたクロック信号の立ち下がりエッジにおいて位相
誤差の検出が行われると、実際の位相誤差Φに対して、
位相誤差がΦ＋πであるような誤った値を出力してしま
う様子が示されている。
【００２０】そして、このような誤りは、入力信号がラ
ンダムな信号であるため、全く予想することが不可能で
ある。
ンダムな信号であるため、全く予想することが不可能で
ある。
【００２１】図４（ａ）に、比較例として、従来技術に
対応する、位相比較器３が、抽出されたクロックの立ち
上がりエッジに対して位相誤差の検出を行った場合の位
相誤差と出力の関係を示す。また、図４（ｂ）には、比
較例として、位相比較器が、抽出されたクロックの立ち
上がり、立ち下がり両エッジに対して位相誤差の検出を
行った場合の位相誤差と出力の関係を示す。
対応する、位相比較器３が、抽出されたクロックの立ち
上がりエッジに対して位相誤差の検出を行った場合の位
相誤差と出力の関係を示す。また、図４（ｂ）には、比
較例として、位相比較器が、抽出されたクロックの立ち
上がり、立ち下がり両エッジに対して位相誤差の検出を
行った場合の位相誤差と出力の関係を示す。
【００２２】そして、図４（ｃ）には、図４（ｂ）の位
相比較器出力に応じた絶対値回路の位相誤差と出力の関
係を示す。
相比較器出力に応じた絶対値回路の位相誤差と出力の関
係を示す。
【００２３】図４（ａ）に示すように、従来方式におい
ては、位相誤差が−π／２〜＋π／２の範囲で位相誤差
に応じた出力が一意に得られることがわかる。しかし、
図４（ｂ）では、同じ位相誤差であっても、その検出す
るクロックのエッジが立ち上がりか立ち下がりかで正負
逆の値を出力してしまう。
ては、位相誤差が−π／２〜＋π／２の範囲で位相誤差
に応じた出力が一意に得られることがわかる。しかし、
図４（ｂ）では、同じ位相誤差であっても、その検出す
るクロックのエッジが立ち上がりか立ち下がりかで正負
逆の値を出力してしまう。
【００２４】本発明の実施の形態では、図４（ｃ）に示
すように、位相比較器の出力値の絶対値をとることによ
り、従来技術のように、位相誤差に対し一意の出力が得
られ、同期をとることが可能となる。
すように、位相比較器の出力値の絶対値をとることによ
り、従来技術のように、位相誤差に対し一意の出力が得
られ、同期をとることが可能となる。
【００２５】ここでは、位相誤差が０〜＋π／２、＋π
〜＋３π／２の範囲で位相誤差に応じた出力が一意に得
られるような構成としている。
〜＋３π／２の範囲で位相誤差に応じた出力が一意に得
られるような構成としている。
【００２６】ただし、この結果、本発明の実施の形態で
は、分周されたクロックが入力データに対し、位相誤差
が０の時のみならず、＋π位相の遅れた状態でも同期が
かかることがありうる。
は、分周されたクロックが入力データに対し、位相誤差
が０の時のみならず、＋π位相の遅れた状態でも同期が
かかることがありうる。
【００２７】この様子を図３（ｅ）に示す。しかし、こ
の場合、分周される前の抽出されたクロックで見た場合
は、分周クロックの＋πの位相の遅れは、元の抽出され
たクロックでは、＋２πの位相の遅れに当たるため、全
く問題はない。
の場合、分周される前の抽出されたクロックで見た場合
は、分周クロックの＋πの位相の遅れは、元の抽出され
たクロックでは、＋２πの位相の遅れに当たるため、全
く問題はない。
【００２８】再び図１を参照して、この絶対値回路４の
出力信号は、ローパスフィルタ５に入力され、余分な高
周波成分が除去された状態で、ローパスフィルタ５から
出力される。このローパスフィルタ５の出力により電圧
制御発振器６は発振周波数が制御され、電圧制御発振器
６が出力するクロック信号ｆ［Ｈｚ］と、入力されたデ
ータ信号のデータ伝送速度ｆ［ｂ／ｓ］が等しくなるよ
うに位相同期がかけられる。そして抽出されたクロック
は出力端子１２より外部へ出力される。
出力信号は、ローパスフィルタ５に入力され、余分な高
周波成分が除去された状態で、ローパスフィルタ５から
出力される。このローパスフィルタ５の出力により電圧
制御発振器６は発振周波数が制御され、電圧制御発振器
６が出力するクロック信号ｆ［Ｈｚ］と、入力されたデ
ータ信号のデータ伝送速度ｆ［ｂ／ｓ］が等しくなるよ
うに位相同期がかけられる。そして抽出されたクロック
は出力端子１２より外部へ出力される。
【００２９】上記した本発明の実施の形態について更に
具体的に説明すべく、本発明の実施例について以下に説
明する。
具体的に説明すべく、本発明の実施例について以下に説
明する。
【００３０】図５は、本発明の一実施例として、エッジ
検出回路１の具体的な回路構成の一例を示したものであ
る。図５を参照して、エッジ検出回路１は、相補入力信
号ＩＮ、ＩＮ＿を入力とする第１の差動トランジスタ対
Ｑ１、Ｑ２、この第１の差動トランジスタ対（「差動
対」ともいう）の定電流源トランジスタＱ３、第１の差
動トランジスタ対の出力を入力とするエミッタフォロワ
型トランジスタＱ４、Ｑ５、エミッタフォロワの出力を
入力とし、コレクタ出力が容量Ｃを介して接続された第
２の差動トランジスタ対Ｑ６、Ｑ７を含む差動増幅器、
この差動増幅器の出力を差動入力してエミッタフォロワ
型トランジスタＱ１６、Ｑ１７を介して出力する第３、
及び第４の差動トランジスタ対Ｑ９、Ｑ１０、及びＱ１
１、Ｑ１２、第３、第４の差動トランジスタ対の共通エ
ミッタに接続されエミッタフォロワＱ４、Ｑ５の出力を
ベース入力とする第５の差動トランジスタ対Ｑ１３、Ｑ
１４、及び第２、第５の差動トランジスタ対の共通エミ
ッタに定電流を供給するトランジスタＱ８、Ｑ１５を備
えて構成される。
検出回路１の具体的な回路構成の一例を示したものであ
る。図５を参照して、エッジ検出回路１は、相補入力信
号ＩＮ、ＩＮ＿を入力とする第１の差動トランジスタ対
Ｑ１、Ｑ２、この第１の差動トランジスタ対（「差動
対」ともいう）の定電流源トランジスタＱ３、第１の差
動トランジスタ対の出力を入力とするエミッタフォロワ
型トランジスタＱ４、Ｑ５、エミッタフォロワの出力を
入力とし、コレクタ出力が容量Ｃを介して接続された第
２の差動トランジスタ対Ｑ６、Ｑ７を含む差動増幅器、
この差動増幅器の出力を差動入力してエミッタフォロワ
型トランジスタＱ１６、Ｑ１７を介して出力する第３、
及び第４の差動トランジスタ対Ｑ９、Ｑ１０、及びＱ１
１、Ｑ１２、第３、第４の差動トランジスタ対の共通エ
ミッタに接続されエミッタフォロワＱ４、Ｑ５の出力を
ベース入力とする第５の差動トランジスタ対Ｑ１３、Ｑ
１４、及び第２、第５の差動トランジスタ対の共通エミ
ッタに定電流を供給するトランジスタＱ８、Ｑ１５を備
えて構成される。
【００３１】このうち、第３、第４の差動対及び第５の
差動対は、排他的論理和（Ｅｘｃｌｕｓｉｖｅ ＯＲ）
回路を構成しており、例えば第３の差動トランジスタ対
Ｑ９、Ｑ１０に入力される差動入力信号をＡ、Ａ＿と
し、第５の差動トランジスタ対Ｑ１３、Ｑ１４に入力さ
れる差動入力信号をＢ、Ｂ＿とすると、トランジスタＱ
１６、Ｑ１７のベースには、ＥＸＯＲ（Ａ、Ｂ）、ＥＸ
ＯＲ（Ａ＿、Ｂ＿）が入力される。そして、信号Ａ、Ａ
＿は、エミッタフォロワＱ４、Ｑ５の出力信号Ｂ、Ｂ＿
から、第２の差動対Ｑ６、Ｑ７の容量Ｃ及び負荷抵抗で
定まる時定数分遅延された信号として第３及び第４の差
動対に入力されており、出力ＰＵＬＳＥ、ＰＵＬＳＥ＿
は入力信号ＩＮ、ＩＮ＿の遷移時において、この遅延時
間に対応するパルス幅の信号が出力される。
差動対は、排他的論理和（Ｅｘｃｌｕｓｉｖｅ ＯＲ）
回路を構成しており、例えば第３の差動トランジスタ対
Ｑ９、Ｑ１０に入力される差動入力信号をＡ、Ａ＿と
し、第５の差動トランジスタ対Ｑ１３、Ｑ１４に入力さ
れる差動入力信号をＢ、Ｂ＿とすると、トランジスタＱ
１６、Ｑ１７のベースには、ＥＸＯＲ（Ａ、Ｂ）、ＥＸ
ＯＲ（Ａ＿、Ｂ＿）が入力される。そして、信号Ａ、Ａ
＿は、エミッタフォロワＱ４、Ｑ５の出力信号Ｂ、Ｂ＿
から、第２の差動対Ｑ６、Ｑ７の容量Ｃ及び負荷抵抗で
定まる時定数分遅延された信号として第３及び第４の差
動対に入力されており、出力ＰＵＬＳＥ、ＰＵＬＳＥ＿
は入力信号ＩＮ、ＩＮ＿の遷移時において、この遅延時
間に対応するパルス幅の信号が出力される。
【００３２】図６は、本発明の一実施例として、分周器
の具体的な回路構成の一例を示したものである。分周器
は、Ｄ型フリップフロップの反転出力Ｑ＿を入力端子Ｄ
に帰還し、入力ＩＮの周波数の１／２の周波数の信号が
端子Ｑから出力される。
の具体的な回路構成の一例を示したものである。分周器
は、Ｄ型フリップフロップの反転出力Ｑ＿を入力端子Ｄ
に帰還し、入力ＩＮの周波数の１／２の周波数の信号が
端子Ｑから出力される。
【００３３】図７は、位相比較器の具体的な回路構成の
一例を示したものである。図７を参照して、ＣＬＫ、Ｃ
ＬＫ＿を入力とする差動トランジスタＱ２１、Ｑ２２
と、エミッタが共通接続されて定電流源トランジスタＱ
３０に接続されたトランジスタＱ２６、Ｑ２７、Ｑ２
８、Ｑ２９と、を備え、トランジスタＱ２６、Ｑ２７の
コレクタは差動トランジスタ対Ｑ２１、Ｑ２２の出力に
それぞれ接続され、トランジスタＱ２８、Ｑ２９のコレ
クタは、差動トランジスタ対Ｑ２１、Ｑ２２の出力を入
力とするレベルシフト用のトランジスタＱ２４、Ｑ２５
のエミッタにそれぞれ接続され、トランジスタＱ２６、
Ｑ２７は逆相のＰＵＬＳＥ＿信号をベース入力とし、ト
ランジスタＱ２８、Ｑ２９は正相のＰＵＬＳＥ信号をベ
ース入力とし、トランジスタＱ２８、Ｑ２９のコレクタ
は、ホールド用の容量Ｃ１、Ｃ２を介して電源ＶＣＣに
接続されると共に出力段のエミッタフォロワＱ３１、３
２に入力される。図７には、サンプルホールド型比較回
路の構成が例示されているが、本発明における位相比較
器は、このような構成に限定されるものでない、ことは
勿論である。
一例を示したものである。図７を参照して、ＣＬＫ、Ｃ
ＬＫ＿を入力とする差動トランジスタＱ２１、Ｑ２２
と、エミッタが共通接続されて定電流源トランジスタＱ
３０に接続されたトランジスタＱ２６、Ｑ２７、Ｑ２
８、Ｑ２９と、を備え、トランジスタＱ２６、Ｑ２７の
コレクタは差動トランジスタ対Ｑ２１、Ｑ２２の出力に
それぞれ接続され、トランジスタＱ２８、Ｑ２９のコレ
クタは、差動トランジスタ対Ｑ２１、Ｑ２２の出力を入
力とするレベルシフト用のトランジスタＱ２４、Ｑ２５
のエミッタにそれぞれ接続され、トランジスタＱ２６、
Ｑ２７は逆相のＰＵＬＳＥ＿信号をベース入力とし、ト
ランジスタＱ２８、Ｑ２９は正相のＰＵＬＳＥ信号をベ
ース入力とし、トランジスタＱ２８、Ｑ２９のコレクタ
は、ホールド用の容量Ｃ１、Ｃ２を介して電源ＶＣＣに
接続されると共に出力段のエミッタフォロワＱ３１、３
２に入力される。図７には、サンプルホールド型比較回
路の構成が例示されているが、本発明における位相比較
器は、このような構成に限定されるものでない、ことは
勿論である。
【００３４】図７に示した位相比較回路の動作を簡単に
説明すると、ＰＵＬＳＥ信号がＨｉｇｈレベルの時に
は、ＰＵＬＳＥ＿信号はＬｏｗレベルとなり、トランジ
スタＱ２８、Ｑ２９がオンし（Ｑ２６、Ｑ２７はオフ
し）、トランジスタＱ３１、３２には、ＣＬＫ、ＣＬＫ
＿信号（例えば正弦波状の高速信号波形）を入力とする
差動対Ｑ２１、Ｑ２２の出力がトランジスタＱ２４、Ｑ
２５のベース・エミッタ間電圧ＶＢＥ分降下した電位が
入力されると共に、該電位は容量Ｃ１、Ｃ２にてサンプ
リングされ、一方ＰＵＬＳＥ信号がＬｏｗレベルの時に
は、トランジスタＱ２８、Ｑ２９がオフし、トランジス
タＱ２４、Ｑ２５への電流パスが切断され、容量Ｃ１、
Ｃ２にサンプルされた電位が保持され、このため出力Ｏ
ＵＴ、ＯＵＴ＿は保持された値（ホールド値）を出力す
る。
説明すると、ＰＵＬＳＥ信号がＨｉｇｈレベルの時に
は、ＰＵＬＳＥ＿信号はＬｏｗレベルとなり、トランジ
スタＱ２８、Ｑ２９がオンし（Ｑ２６、Ｑ２７はオフ
し）、トランジスタＱ３１、３２には、ＣＬＫ、ＣＬＫ
＿信号（例えば正弦波状の高速信号波形）を入力とする
差動対Ｑ２１、Ｑ２２の出力がトランジスタＱ２４、Ｑ
２５のベース・エミッタ間電圧ＶＢＥ分降下した電位が
入力されると共に、該電位は容量Ｃ１、Ｃ２にてサンプ
リングされ、一方ＰＵＬＳＥ信号がＬｏｗレベルの時に
は、トランジスタＱ２８、Ｑ２９がオフし、トランジス
タＱ２４、Ｑ２５への電流パスが切断され、容量Ｃ１、
Ｃ２にサンプルされた電位が保持され、このため出力Ｏ
ＵＴ、ＯＵＴ＿は保持された値（ホールド値）を出力す
る。
【００３５】なお、絶対値回路としては、公知の回路方
式を用いることができる他、例えば図８に示すような構
成としてもよい。図８を参照して、絶対値回路は、ベー
ス端子に、それぞれ差動入力信号ＩＮ、ＩＮ＿を入力す
る差動トランジスタ対Ｑ４１、Ｑ４２と、エミッタフォ
ロワ回路構成のトランジスタＱ４４と、を備えて構成さ
れ、トランジスタＱ４３は、差動トランジスタ対の可変
電流源、またダイオード接続されたトランジスタＱ４５
はエミッタフォロワ回路の出力レベルを調整するための
レベルシフト回路として作用する。差動トランジスタ対
Ｑ４１、Ｑ４２のコレクタは共通接続されて抵抗Ｒ４８
を介して高位側電源ＶＣＣに接続され、差動トランジス
タ対Ｑ４１、Ｑ４２のコレクタの共通接続点は、エミッ
タフォロワ回路を構成するトランジスタＱ４４のベース
に入力されている。また差動トランジスタ対Ｑ４１、Ｑ
４２のエミッタは、抵抗Ｒ４６、Ｒ４７の一端にそれぞ
れ接続され、抵抗Ｒ４６、Ｒ４７の他端は共通接続され
て、トランジスタＱ４３のコレクタに接続され、トラン
ジスタＱ４３のエミッタは抵抗Ｒ４９を介して低位側電
源ＶＥＥに接続されている。
式を用いることができる他、例えば図８に示すような構
成としてもよい。図８を参照して、絶対値回路は、ベー
ス端子に、それぞれ差動入力信号ＩＮ、ＩＮ＿を入力す
る差動トランジスタ対Ｑ４１、Ｑ４２と、エミッタフォ
ロワ回路構成のトランジスタＱ４４と、を備えて構成さ
れ、トランジスタＱ４３は、差動トランジスタ対の可変
電流源、またダイオード接続されたトランジスタＱ４５
はエミッタフォロワ回路の出力レベルを調整するための
レベルシフト回路として作用する。差動トランジスタ対
Ｑ４１、Ｑ４２のコレクタは共通接続されて抵抗Ｒ４８
を介して高位側電源ＶＣＣに接続され、差動トランジス
タ対Ｑ４１、Ｑ４２のコレクタの共通接続点は、エミッ
タフォロワ回路を構成するトランジスタＱ４４のベース
に入力されている。また差動トランジスタ対Ｑ４１、Ｑ
４２のエミッタは、抵抗Ｒ４６、Ｒ４７の一端にそれぞ
れ接続され、抵抗Ｒ４６、Ｒ４７の他端は共通接続され
て、トランジスタＱ４３のコレクタに接続され、トラン
ジスタＱ４３のエミッタは抵抗Ｒ４９を介して低位側電
源ＶＥＥに接続されている。
【００３６】図８を参照して、この絶対値回路の動作の
詳細を説明する。本実施例の場合、前段の位相仕較器の
出力である、相補信号ＩＮ、ＩＮ＿は非常に低い電位レ
ベルであり、トランジスタＱ４３は飽和領域で動作して
いる。まず、入力ＩＮが徐々にＨｉｇｈレベルから下が
ってくると（ＩＮ＿の電位に比ベＩＮの電位の方が高い
場合）、差動トランジスタ対Ｑ４１、Ｑ４２のエミッタ
にそれぞれ一端が接続された抵抗Ｒ４７、Ｒ４８の他端
とトランジスタＱ４３のコレクタの接続点である節点Ｅ
１は、ＩＮの電位から、トランジスタＱ４１のベース・
エミッタ間のビルトイン電圧を介して、押し下げられ、
その結果、トランジスタＱ４３のエミッタ・コレクタ間
電圧ＶＣＥは縮小させられる。
詳細を説明する。本実施例の場合、前段の位相仕較器の
出力である、相補信号ＩＮ、ＩＮ＿は非常に低い電位レ
ベルであり、トランジスタＱ４３は飽和領域で動作して
いる。まず、入力ＩＮが徐々にＨｉｇｈレベルから下が
ってくると（ＩＮ＿の電位に比ベＩＮの電位の方が高い
場合）、差動トランジスタ対Ｑ４１、Ｑ４２のエミッタ
にそれぞれ一端が接続された抵抗Ｒ４７、Ｒ４８の他端
とトランジスタＱ４３のコレクタの接続点である節点Ｅ
１は、ＩＮの電位から、トランジスタＱ４１のベース・
エミッタ間のビルトイン電圧を介して、押し下げられ、
その結果、トランジスタＱ４３のエミッタ・コレクタ間
電圧ＶＣＥは縮小させられる。
【００３７】トランジスタＱ４３は飽和領域で動作して
おり、ベースには一定の電源電圧ＶＣＳが印加されてい
るため、トランジスタＱ４３を流れる電流は、ＩＮの電
位が下がるのに応じて、徐々に減少する。これに応じて
エミッタフォロワ出力ＯＵＴの電圧は徐々に上昇する。
おり、ベースには一定の電源電圧ＶＣＳが印加されてい
るため、トランジスタＱ４３を流れる電流は、ＩＮの電
位が下がるのに応じて、徐々に減少する。これに応じて
エミッタフォロワ出力ＯＵＴの電圧は徐々に上昇する。
【００３８】次に、入力ＩＮがさらにＬｏｗレベルヘと
下がっていくと（ＩＮ＿の電位に比べＩＮの電位の方が
低い場合）、ＩＮ＿の電位が上昇することにより、節点
Ｅｌの電位は、トランジスタＱ４２のベース・エミッタ
間のビルトイン電圧を介して、引き上げられ、その結
果、トランジスタＱ４３のエミッタ・コレクタ間電圧Ｖ
ＣＥは拡大させられる。トランジスタＱ４３は飽和領域
で動作しており、ベースには一定の電源電圧ＶＣＳが印
加されているため、トランジスタＱ４３を流れる電流
は、ＩＮ＿の電位が上がるのに応じて（ＩＮの電位が更
に下がるのに応じて）、徐々に増加し、これに応じてエ
ミッタフォロワ出力ＯＵＴの電圧は徐々に減少する。
下がっていくと（ＩＮ＿の電位に比べＩＮの電位の方が
低い場合）、ＩＮ＿の電位が上昇することにより、節点
Ｅｌの電位は、トランジスタＱ４２のベース・エミッタ
間のビルトイン電圧を介して、引き上げられ、その結
果、トランジスタＱ４３のエミッタ・コレクタ間電圧Ｖ
ＣＥは拡大させられる。トランジスタＱ４３は飽和領域
で動作しており、ベースには一定の電源電圧ＶＣＳが印
加されているため、トランジスタＱ４３を流れる電流
は、ＩＮ＿の電位が上がるのに応じて（ＩＮの電位が更
に下がるのに応じて）、徐々に増加し、これに応じてエ
ミッタフォロワ出力ＯＵＴの電圧は徐々に減少する。
【００３９】これにより、図８に示す絶対値回路は、入
力ＩＮ、ＩＮ＿間の絶対値、すなわち、｜ＩＮ−ＩＮ＿
｜に比例した値を、出力することが分かる。
力ＩＮ、ＩＮ＿間の絶対値、すなわち、｜ＩＮ−ＩＮ＿
｜に比例した値を、出力することが分かる。
【００４０】図９に、絶対値回路のさらに異なる実施例
を示す。図９に示す絶対値回路の構成は、図８に示した
回路構成と比較して、パイポーラトランジスタＱ４３を
抵抗素子ＲＣＳで置き換えたものである。差動トランジ
スタ対Ｑ４１、Ｑ４２のエミッタにそれぞれ一端が接続
された抵抗Ｒ４７、Ｒ４８の他端は共通接続され節点Ｅ
１において抵抗ＲＣＳの一端と接続され、抵抗ＲＣＳの
他端は低位側電源ＶＥＥに接続されている。
を示す。図９に示す絶対値回路の構成は、図８に示した
回路構成と比較して、パイポーラトランジスタＱ４３を
抵抗素子ＲＣＳで置き換えたものである。差動トランジ
スタ対Ｑ４１、Ｑ４２のエミッタにそれぞれ一端が接続
された抵抗Ｒ４７、Ｒ４８の他端は共通接続され節点Ｅ
１において抵抗ＲＣＳの一端と接続され、抵抗ＲＣＳの
他端は低位側電源ＶＥＥに接続されている。
【００４１】ＩＮ、ＩＮ＿は、相補差動入力であるた
め、図９に示す構成においても、まず、入力ＩＮが徐々
にＨｉｇｈレベルから下がってくると（ＩＮ＿の電位に
比べＩＮの電位の方が高い場合）、トランジスタＱ４１
を流れるコレクタ電流は徐々に減少する。これに応じ
て、出力ＯＵＴは、徐々に上昇する。
め、図９に示す構成においても、まず、入力ＩＮが徐々
にＨｉｇｈレベルから下がってくると（ＩＮ＿の電位に
比べＩＮの電位の方が高い場合）、トランジスタＱ４１
を流れるコレクタ電流は徐々に減少する。これに応じ
て、出力ＯＵＴは、徐々に上昇する。
【００４２】次に、入力ＩＮがさらにＬｏｗレベルへと
下がっていくと（ＩＮ＿の電位に比ベＩＮの電位の方が
低い場合）、トランジスタＱ４２を流れるコレクタ電流
は徐々に増加する。これに応じて、出力ＯＵＴは、徐々
に下降する。その結果、図９に示す絶対値回路は、図８
に示す回路構成と同様に、入力ＩＮ、ＩＮ＿間の絶対
値、すなわち｜ＩＮ−ＩＮ＿｜に比例した値を出力する
ことが分かる。
下がっていくと（ＩＮ＿の電位に比ベＩＮの電位の方が
低い場合）、トランジスタＱ４２を流れるコレクタ電流
は徐々に増加する。これに応じて、出力ＯＵＴは、徐々
に下降する。その結果、図９に示す絶対値回路は、図８
に示す回路構成と同様に、入力ＩＮ、ＩＮ＿間の絶対
値、すなわち｜ＩＮ−ＩＮ＿｜に比例した値を出力する
ことが分かる。
【００４３】図１０には、図８に示した絶対値回路のシ
ミュレーション結果を示す。入力ＩＮ、ＩＮ＿の値に応
じて、｜ＩＮ−ＩＮ＿｜に比例した値をＯＵＴが出力し
ていることが確認できる。
ミュレーション結果を示す。入力ＩＮ、ＩＮ＿の値に応
じて、｜ＩＮ−ＩＮ＿｜に比例した値をＯＵＴが出力し
ていることが確認できる。
【００４４】なお、図８、及び図９には、絶対値回路と
してバイポーラトランジスタで構成した回路を示した
が、バイポーラトランジスタをＭＯＳトランジスタで置
き換えた構成としてもよい。この場合、トランジスタＱ
４１〜Ｑ４５は、例えばｎチャネルＭＯＳトランジスタ
で構成される。
してバイポーラトランジスタで構成した回路を示した
が、バイポーラトランジスタをＭＯＳトランジスタで置
き換えた構成としてもよい。この場合、トランジスタＱ
４１〜Ｑ４５は、例えばｎチャネルＭＯＳトランジスタ
で構成される。
【００４５】次に、本発明の第２の実施の形態について
図面を参照して詳細に説明する。図２は、本発明の第２
の実施の形態に係るクロック抽出回路の構成を示すブロ
ック図である。
図面を参照して詳細に説明する。図２は、本発明の第２
の実施の形態に係るクロック抽出回路の構成を示すブロ
ック図である。
【００４６】図２を参照すると、本発明の第２の実施の
形態に係るクロック抽出回路は、第１の分周器２、エッ
ジ検出回路１、第２の分周器７、位相比較器３、絶対値
回路４、低域フィルタ５、及び電圧制御発振器６を備え
て構成されている。
形態に係るクロック抽出回路は、第１の分周器２、エッ
ジ検出回路１、第２の分周器７、位相比較器３、絶対値
回路４、低域フィルタ５、及び電圧制御発振器６を備え
て構成されている。
【００４７】入力端子１１から入力される入力データ信
号は、第２の分周器７により分周される。そして分周さ
れた入力データは、エッジ検出回路１に入りその変化点
が検出され、その変化点に応じた検出パルスが出力され
る。
号は、第２の分周器７により分周される。そして分周さ
れた入力データは、エッジ検出回路１に入りその変化点
が検出され、その変化点に応じた検出パルスが出力され
る。
【００４８】また、電圧制御発振器６からの抽出クロッ
ク信号は第１の分周器２により分周される。
ク信号は第１の分周器２により分周される。
【００４９】これらの検出パルスと分周された抽出クロ
ック信号とが位相比較器３に入力され、分周された入力
データ信号と分周されたクロック信号の位相が比較さ
れ、それらの位相誤差に応じた信号が絶対値回路４に送
られる。
ック信号とが位相比較器３に入力され、分周された入力
データ信号と分周されたクロック信号の位相が比較さ
れ、それらの位相誤差に応じた信号が絶対値回路４に送
られる。
【００５０】抽出されたクロックは出力端子１２を通し
て外部へ出力される。入力データがエッジ検出回路１へ
と入力されずに、第２の分周器７をとおして分周された
後にエッジ検出回路１に入力される以外の構成は、前記
第１の実施の形態と同様である。
て外部へ出力される。入力データがエッジ検出回路１へ
と入力されずに、第２の分周器７をとおして分周された
後にエッジ検出回路１に入力される以外の構成は、前記
第１の実施の形態と同様である。
【００５１】この第２の実施の形態においては、抽出さ
れたクロック信号のみならず、入力データも第２の分周
器７で分周する。そして、分周された入力データの変化
点より検出パルスが生成される。
れたクロック信号のみならず、入力データも第２の分周
器７で分周する。そして、分周された入力データの変化
点より検出パルスが生成される。
【００５２】位相比較器２は、これらの検出パルスと分
周された抽出クロック信号とが入力され、分周された入
力データ信号と分周されたクロック信号の位相が比較さ
れ、これらの位相誤差に応じた信号を絶対値回路４に送
られる。
周された抽出クロック信号とが入力され、分周された入
力データ信号と分周されたクロック信号の位相が比較さ
れ、これらの位相誤差に応じた信号を絶対値回路４に送
られる。
【００５３】この第２の実施の形態では、位相比較器３
に入力される検出パルスとクロック信号がともに分周さ
れているため、位相比較器３がより低速で動作可能とな
り、入力データ信号の転送速度が高速の場合でも、位相
比較がより確実なものとなる。
に入力される検出パルスとクロック信号がともに分周さ
れているため、位相比較器３がより低速で動作可能とな
り、入力データ信号の転送速度が高速の場合でも、位相
比較がより確実なものとなる。
【００５４】図１１（ａ）、及び図１１（ｂ）は、本発
明の実施例として、上記した第２の実施の形態の構成の
クロック抽出回路について、０．２５μｍＢｉＣＭＯＳ
のモデルパラメータを用いて行った回路シミュレーショ
ンの結果を示す。
明の実施例として、上記した第２の実施の形態の構成の
クロック抽出回路について、０．２５μｍＢｉＣＭＯＳ
のモデルパラメータを用いて行った回路シミュレーショ
ンの結果を示す。
【００５５】図１１（ａ）は、４［Ｇｂ／ｓ］ノンリタ
ーンゼロ信号として“０１１０１１０１１…”の繰り返
しを入力した場合に、４［ＧＨｚ］のクロック信号が抽
出されている様子が示されている。
ーンゼロ信号として“０１１０１１０１１…”の繰り返
しを入力した場合に、４［ＧＨｚ］のクロック信号が抽
出されている様子が示されている。
【００５６】図１１（ｂ）は、回路内部の波形を示して
おり、差動信号で出力された位相比較器の出力が絶対値
回路４を通り、その絶対値を出力され、低域フィルタ５
を通ったのち、電圧制御発振器６の制御電圧を出力して
いることが示されている。
おり、差動信号で出力された位相比較器の出力が絶対値
回路４を通り、その絶対値を出力され、低域フィルタ５
を通ったのち、電圧制御発振器６の制御電圧を出力して
いることが示されている。
【００５７】この例では、伝送速度４Ｇｂ／ｓのデータ
のエッジをエッジ検出回路１で検出し、制御電圧が０．
８Ｖ〜１．５Ｖで発振周波数が１．７ＧＨｚ〜５．８Ｇ
Ｈｚである電圧制御発振器６の出力を分周器２で分周
し、４ＧＨｚのクロック信号を抽出している。
のエッジをエッジ検出回路１で検出し、制御電圧が０．
８Ｖ〜１．５Ｖで発振周波数が１．７ＧＨｚ〜５．８Ｇ
Ｈｚである電圧制御発振器６の出力を分周器２で分周
し、４ＧＨｚのクロック信号を抽出している。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
従来程度の動作速度の位相比較器を用いた場合でも、高
速なクロック抽出回路を実現することができる、という
効果を奏する。
従来程度の動作速度の位相比較器を用いた場合でも、高
速なクロック抽出回路を実現することができる、という
効果を奏する。
【００５９】その理由は、本発明においては、位相比較
器の動作速度は、データ入力信号の伝送速度の例えば半
分で十分とされており、これにより高速なクロック抽出
を可能としたためである。そして、本発明によれば、従
来方式と同じ位相比較器を用いた場合に、従来に比べ倍
の伝送速度までのデータ信号の高速クロック抽出が可能
である。
器の動作速度は、データ入力信号の伝送速度の例えば半
分で十分とされており、これにより高速なクロック抽出
を可能としたためである。そして、本発明によれば、従
来方式と同じ位相比較器を用いた場合に、従来に比べ倍
の伝送速度までのデータ信号の高速クロック抽出が可能
である。
【００６０】さらに、本発明によれば、このような高速
なクロック抽出回路がオンチップ上に構成できるため、
従来に比べ、高速なクロック抽出回路の小型化、及び低
価格化を実現することができるという効果を奏する。
なクロック抽出回路がオンチップ上に構成できるため、
従来に比べ、高速なクロック抽出回路の小型化、及び低
価格化を実現することができるという効果を奏する。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の第２の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図３】本発明の実施の形態の動作を説明するためのタ
イムチャートであり、（ａ）は入力されたノンリターン
ゼロ信号、（ｂ）はノンリターンゼロ信号の変化点に応
じて生成された検出パルス、（ｃ）は抽出されたクロッ
ク信号、（ｄ）は抽出されたクロック信号を分周した波
形、（ｅ）は抽出されたクロックの分周された信号が位
相πずれて同期がかかってしまった場合の波形、をそれ
ぞれ示している。
イムチャートであり、（ａ）は入力されたノンリターン
ゼロ信号、（ｂ）はノンリターンゼロ信号の変化点に応
じて生成された検出パルス、（ｃ）は抽出されたクロッ
ク信号、（ｄ）は抽出されたクロック信号を分周した波
形、（ｅ）は抽出されたクロックの分周された信号が位
相πずれて同期がかかってしまった場合の波形、をそれ
ぞれ示している。
【図４】位相比較器の位相誤差に対する出力特性を示す
図であり、（ａ）は比較例として従来技術による位相比
較器の出力特性を示す図である。（ｂ）は本発明の実施
の形態による位相比較器の出力特性を示す図である。
（ｃ）本発明の実施の形態による絶対値回路の出力特性
を示す図である。
図であり、（ａ）は比較例として従来技術による位相比
較器の出力特性を示す図である。（ｂ）は本発明の実施
の形態による位相比較器の出力特性を示す図である。
（ｃ）本発明の実施の形態による絶対値回路の出力特性
を示す図である。
【図５】本発明の一実施例としてエッジ検出回路の一例
を示す回路構成を示す図である。
を示す回路構成を示す図である。
【図６】本発明の一実施例として分周器の一例を示す回
路構成を示す図である。
路構成を示す図である。
【図７】本発明の一実施例として位相比較器の一例を示
す回路構成を示す図である。
す回路構成を示す図である。
【図８】本発明の一実施例として絶対値回路の一例を示
す回路構成を示す図である。
す回路構成を示す図である。
【図９】本発明の一実施例として絶対値回路の別の回路
構成を示す図である。
構成を示す図である。
【図１０】図８に示した絶対値回路のＤＣ特性を示すシ
ミュレーション結果を示す図である。
ミュレーション結果を示す図である。
【図１１】本発明の第２の実施の形態について行ったシ
ミュレーションの結果を示す波形図であり、（ａ）は４
［Ｇｂ／ｓ］入力データ波形から４［ＧＨｚ］のクロッ
ク信号が抽出されている波形を示す図である。（ｂ）は
回路内部の各部の出力波形を示す図である。
ミュレーションの結果を示す波形図であり、（ａ）は４
［Ｇｂ／ｓ］入力データ波形から４［ＧＨｚ］のクロッ
ク信号が抽出されている波形を示す図である。（ｂ）は
回路内部の各部の出力波形を示す図である。
【図１２】従来技術の構成を示すブロック図である。
１ エッジ検出回路 ２ （第１の）分周器 ３ 位相比較器 ４ 絶対値回路 ５ 低域フィルタ ６ 電圧制御発振器 ７ （第２の）分周器 ＶＣＣ、ＶＥＥ、ＶＣＳ 電源電圧
Claims (11)
- 【請求項１】ノンリターンゼロ信号を受信して信号再生
を行うためのクロック抽出回路であって、 受信したノンリターンゼロ信号をｍ分周（但し、ｍは所
定の正数）した信号と、前記受信したノンリターンゼロ
信号の伝送レートにほぼ等しい周波数で電圧制御発振器
により発振している信号をｎ分周（但し、ｎは所定の正
数）した信号とを、位相比較することにより、同期クロ
ック信号を抽出する、 ことを特徴とするクロック抽出回路。 - 【請求項２】受信するノンリターンゼロ信号をｍ分周す
る第１の分周回路と、 前記第１の分周回路の出力の変化点を検出するエッジ検
出回路と、 前記受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域のクロック信号を発振出力する電圧制
御発振器と、 前記電圧制御発振器から出力されたクロック信号をｎ分
周する第２の分周回路と、 前記エッジ検出回路により検出されたエッジパルスと、
前記第２の分周器により分周されたクロック信号とを入
力とし、前記受信したノンリターンゼロ信号と前記分周
されたクロック信号の位相とを比較する位相比較器と、 前記位相比較器の出力値の絶対値を出力する絶対値回路
と、 を備えることを特徴とするクロック抽出回路。 - 【請求項３】受信するノンリターンゼロ信号をｍ分周す
る第１の分周回路と、 前記第１の分周回路の出力の変化点を検出するエッジ検
出回路と、 前記受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域でクロック信号を発振する電圧制御発
振器と、 前記電圧制御発振器により発振させられたクロック信号
により、ｍ分周した受信信号とクロック信号を位相比較
する位相比較器と、 前記位相比較器の出力値の絶対値を出力する絶対値回路
と、 を備えることを特徴とするクロック抽出回路。 - 【請求項４】受信するノンリターンゼロ信号の出力の変
化点を検出するエッジ検出回路と、 前記受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域でクロック信号を発振する電圧制御発
振器と、 前記電圧制御発振器により発振させられたクロック信号
をｎ分周する分周回路と、 前記エッジ検出回路により検出されたエッジパルスと前
記分周器によりｎ分周されたクロック信号により、受信
したノンリターンゼロ信号とｎ分周（但し、ｎは所定の
正数）されたクロック信号の位相を比較する位相比較器
と、 前記位相比較器の出力値の絶対値を出力する絶対値回路
と、 を備えることを特徴とするクロック抽出回路。 - 【請求項５】受信するノンリターンゼロ信号を２分周す
る第１の分周回路と、 前記第１の分周回路の出力の変化点を検出するエッジ検
出回路と、 前記受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域でクロック信号を発振する電圧制御発
振器と、 前記電圧制御発振器により発振させられたクロック信号
を２分周する第２の分周回路と、 前記エッジ検出回路により検出されたエッジパルスと前
記分周器により分周されたクロック信号により、分周さ
れたノンリターンゼロ信号と分周されたクロック信号の
位相を比較する位相比較器と、 前記位相比較器の出力値の絶対値を出力する絶対値回路
と、 を備えることを特徴とするクロック抽出回路。 - 【請求項６】受信するノンリターンゼロ信号の変化点を
検出するエッジ検出回路と、 前記受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域でクロック信号を発振する電圧制御発
振器と、 前記電圧制御発振器により発振させられたクロック信号
を２分周する分周回路と、 前記エッジ検出回路により検出されたエッジパルスと前
記分周器により分周されたクロック信号により、受信し
たノンリターンゼロ信号と分周されたクロック信号の位
相を比較する位相比較器と、 前記位相比較器の出力値の絶対値を出力する絶対値回路
と、 を備えることを特徴とするクロック抽出回路。 - 【請求項７】受信するノンリターンゼロ信号を２分周す
る第１の分周回路と、 前記第１の分周回路の出力の変化点を検出するエッジ検
出回路と、 前記受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域でクロック信号を発振する電圧制御発
振器と、 前記エッジ検出回路により検出されたエッジパルスと前
記電圧制御発振器により発振させられたクロック信号に
より、分周されたノンリターンゼロ信号と前記クロック
信号の位相を比較する位相比較器と、 前記位相比較器の出力値の絶対値を出力する絶対値回路
と、 を備えることを特徴とするクロック抽出回路。 - 【請求項８】請求項２から請求項７のいずれか一に記載
のクロック抽出回路における前記絶対値回路が、 前記位相比較器の相補出力の一方を、相補入力の一方で
ある第１のバイポーラトランジスタのベースに入力し、 前記位相比較器の相補出力の他方を、前記相補入力の他
方である第２のバイポーラトランジスタのベースに入力
し、 前記第１のバイポーラトランジスタのエミッタを第１の
抵抗素子の一端に接続し、 前記第２のバイポーラトランジスタのエミッタを第２の
抵抗素子の一端に接続し、 前記第１の抵抗素子の他端と、 前記第２の抵抗素子の他端とを、第３のバイポーラトラ
ンジスタのコレクタに接続し、 前記第１のバイポーラトランジスタのコレクタと、前記
第２のバイポーラトランジスタのコレクタとを、第３の
抵抗素子の一端に接続し、 前記第３の抵抗素子の他端を第１の電源電圧に接続し、 前記第３のバイポーラトランジスタのエミッタを第４の
抵抗素子の一端に接続し、前記第４の抵抗素子の他端を
第２の電源電圧に接続し、 前記第３のバイポーラトランジスタのベースを第３の電
源電圧に接続し、 前記第３のバイポーラトランジスタが飽和領域で動作す
るような状態において、前記第１及び第２のバイポーラ
トランジスタのコレクタ端子より、前記相補入力の一方
と他方の間の差の絶対値に比例した値を出力する、よう
に構成されたことを特徴とするクロック抽出回路。 - 【請求項９】請求項２から請求項７のいずれか一に記載
の前記絶対値回路が、 前記位相比較器の相補出力の一方を、相補入力の一方で
ある第１のバイポーラトランジスタのベースに入力し、 前記位相比較器の相補出力の他方を、相補入力の他方で
ある第２のバイポーラトランジスタのベースに入力し、 前記第１のバイポーラトランジスタのエミッタを第１の
抵抗素子の一端に接続し、 前記第２のバイポーラトランジスタのエミッタを第２の
抵抗素子の一端に接続し、 前記第１の抵抗素子の他端と前記第２の抵抗素子の他端
とを、第３の抵抗素子の一端に接続し、 前記第１のバイポーラトランジスタのコレクタと、前記
第２のバイポーラトランジスタのコレクタとを、第４の
抵抗素子の一端に接続し、前記第４の抵抗素子の他端を
第１の電源電圧に接続し、 前記第３の抵抗素子の他端を第２の電源電圧に接続し、 前記前記第１及び第２のバイポーラトランジスタのコレ
クタ端子より、前記相補入力の一方と他方の間の差の絶
対値に比例した値を出力する、ように構成されたことを
特徴とするクロック抽出回路。 - 【請求項１０】請求項２から請求項７のいずれか一に記
載のクロック抽出回路における前記絶対値回路におい
て、 差動入力信号を入力する差動対を構成するトランジスタ
対を備え、 前記トランジスタ対の第１の信号端子同士を共通接続し
て抵抗を介して第１の電源電圧に接続し、 前記トランジスタ対の第２の信号端子をそれぞれ抵抗を
介して共通接続し、該共通接続点を飽和領域で動作する
トランジスタもしくは抵抗を介して第２の電源電圧に接
続し、 前記トランジスタ対の前記第１の信号端子の共通接続点
から前記差動入力信号の差分の絶対値に比例した出力を
取り出す、ようにしたことを特徴とする絶対値回路。 - 【請求項１１】請求項１０記載の絶対値回路において、
前記トランジスタがバイポーラトランジスタ又はＭＯＳ
トランジスタからなることを特徴とする絶対値回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982397A JPH10145348A (ja) | 1996-09-13 | 1997-01-17 | クロック抽出回路 |
| EP97115959A EP0829983A3 (en) | 1996-09-13 | 1997-09-12 | Clock extraction circuit from NRZ data |
| US08/928,179 US6154511A (en) | 1996-09-13 | 1997-09-12 | Clock extraction circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-265182 | 1996-09-13 | ||
| JP26518296 | 1996-09-13 | ||
| JP1982397A JPH10145348A (ja) | 1996-09-13 | 1997-01-17 | クロック抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10145348A true JPH10145348A (ja) | 1998-05-29 |
Family
ID=26356680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982397A Pending JPH10145348A (ja) | 1996-09-13 | 1997-01-17 | クロック抽出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6154511A (ja) |
| EP (1) | EP0829983A3 (ja) |
| JP (1) | JPH10145348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004098120A1 (ja) * | 2003-05-01 | 2004-11-11 | Mitsubishi Denki Kabushiki Kaisha | クロックデータリカバリー回路 |
| JP2014207497A (ja) * | 2013-04-10 | 2014-10-30 | 旭化成エレクトロニクス株式会社 | 位相同期回路 |
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|---|---|---|---|---|
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| US6735710B1 (en) * | 1999-09-09 | 2004-05-11 | Matsushita Electric Industrial Co., Ltd. | Clock extraction device |
| JP4828730B2 (ja) * | 2001-07-05 | 2011-11-30 | 富士通株式会社 | 伝送装置 |
| JP4076079B2 (ja) * | 2003-01-08 | 2008-04-16 | 株式会社日立製作所 | 半導体集積回路装置および半導体集積回路 |
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| KR20100046608A (ko) * | 2008-10-27 | 2010-05-07 | 삼성전자주식회사 | 화상형성장치 및 화상형성장치의 스태플링 유닛 제어방법 |
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|---|---|---|---|---|
| JPS5224410A (en) * | 1975-08-20 | 1977-02-23 | Fujitsu Ltd | Carrier wave regenerative circuit |
| US4164758A (en) * | 1977-08-30 | 1979-08-14 | Leonard Kowal | Noise suppression apparatus |
| US4357943A (en) * | 1978-11-06 | 1982-11-09 | Medtronic, Inc. | Demand cardiac pacemaker having reduced polarity disparity |
| NO156230C (no) * | 1985-05-30 | 1987-08-12 | Elkem As | Anordning for aa fjerne elektrodemantel. |
| JPS637050A (ja) * | 1986-06-27 | 1988-01-12 | Sumitomo Electric Ind Ltd | 高速タイミング抽出回路 |
| DE3713866A1 (de) * | 1987-04-25 | 1988-11-17 | Deutsche Bundespost | Verfahren zur gewinnung eines jitterfreien referenztaktes |
| US5276712A (en) * | 1989-11-16 | 1994-01-04 | Digital Equipment Corporation | Method and apparatus for clock recovery in digital communication systems |
| JP2969203B2 (ja) * | 1992-08-27 | 1999-11-02 | 株式会社高取育英会 | 絶対値回路 |
| JPH0799446A (ja) * | 1993-03-02 | 1995-04-11 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
| KR960012921B1 (ko) * | 1993-10-06 | 1996-09-25 | 현대전자산업 주식회사 | 위상 록 루프 회로 |
| JPH09182100A (ja) * | 1995-12-21 | 1997-07-11 | Fujitsu Ltd | Ｐｌｌ回路 |
| JP3033520B2 (ja) * | 1997-05-13 | 2000-04-17 | 日本電気株式会社 | クロック抽出回路 |
-
1997
- 1997-01-17 JP JP1982397A patent/JPH10145348A/ja active Pending
- 1997-09-12 US US08/928,179 patent/US6154511A/en not_active Expired - Lifetime
- 1997-09-12 EP EP97115959A patent/EP0829983A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004098120A1 (ja) * | 2003-05-01 | 2004-11-11 | Mitsubishi Denki Kabushiki Kaisha | クロックデータリカバリー回路 |
| US7489757B2 (en) | 2003-05-01 | 2009-02-10 | Mitsubishi Denki Kabushiki Kaisha | Clock data recovery circuit |
| JP2014207497A (ja) * | 2013-04-10 | 2014-10-30 | 旭化成エレクトロニクス株式会社 | 位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0829983A2 (en) | 1998-03-18 |
| US6154511A (en) | 2000-11-28 |
| EP0829983A3 (en) | 2001-12-19 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010220 |