JPH09182100A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH09182100A JPH09182100A JP7333478A JP33347895A JPH09182100A JP H09182100 A JPH09182100 A JP H09182100A JP 7333478 A JP7333478 A JP 7333478A JP 33347895 A JP33347895 A JP 33347895A JP H09182100 A JPH09182100 A JP H09182100A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal
- frequency
- comparison
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/45—Generation or recovery of colour sub-carriers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/146—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by using digital means for generating the oscillator control signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/181—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a numerical count result being used for locking the loop, the counter counting during fixed time intervals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
Abstract
(57)【要約】
【課題】 カラーバースト信号および垂直ブランキング
期間を有する複合映像信号を入力して、カラーバースト
信号に同期するクロック信号を抽出するＰＬＬ回路に関
し、複合映像信号のカラーバースト信号が存在しない期
間において生成されるクロック信号の周波数変動を、過
渡期のクロック引き込みを遅くすることなく、抑制する
ことを目的とする。 【解決手段】 カラーバースト信号に同期するようにク
ロック信号を発生するＰＬＬの位相ループのゲインを、
垂直ブランキング期間は低くするように制御するように
構成する。
期間を有する複合映像信号を入力して、カラーバースト
信号に同期するクロック信号を抽出するＰＬＬ回路に関
し、複合映像信号のカラーバースト信号が存在しない期
間において生成されるクロック信号の周波数変動を、過
渡期のクロック引き込みを遅くすることなく、抑制する
ことを目的とする。 【解決手段】 カラーバースト信号に同期するようにク
ロック信号を発生するＰＬＬの位相ループのゲインを、
垂直ブランキング期間は低くするように制御するように
構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、第１に、複合カラ
ー映像信号（コンポジット映像信号）のカラーバースト
信号に同期したクロックを生成するＰＬＬ回路に関す
る。本発明は、第２に、伝送する映像信号のサンプリン
グクロックと伝送路の伝送路クロックとが非同期である
場合に、受信側の伝送装置において映像信号のサンプリ
ングクロックを再生するＰＬＬ回路に関する。
ー映像信号（コンポジット映像信号）のカラーバースト
信号に同期したクロックを生成するＰＬＬ回路に関す
る。本発明は、第２に、伝送する映像信号のサンプリン
グクロックと伝送路の伝送路クロックとが非同期である
場合に、受信側の伝送装置において映像信号のサンプリ
ングクロックを再生するＰＬＬ回路に関する。
【０００２】複合カラー映像信号を伝送する場合、受信
側の装置においては、受信再生された映像信号が高品質
であることが要求される。特に、クロマ信号の周波数精
度およびベクトル安定度は、複合カラー映像信号のカラ
ーバースト信号に同期したクロックの精度に依存する。
伝送する映像信号のサンプリングクロックと伝送路の伝
送路クロックとが非同期である場合には、受信側の伝送
装置において、送信側の入力映像信号に同期した周波数
精度の高いクロック信号を再生することが要求される。
側の装置においては、受信再生された映像信号が高品質
であることが要求される。特に、クロマ信号の周波数精
度およびベクトル安定度は、複合カラー映像信号のカラ
ーバースト信号に同期したクロックの精度に依存する。
伝送する映像信号のサンプリングクロックと伝送路の伝
送路クロックとが非同期である場合には、受信側の伝送
装置において、送信側の入力映像信号に同期した周波数
精度の高いクロック信号を再生することが要求される。
【０００３】
【従来の技術】従来、コンポジット映像信号のカラーバ
ースト信号に同期したクロックを生成する方法として
は、映像信号の水平同期信号を基準としてカラーバース
ト信号の範囲をゲートするゲートパルスによりカラーバ
ースト信号を抽出し、抽出したカラーバースト信号を比
較基準信号として入力するＰＬＬ回路によってクロック
信号を生成している。ＰＬＬ回路においては、水平同期
信号のタイミング毎に、抽出したカラーバースト信号の
位相と、生成したクロック信号の位相とを比較して、ク
ロック信号の位相がカラーバースト信号に同期するよう
に制御する。
ースト信号に同期したクロックを生成する方法として
は、映像信号の水平同期信号を基準としてカラーバース
ト信号の範囲をゲートするゲートパルスによりカラーバ
ースト信号を抽出し、抽出したカラーバースト信号を比
較基準信号として入力するＰＬＬ回路によってクロック
信号を生成している。ＰＬＬ回路においては、水平同期
信号のタイミング毎に、抽出したカラーバースト信号の
位相と、生成したクロック信号の位相とを比較して、ク
ロック信号の位相がカラーバースト信号に同期するよう
に制御する。
【０００４】しかしながら、コンポジット映像信号の垂
直ブランキング期間には、カラーバースト信号が存在し
ないため、この期間においては、生成されるクロック信
号に周波数変動が生ずる。この変動を緩和するために、
従来は、上記のＰＬＬ回路の後段に更にＰＬＬ回路を設
けるものがある。しかしながら、垂直ブランキングの周
波数変動は、その周期が長いため、次段のＰＬＬ回路に
て周波数変動を吸収するためには、比較周波数（次段の
ＰＬＬ回路にて位相比較する頻度）を低くする必要があ
る。しかし、このように、比較周波数を低くすること
は、ＰＬＬ回路のループゲインを低くすることと等価で
あり、過渡期のクロック引き込みが遅くなるという問題
がある。
直ブランキング期間には、カラーバースト信号が存在し
ないため、この期間においては、生成されるクロック信
号に周波数変動が生ずる。この変動を緩和するために、
従来は、上記のＰＬＬ回路の後段に更にＰＬＬ回路を設
けるものがある。しかしながら、垂直ブランキングの周
波数変動は、その周期が長いため、次段のＰＬＬ回路に
て周波数変動を吸収するためには、比較周波数（次段の
ＰＬＬ回路にて位相比較する頻度）を低くする必要があ
る。しかし、このように、比較周波数を低くすること
は、ＰＬＬ回路のループゲインを低くすることと等価で
あり、過渡期のクロック引き込みが遅くなるという問題
がある。
【０００５】従来、伝送する映像信号のサンプリングク
ロックと伝送路の伝送路クロックとが非同期である場合
に、受信側の伝送装置において、送信側の入力映像信号
に同期したクロック信号を再生するためには、送信側に
て、入力映像信号に同期するクロックと伝送路クロック
との周波数誤差の情報を生成して、映像信号と共に伝送
し、受信側のＰＬＬ回路において、再生したクロック信
号と伝送路クロックとの周波数誤差の情報を送信側と同
じ方法で生成し、この受信側で生成した周波数誤差の情
報と、伝送された送信側の周波数誤差の情報との差分に
応じて電圧制御発振器を制御することにより、映像信号
に同期するクロック信号を再生している。
ロックと伝送路の伝送路クロックとが非同期である場合
に、受信側の伝送装置において、送信側の入力映像信号
に同期したクロック信号を再生するためには、送信側に
て、入力映像信号に同期するクロックと伝送路クロック
との周波数誤差の情報を生成して、映像信号と共に伝送
し、受信側のＰＬＬ回路において、再生したクロック信
号と伝送路クロックとの周波数誤差の情報を送信側と同
じ方法で生成し、この受信側で生成した周波数誤差の情
報と、伝送された送信側の周波数誤差の情報との差分に
応じて電圧制御発振器を制御することにより、映像信号
に同期するクロック信号を再生している。
【０００６】しかしながら、従来のＰＬＬ回路において
は、第１に、電源投入時、および、送信側における映像
信号の入力断時等の過渡期における出力クロック信号の
周波数がバウンドし、受信再生した画像の色情報（クロ
マ周波数）に揺らぎが生ずるという問題がある。第２
に、受信側にて再生するサンプリングクロックの集束時
間が長いという問題がある。
は、第１に、電源投入時、および、送信側における映像
信号の入力断時等の過渡期における出力クロック信号の
周波数がバウンドし、受信再生した画像の色情報（クロ
マ周波数）に揺らぎが生ずるという問題がある。第２
に、受信側にて再生するサンプリングクロックの集束時
間が長いという問題がある。
【０００７】第３に、電源投入時、および、送信側にお
ける映像信号の入力断時等の過渡期において、出力クロ
ック信号の周波数が大きく変動するために、受信再生し
た画像の色情報（クロマ周波数）にむらが生ずるという
問題がある。第４に、送信側における映像信号が入力断
となった場合にも、或るいは、送信側における映像信号
が入力断状態から回復した際にも、受信側のクロック引
き込み時にクロック周波数が急変するという問題があ
る。
ける映像信号の入力断時等の過渡期において、出力クロ
ック信号の周波数が大きく変動するために、受信再生し
た画像の色情報（クロマ周波数）にむらが生ずるという
問題がある。第４に、送信側における映像信号が入力断
となった場合にも、或るいは、送信側における映像信号
が入力断状態から回復した際にも、受信側のクロック引
き込み時にクロック周波数が急変するという問題があ
る。
【０００８】
【発明が解決しようとする課題】本発明は、コンポジッ
ト映像信号のカラーバースト信号が存在しない期間にお
いて生成されるクロック信号の周波数変動を、過渡期の
クロック引き込みを遅くすることなく、抑制するＰＬＬ
回路を提供することを第１の目的とする。本発明は、伝
送する映像信号のサンプリングクロックと伝送路の伝送
路クロックとが非同期である場合に、受信側の伝送装置
において、送信側の入力映像信号に同期したクロック信
号を再生する際に、電源投入時、および、送信側におけ
る映像信号の入力断時等の過渡期における出力クロック
信号の周波数のバウンドが少ないＰＬＬ回路を提供する
ことを第２の目的とする。
ト映像信号のカラーバースト信号が存在しない期間にお
いて生成されるクロック信号の周波数変動を、過渡期の
クロック引き込みを遅くすることなく、抑制するＰＬＬ
回路を提供することを第１の目的とする。本発明は、伝
送する映像信号のサンプリングクロックと伝送路の伝送
路クロックとが非同期である場合に、受信側の伝送装置
において、送信側の入力映像信号に同期したクロック信
号を再生する際に、電源投入時、および、送信側におけ
る映像信号の入力断時等の過渡期における出力クロック
信号の周波数のバウンドが少ないＰＬＬ回路を提供する
ことを第２の目的とする。
【０００９】本発明は、伝送する映像信号のサンプリン
グクロックと伝送路の伝送路クロックとが非同期である
場合に、受信側の伝送装置において、送信側の入力映像
信号に同期したクロック信号を再生する際に、短時間に
て再生するサンプリングクロックが集束するＰＬＬ回路
を提供することを第３の目的とする。本発明は、伝送す
る映像信号のサンプリングクロックと伝送路の伝送路ク
ロックとが非同期である場合に、受信側の伝送装置にお
いて、送信側の入力映像信号に同期したクロック信号を
再生する際に、電源投入時、および、送信側における映
像信号の入力断時等の過渡期において、出力クロック信
号の周波数が大きく変動するために、受信再生した画像
の色情報（クロマ周波数）にむらが生ずることが少ない
ＰＬＬ回路を提供することを第４の目的とする。
グクロックと伝送路の伝送路クロックとが非同期である
場合に、受信側の伝送装置において、送信側の入力映像
信号に同期したクロック信号を再生する際に、短時間に
て再生するサンプリングクロックが集束するＰＬＬ回路
を提供することを第３の目的とする。本発明は、伝送す
る映像信号のサンプリングクロックと伝送路の伝送路ク
ロックとが非同期である場合に、受信側の伝送装置にお
いて、送信側の入力映像信号に同期したクロック信号を
再生する際に、電源投入時、および、送信側における映
像信号の入力断時等の過渡期において、出力クロック信
号の周波数が大きく変動するために、受信再生した画像
の色情報（クロマ周波数）にむらが生ずることが少ない
ＰＬＬ回路を提供することを第４の目的とする。
【００１０】本発明は、伝送する映像信号のサンプリン
グクロックと伝送路の伝送路クロックとが非同期である
場合に、受信側の伝送装置において、送信側の入力映像
信号に同期したクロック信号を再生する際に、送信側に
おける映像信号が入力断となった場合にも、或るいは、
送信側における映像信号が入力断状態から回復した際に
も、受信側のクロック引き込み時にクロック周波数が急
変しないＰＬＬ回路を提供することを第５の目的とす
る。
グクロックと伝送路の伝送路クロックとが非同期である
場合に、受信側の伝送装置において、送信側の入力映像
信号に同期したクロック信号を再生する際に、送信側に
おける映像信号が入力断となった場合にも、或るいは、
送信側における映像信号が入力断状態から回復した際に
も、受信側のクロック引き込み時にクロック周波数が急
変しないＰＬＬ回路を提供することを第５の目的とす
る。
【００１１】
〔第１の発明〕図１は、第１の発明の基本構成を示す図
である。第１の発明によるＰＬＬ回路は、カラーバース
ト信号および垂直ブランキング期間を有する複合映像信
号を入力して、カラーバースト信号に同期するクロック
信号を抽出するものである。
である。第１の発明によるＰＬＬ回路は、カラーバース
ト信号および垂直ブランキング期間を有する複合映像信
号を入力して、カラーバースト信号に同期するクロック
信号を抽出するものである。
【００１２】図１において、１はバースト信号抽出手
段、２は垂直ブランキング検出手段、３はＰＬＬ手段、
そして、４はループゲイン制御手段である。バースト信
号抽出手段１は、上記の複合映像信号を入力して該カラ
ーバースト信号を抽出する。ＰＬＬ手段３は、上記のカ
ラーバースト信号に同期するようにクロック信号を発生
するものであって、バースト信号抽出手段１にて抽出し
たカラーバースト信号の位相と、自らが発生したクロッ
ク信号の位相とを比較して、その位相差を減少させるよ
うに該クロック信号の位相を制御する位相同期ループを
有する。
段、２は垂直ブランキング検出手段、３はＰＬＬ手段、
そして、４はループゲイン制御手段である。バースト信
号抽出手段１は、上記の複合映像信号を入力して該カラ
ーバースト信号を抽出する。ＰＬＬ手段３は、上記のカ
ラーバースト信号に同期するようにクロック信号を発生
するものであって、バースト信号抽出手段１にて抽出し
たカラーバースト信号の位相と、自らが発生したクロッ
ク信号の位相とを比較して、その位相差を減少させるよ
うに該クロック信号の位相を制御する位相同期ループを
有する。
【００１３】垂直ブランキング検出手段２は、上記の複
合映像信号を入力して、上記の垂直ブランキング期間を
検出する。ループゲイン制御手段４は、垂直ブランキン
グ検出手段２にて検出した垂直ブランキング期間は、上
記のＰＬＬ手段３の位相同期ループのループゲインを低
くするようにＰＬＬ手段３を制御する。
合映像信号を入力して、上記の垂直ブランキング期間を
検出する。ループゲイン制御手段４は、垂直ブランキン
グ検出手段２にて検出した垂直ブランキング期間は、上
記のＰＬＬ手段３の位相同期ループのループゲインを低
くするようにＰＬＬ手段３を制御する。
【００１４】これにより、第１の発明によれば、コンポ
ジット映像信号のカラーバースト信号が存在しない期間
においてＰＬＬ手段３の位相同期ループのループゲイン
を低くするように制御することにより、カラーバースト
信号が存在しないことの、ＰＬＬ手段３が出力するクロ
ック信号に対する影響を少なくして、クロック信号の周
波数変動を、過渡期のクロック引き込みを遅くすること
なく、抑制することができる。
ジット映像信号のカラーバースト信号が存在しない期間
においてＰＬＬ手段３の位相同期ループのループゲイン
を低くするように制御することにより、カラーバースト
信号が存在しないことの、ＰＬＬ手段３が出力するクロ
ック信号に対する影響を少なくして、クロック信号の周
波数変動を、過渡期のクロック引き込みを遅くすること
なく、抑制することができる。
【００１５】〔第２の発明〕図２は、第２の発明の基本
構成を示す図である。第２の発明によるＰＬＬ回路は、
水平同期信号、カラーバースト信号、および、垂直ブラ
ンキング期間を有する複合映像信号を入力して、カラー
バースト信号に同期するクロック信号を抽出するもので
ある。
構成を示す図である。第２の発明によるＰＬＬ回路は、
水平同期信号、カラーバースト信号、および、垂直ブラ
ンキング期間を有する複合映像信号を入力して、カラー
バースト信号に同期するクロック信号を抽出するもので
ある。
【００１６】図２において、１はバースト信号抽出手
段、２は垂直ブランキング検出手段、３′はＰＬＬ手
段、５は水平同期・比較基準信号発生手段、６は比較基
準信号選択手段、７は位相比較手段、そして、８は制御
発振手段である。図２の構成において、バースト信号抽
出手段１、および、垂直ブランキング検出手段２の機能
は、第１の発明と同じである。
段、２は垂直ブランキング検出手段、３′はＰＬＬ手
段、５は水平同期・比較基準信号発生手段、６は比較基
準信号選択手段、７は位相比較手段、そして、８は制御
発振手段である。図２の構成において、バースト信号抽
出手段１、および、垂直ブランキング検出手段２の機能
は、第１の発明と同じである。
【００１７】バースト信号抽出手段１は、上記の複合映
像信号を入力して該カラーバースト信号を抽出して、第
１の比較基準信号として出力する。水平同期・比較基準
信号発生手段５は、上記の複合映像信号を入力して上記
の水平同期信号を抽出し、該水平同期信号の位相を基準
とする第２の比較基準信号を生成する。
像信号を入力して該カラーバースト信号を抽出して、第
１の比較基準信号として出力する。水平同期・比較基準
信号発生手段５は、上記の複合映像信号を入力して上記
の水平同期信号を抽出し、該水平同期信号の位相を基準
とする第２の比較基準信号を生成する。
【００１８】比較基準信号選択手段６は、前記垂直ブラ
ンキング期間以外は上記の第１の比較基準信号を選択
し、前記垂直ブランキング期間は上記の第２の比較基準
信号を選択し、比較基準信号としてＰＬＬ手段３′に供
給する。ＰＬＬ手段３′は、上記の比較基準信号に同期
するようにクロック信号を発生するものであって、該比
較基準信号の位相と、自らが発生したクロック信号の位
相とを比較して、その位相差を減少させるように該クロ
ック信号の位相を制御する位相同期ループを有する。Ｐ
ＬＬ手段３′の上記の位相同期ループは、位相比較手段
７、および、制御発振手段８を有する。
ンキング期間以外は上記の第１の比較基準信号を選択
し、前記垂直ブランキング期間は上記の第２の比較基準
信号を選択し、比較基準信号としてＰＬＬ手段３′に供
給する。ＰＬＬ手段３′は、上記の比較基準信号に同期
するようにクロック信号を発生するものであって、該比
較基準信号の位相と、自らが発生したクロック信号の位
相とを比較して、その位相差を減少させるように該クロ
ック信号の位相を制御する位相同期ループを有する。Ｐ
ＬＬ手段３′の上記の位相同期ループは、位相比較手段
７、および、制御発振手段８を有する。
【００１９】位相比較手段７は、上記の比較基準信号の
位相と、自らが発生したクロック信号の位相とを比較す
る。制御発振手段８は、上記の位相比較手段７の位相比
較結果に応じて周波数を制御した前記クロック信号を発
生する。これにより、第２の発明によれば、コンポジッ
ト映像信号のカラーバースト信号が存在しない期間にお
いては、カラーバースト信号と一定の位相関係にある水
平同期信号の位相を基準とする第２の比較基準信号を比
較基準信号として用いるので、従来、カラーバースト信
号が存在しない期間において生じたクロック信号の周波
数変動を、過渡期のクロック引き込みを遅くすることな
く、抑制することができる。
位相と、自らが発生したクロック信号の位相とを比較す
る。制御発振手段８は、上記の位相比較手段７の位相比
較結果に応じて周波数を制御した前記クロック信号を発
生する。これにより、第２の発明によれば、コンポジッ
ト映像信号のカラーバースト信号が存在しない期間にお
いては、カラーバースト信号と一定の位相関係にある水
平同期信号の位相を基準とする第２の比較基準信号を比
較基準信号として用いるので、従来、カラーバースト信
号が存在しない期間において生じたクロック信号の周波
数変動を、過渡期のクロック引き込みを遅くすることな
く、抑制することができる。
【００２０】〔第３の発明〕図３は、第３の発明の基本
構成を示す図である。第３の発明によるＰＬＬ回路は、
比較基準となる基準クロック信号の周波数に関する（第
１の）周波数情報を入力して、該基準クロック信号に同
期する再生クロック信号を発生するものである。
構成を示す図である。第３の発明によるＰＬＬ回路は、
比較基準となる基準クロック信号の周波数に関する（第
１の）周波数情報を入力して、該基準クロック信号に同
期する再生クロック信号を発生するものである。
【００２１】図３において、１１は周波数比較手段、１
２は増幅手段、１３は符号変化時ゲイン制御手段、１４
は制御発振手段、そして、１５はループバック信号生成
手段である。制御発振手段１４は、増幅手段１２の出力
に応じた周波数となるように上記の再生クロック信号を
出力する。
２は増幅手段、１３は符号変化時ゲイン制御手段、１４
は制御発振手段、そして、１５はループバック信号生成
手段である。制御発振手段１４は、増幅手段１２の出力
に応じた周波数となるように上記の再生クロック信号を
出力する。
【００２２】ループバック信号発生手段１５は、上記の
再生クロック信号を入力して、上記の第１の周波数情報
との比較のために、上記の再生クロック信号の周波数に
関する第２の周波数情報を発生する。周波数比較手段１
１は、上記の第１および第２の周波数情報を入力して、
上記の基準クロック信号と上記の再生クロック信号の周
波数の差の情報を出力する。
再生クロック信号を入力して、上記の第１の周波数情報
との比較のために、上記の再生クロック信号の周波数に
関する第２の周波数情報を発生する。周波数比較手段１
１は、上記の第１および第２の周波数情報を入力して、
上記の基準クロック信号と上記の再生クロック信号の周
波数の差の情報を出力する。
【００２３】増幅手段１２は、上記の差の情報を増幅す
る。符号変化時ゲイン制御手段１３は、上記の差の情報
の符号の変化を検出して、該符号の変化時には上記の増
幅手段１２の増幅のゲインを抑制する。これにより、第
３の発明によれば、電源投入時、および、送信側におけ
る映像信号の入力断時等の過渡期における出力クロック
信号の周波数のバウンドを少なくすることができる。
る。符号変化時ゲイン制御手段１３は、上記の差の情報
の符号の変化を検出して、該符号の変化時には上記の増
幅手段１２の増幅のゲインを抑制する。これにより、第
３の発明によれば、電源投入時、および、送信側におけ
る映像信号の入力断時等の過渡期における出力クロック
信号の周波数のバウンドを少なくすることができる。
【００２４】〔第４の発明〕図４は、第４の発明の基本
構成を示す図である。第４の発明によるＰＬＬ回路も、
図３の構成と同様に、比較基準となる基準クロック信号
の周波数に関する第１の周波数情報を入力して、該基準
クロック信号に同期する再生クロック信号を発生するも
のである。
構成を示す図である。第４の発明によるＰＬＬ回路も、
図３の構成と同様に、比較基準となる基準クロック信号
の周波数に関する第１の周波数情報を入力して、該基準
クロック信号に同期する再生クロック信号を発生するも
のである。
【００２５】図４において、１６は差分検出・ゲイン制
御手段であり、その他の構成は、図３の構成と同じであ
る。差分検出・ゲイン制御手段１６は、上記の差の情報
の絶対値を検出して、該絶対値が所定の値を超えるとき
に、前記増幅手段１２のゲインを低下させる。これによ
り、第４の発明によれば、電源投入時等の過渡期におい
て、出力クロック信号の周波数の変動を少なくすること
により、受信再生した画像の色情報（クロマ周波数）に
むらが生ずることを抑制することができる。
御手段であり、その他の構成は、図３の構成と同じであ
る。差分検出・ゲイン制御手段１６は、上記の差の情報
の絶対値を検出して、該絶対値が所定の値を超えるとき
に、前記増幅手段１２のゲインを低下させる。これによ
り、第４の発明によれば、電源投入時等の過渡期におい
て、出力クロック信号の周波数の変動を少なくすること
により、受信再生した画像の色情報（クロマ周波数）に
むらが生ずることを抑制することができる。
【００２６】〔第５の発明〕図５は、第５の発明の基本
構成を示す図である。第５の発明によるＰＬＬ回路も、
図３および図４の構成と同様に、比較基準となる基準ク
ロック信号の周波数に関する第１の周波数情報を入力し
て、該基準クロック信号に同期する再生クロック信号を
発生するものである。
構成を示す図である。第５の発明によるＰＬＬ回路も、
図３および図４の構成と同様に、比較基準となる基準ク
ロック信号の周波数に関する第１の周波数情報を入力し
て、該基準クロック信号に同期する再生クロック信号を
発生するものである。
【００２７】図５において、１７は基準入力断時・ゲイ
ン制御手段であり、その他の構成は、図３および図４の
構成と同じである。基準入力断時・ゲイン制御手段１７
は、上記の基準クロック信号の断情報を入力すると上記
の増幅手段１２の増幅のゲインを抑制するものである。
これにより、基準クロック信号の入力断によって、一
旦、基準クロック信号から周波数の異なるクロック信号
に切り替わった際にも、再生クロック信号が急変するこ
とがなく、更に、上記の入力断後、またすぐに再び、基
準クロック信号の入力が再開されたようなときには、上
記の増幅手段１２の増幅のゲインの抑制のために、再生
クロック信号の周波数は、基準クロック信号の中断中も
大きくは変動していないため、短時間で、再生クロック
信号が基準クロック信号に同期するようになり、安定す
る。
ン制御手段であり、その他の構成は、図３および図４の
構成と同じである。基準入力断時・ゲイン制御手段１７
は、上記の基準クロック信号の断情報を入力すると上記
の増幅手段１２の増幅のゲインを抑制するものである。
これにより、基準クロック信号の入力断によって、一
旦、基準クロック信号から周波数の異なるクロック信号
に切り替わった際にも、再生クロック信号が急変するこ
とがなく、更に、上記の入力断後、またすぐに再び、基
準クロック信号の入力が再開されたようなときには、上
記の増幅手段１２の増幅のゲインの抑制のために、再生
クロック信号の周波数は、基準クロック信号の中断中も
大きくは変動していないため、短時間で、再生クロック
信号が基準クロック信号に同期するようになり、安定す
る。
【００２８】
【発明の実施の形態】以下添付図面を用いて本発明の実
施の形態を詳細に説明する。 〔第１の発明の実施の形態〕図６は、第１の発明の実施
の形態の１例の構成図である。図６において、２１はバ
ースト抽出部、２２はタンク回路、２３は分周器、２４
は同期信号分離部、２５はバーストゲートパルス生成
部、２６は垂直ブランキング検出部、２７は位相比較
部、２８は利得制御増幅器、２９はローパスフィルタ、
３０は電圧制御発振器、そして、３１は分周器である。
施の形態を詳細に説明する。 〔第１の発明の実施の形態〕図６は、第１の発明の実施
の形態の１例の構成図である。図６において、２１はバ
ースト抽出部、２２はタンク回路、２３は分周器、２４
は同期信号分離部、２５はバーストゲートパルス生成
部、２６は垂直ブランキング検出部、２７は位相比較
部、２８は利得制御増幅器、２９はローパスフィルタ、
３０は電圧制御発振器、そして、３１は分周器である。
【００２９】同期信号分離部２４は、複合映像信号（コ
ンポジットビデオ信号）から水平同期信号を分離してバ
ーストゲートパルス生成部２５に供給する。バーストゲ
ートパルス生成部２５は、水平同期信号に続いて所定の
位相関係にあるカラーバースト信号が存在する位相区間
のゲートパルス（バーストゲートパルス）を発生して、
バースト抽出部２１に供給する。バースト抽出部２１
は、複合映像信号のうち、上記のバーストゲートパルス
の区間の信号のみ、すなわち、カラーバースト信号のみ
を抽出してタンク回路２２に供給する。タンク回路２２
は、カラーバースト信号の周波数に等しい共振周波数を
有し、カラーバースト信号の周波数成分を増幅する。タ
ンク回路２２の出力は、分周回路２３において、次の位
相比較部２７における位相比較の比較周波数（位相比較
が行われる頻度）に合った周波数に分周される。位相比
較部２７、利得制御増幅器２８、ローパスフィルタ２
９、電圧制御発振器３０、および、分周回路３１によっ
てＰＬＬ回路の位相同期ループが形成される。電圧制御
発振器３０は、その制御電圧入力に応じた周波数のクロ
ック信号を出力する。このクロック信号は、外部に出力
されると共に、分周回路３１にて、位相比較部２７にお
ける位相比較の比較周波数（位相比較が行われる頻度）
に合った周波数に分周され、位相比較部２７に供給され
る。位相比較部２７では、上記の２つの分周回路２３お
よび３１から供給される信号の位相を比較して、その比
較結果に応じた電圧を出力する。この電圧は、利得制御
増幅器２８にて増幅され、ローパスフィルタ２９を介し
て、上記の電圧制御発振器３０に制御電圧入力として印
加される。利得制御増幅器２８のゲインは、垂直ブラン
キング検出部２６から供給されるブランキングパルス
（垂直ブランキング期間において有効となるパルス）の
有無に応じて増減される。すなわち、第１の発明に従っ
て、垂直ブランキング検出部２６にて検出した垂直ブラ
ンキング期間は、利得制御増幅器２８のゲインを低くし
て上記の位相同期ループのループゲインを低くするよう
に制御する。
ンポジットビデオ信号）から水平同期信号を分離してバ
ーストゲートパルス生成部２５に供給する。バーストゲ
ートパルス生成部２５は、水平同期信号に続いて所定の
位相関係にあるカラーバースト信号が存在する位相区間
のゲートパルス（バーストゲートパルス）を発生して、
バースト抽出部２１に供給する。バースト抽出部２１
は、複合映像信号のうち、上記のバーストゲートパルス
の区間の信号のみ、すなわち、カラーバースト信号のみ
を抽出してタンク回路２２に供給する。タンク回路２２
は、カラーバースト信号の周波数に等しい共振周波数を
有し、カラーバースト信号の周波数成分を増幅する。タ
ンク回路２２の出力は、分周回路２３において、次の位
相比較部２７における位相比較の比較周波数（位相比較
が行われる頻度）に合った周波数に分周される。位相比
較部２７、利得制御増幅器２８、ローパスフィルタ２
９、電圧制御発振器３０、および、分周回路３１によっ
てＰＬＬ回路の位相同期ループが形成される。電圧制御
発振器３０は、その制御電圧入力に応じた周波数のクロ
ック信号を出力する。このクロック信号は、外部に出力
されると共に、分周回路３１にて、位相比較部２７にお
ける位相比較の比較周波数（位相比較が行われる頻度）
に合った周波数に分周され、位相比較部２７に供給され
る。位相比較部２７では、上記の２つの分周回路２３お
よび３１から供給される信号の位相を比較して、その比
較結果に応じた電圧を出力する。この電圧は、利得制御
増幅器２８にて増幅され、ローパスフィルタ２９を介し
て、上記の電圧制御発振器３０に制御電圧入力として印
加される。利得制御増幅器２８のゲインは、垂直ブラン
キング検出部２６から供給されるブランキングパルス
（垂直ブランキング期間において有効となるパルス）の
有無に応じて増減される。すなわち、第１の発明に従っ
て、垂直ブランキング検出部２６にて検出した垂直ブラ
ンキング期間は、利得制御増幅器２８のゲインを低くし
て上記の位相同期ループのループゲインを低くするよう
に制御する。
【００３０】〔第２の発明の実施の形態〕図７は、第２
の発明の実施の形態の１例の構成図である。図７におい
て、３２は比較基準信号発生部、３３および３５は選択
部、３４は増幅器、そして、３６は水平同期信号比較用
分周部である。その他の図６と同じ符号を有する構成要
素は、図６の構成におけると同じ機能を有する。
の発明の実施の形態の１例の構成図である。図７におい
て、３２は比較基準信号発生部、３３および３５は選択
部、３４は増幅器、そして、３６は水平同期信号比較用
分周部である。その他の図６と同じ符号を有する構成要
素は、図６の構成におけると同じ機能を有する。
【００３１】比較基準信号発生部３２は、同期信号分離
部２４にて分離された水平同期信号の位相に基づいて、
位相比較部２７にて比較の基準となる比較基準信号を発
生する。選択部３３は、分周回路２３から供給される、
カラーバースト信号の位相に基づいて生成された第１の
比較基準信号と、上記の水平同期信号の位相に基づいて
作られた第２の比較基準信号とのうち、何れか一方を選
択して、位相比較部２７に対して比較基準信号として供
給する。この選択は、垂直ブランキング検出部２６から
のブランキングパルスに応じて行われる。すなわち、垂
直ブランキング期間以外は上記の第１の比較基準信号を
選択し、前記垂直ブランキング期間は上記の第２の比較
基準信号を選択する。
部２４にて分離された水平同期信号の位相に基づいて、
位相比較部２７にて比較の基準となる比較基準信号を発
生する。選択部３３は、分周回路２３から供給される、
カラーバースト信号の位相に基づいて生成された第１の
比較基準信号と、上記の水平同期信号の位相に基づいて
作られた第２の比較基準信号とのうち、何れか一方を選
択して、位相比較部２７に対して比較基準信号として供
給する。この選択は、垂直ブランキング検出部２６から
のブランキングパルスに応じて行われる。すなわち、垂
直ブランキング期間以外は上記の第１の比較基準信号を
選択し、前記垂直ブランキング期間は上記の第２の比較
基準信号を選択する。
【００３２】図７のＰＬＬ回路の位相同期ループにおけ
るフィードバックパスには、上記の第１の比較基準信号
と位相比較するための分周回路３１と、上記の第２の比
較基準信号と位相比較するための第２の分周回路（水平
同期比較基準分周部３６）とが並列に設けられ、これら
２つの分周回路３１および３６の何れか１つを選択して
位相比較部２７に対して供給する選択部３５を有する。
選択部３５は、垂直ブランキング検出部２６からのブラ
ンキングパルスに応じて、選択部３３と同期して制御さ
れる。すなわち、上記の垂直ブランキング期間以外は第
１の分周回路３１の出力を選択し、垂直ブランキング期
間は第２の分周回路３６の出力を選択して、前記比較基
準信号の位相との比較対象として位相比較部２７に供給
する。複合映像信号において、水平同期信号の位相とカ
ラーバースト信号の位相との間には一定の関係があるの
で、カラーバースト信号のない区間では、このように、
カラーバースト信号の代わりに水平同期信号に基づいて
生成した比較基準信号を用いることができる。
るフィードバックパスには、上記の第１の比較基準信号
と位相比較するための分周回路３１と、上記の第２の比
較基準信号と位相比較するための第２の分周回路（水平
同期比較基準分周部３６）とが並列に設けられ、これら
２つの分周回路３１および３６の何れか１つを選択して
位相比較部２７に対して供給する選択部３５を有する。
選択部３５は、垂直ブランキング検出部２６からのブラ
ンキングパルスに応じて、選択部３３と同期して制御さ
れる。すなわち、上記の垂直ブランキング期間以外は第
１の分周回路３１の出力を選択し、垂直ブランキング期
間は第２の分周回路３６の出力を選択して、前記比較基
準信号の位相との比較対象として位相比較部２７に供給
する。複合映像信号において、水平同期信号の位相とカ
ラーバースト信号の位相との間には一定の関係があるの
で、カラーバースト信号のない区間では、このように、
カラーバースト信号の代わりに水平同期信号に基づいて
生成した比較基準信号を用いることができる。
【００３３】〔第３〜５の発明の実施の形態〕図８は、
第３〜５の発明の実施の形態の１例の構成図である。図
８のＰＬＬ回路は、比較基準となる基準クロック信号の
周波数に関する周波数情報を入力して、該基準クロック
信号に同期する再生クロック信号を発生するものであ
る。例えば、図８のＰＬＬ回路は、ディジタル伝送路を
介して画像信号を受信する伝送装置に設けられ、基準ク
ロック信号は、送信側の画像信号に同期する映像クロッ
ク信号であり、基準クロック信号の周波数に関する周波
数情報情報は、伝送路クロックを分周して得られた伝送
路クロックに基づく一定時間内に何個の基準クロック信
号が存在するかという数の情報である。周波数変動は、
この数の上位の桁を変化させない程度であるので、下位
の所定の数の桁の情報のみが上記の周波数情報として送
信側から受信側へ伝送される。
第３〜５の発明の実施の形態の１例の構成図である。図
８のＰＬＬ回路は、比較基準となる基準クロック信号の
周波数に関する周波数情報を入力して、該基準クロック
信号に同期する再生クロック信号を発生するものであ
る。例えば、図８のＰＬＬ回路は、ディジタル伝送路を
介して画像信号を受信する伝送装置に設けられ、基準ク
ロック信号は、送信側の画像信号に同期する映像クロッ
ク信号であり、基準クロック信号の周波数に関する周波
数情報情報は、伝送路クロックを分周して得られた伝送
路クロックに基づく一定時間内に何個の基準クロック信
号が存在するかという数の情報である。周波数変動は、
この数の上位の桁を変化させない程度であるので、下位
の所定の数の桁の情報のみが上記の周波数情報として送
信側から受信側へ伝送される。
【００３４】図９は、このような周波数情報を生成する
構成の１例を示すものである。図９において、６１は分
周回路、６２は微分回路、６３はカウンタ、６４はイン
バータ、そして、６５はフリップフロップ回路である。
図９の構成において、伝送路クロックは、分周回路６１
にて分周され、微分回路６２にし微分された後、カウン
タ６３にカウントリセット信号として供給される。カウ
ンタ６３には、上記の映像クロック信号が印加され、カ
ウンタ６３は、映像クロック信号の立ち上がり、また
は、立ち下がりの度にインクリメントされ、上記のカウ
ントリセット信号によってリセットされる。カウントリ
セット信号と同時に、フリップフロップ回路６５には、
インバータ６４からラッチ制御信号が印加されるので、
上記のリセットされるタイミングで、カウンタ６３のカ
ウントは、フリップフロップ回路６５にラッチされ、上
記の周波数情報として出力される。
構成の１例を示すものである。図９において、６１は分
周回路、６２は微分回路、６３はカウンタ、６４はイン
バータ、そして、６５はフリップフロップ回路である。
図９の構成において、伝送路クロックは、分周回路６１
にて分周され、微分回路６２にし微分された後、カウン
タ６３にカウントリセット信号として供給される。カウ
ンタ６３には、上記の映像クロック信号が印加され、カ
ウンタ６３は、映像クロック信号の立ち上がり、また
は、立ち下がりの度にインクリメントされ、上記のカウ
ントリセット信号によってリセットされる。カウントリ
セット信号と同時に、フリップフロップ回路６５には、
インバータ６４からラッチ制御信号が印加されるので、
上記のリセットされるタイミングで、カウンタ６３のカ
ウントは、フリップフロップ回路６５にラッチされ、上
記の周波数情報として出力される。
【００３５】図８において、４１および４５は加算器、
４２は符号検出部、４３は利得制御増幅部、４４は制御
回路、４６は遅延回路、４７は演算部、４８はＤ／Ａ変
換器、４９は増幅器、５０はローパスフィルタ、５１は
電圧制御発振器、５２は周波数情報生成部、そして、５
３は差分値の積算部である。図８の構成では、送信側の
周波数情報生成部と同一の構成を有する周波数生成部５
２にて、電圧制御発振器５１から出力された再生クロッ
ク信号を、送信側での映像クロック信号の代わりに用い
て（第２の）周波数情報を生成し、加算器４１にて、送
信側から伝送された（第１の）周波数情報と上記の（第
２の）周波数情報との差分を求め、この差分を利得制御
増幅部４３にて増幅し、差分値の積算部５３にて積算
し、積算した値は、Ｄ／Ａ変換器４８にてアナログ信号
に変換し、増幅器４９にて増幅し、ローパスフィルタ５
０にて濾波した後、電圧制御発振器５１に制御電圧とし
て印加される。電圧制御発振器５１は、この制御電圧に
応じた周波数の再生クロック信号を発生する。
４２は符号検出部、４３は利得制御増幅部、４４は制御
回路、４６は遅延回路、４７は演算部、４８はＤ／Ａ変
換器、４９は増幅器、５０はローパスフィルタ、５１は
電圧制御発振器、５２は周波数情報生成部、そして、５
３は差分値の積算部である。図８の構成では、送信側の
周波数情報生成部と同一の構成を有する周波数生成部５
２にて、電圧制御発振器５１から出力された再生クロッ
ク信号を、送信側での映像クロック信号の代わりに用い
て（第２の）周波数情報を生成し、加算器４１にて、送
信側から伝送された（第１の）周波数情報と上記の（第
２の）周波数情報との差分を求め、この差分を利得制御
増幅部４３にて増幅し、差分値の積算部５３にて積算
し、積算した値は、Ｄ／Ａ変換器４８にてアナログ信号
に変換し、増幅器４９にて増幅し、ローパスフィルタ５
０にて濾波した後、電圧制御発振器５１に制御電圧とし
て印加される。電圧制御発振器５１は、この制御電圧に
応じた周波数の再生クロック信号を発生する。
【００３６】ここで、差分値の積算部５３は、一般に、
電圧制御発振器５１の中心周波数が発生すべき再生クロ
ック信号の周波数と異なるために、電圧制御発振器５１
には、常に０でない制御電圧を印加し続ける必要がある
ために設けられている。差分値の積算部５３において、
加算器４５の出力および遅延回路（ラッチ回路）４６の
出力は、演算部４７にも供給される。演算部４７は、第
４の発明の構成を実現するべく設けられたものであり、
加算器４５の出力と遅延回路（ラッチ回路）４６の出力
との差分を求め、例えば、図１０に示されているような
特性を以て、この差分値を制御電圧に対応する値（制御
電圧指令値）に変換する。この変換は、例えば、ＲＯＭ
によって実現できる。制御部４４は、この制御電圧指令
値に応じて利得制御増幅部４３のゲインを制御する。図
１０の特性から理解されるように、演算部４７にて求め
た上記の差分の値が、ＰＬＬ回路の安定期に変動する最
大値（予め定めた値）を超えるまでは、上記の差分の値
に比例する制御電圧指令値に応じて、利得制御増幅部４
３のゲインを制御し、上記の最大値（予め定めた値）を
超えると、徐々に制御電圧指令値を上記の差分の値に比
例する値より小さくしている。これにより、電源投入等
の過渡期における、再生クロック信号の周波数の急激な
変動を抑制し、この再生クロック信号が映像信号の再生
のために使用されるときには、再生画像の色成分にむら
ができることを抑制することができる。
電圧制御発振器５１の中心周波数が発生すべき再生クロ
ック信号の周波数と異なるために、電圧制御発振器５１
には、常に０でない制御電圧を印加し続ける必要がある
ために設けられている。差分値の積算部５３において、
加算器４５の出力および遅延回路（ラッチ回路）４６の
出力は、演算部４７にも供給される。演算部４７は、第
４の発明の構成を実現するべく設けられたものであり、
加算器４５の出力と遅延回路（ラッチ回路）４６の出力
との差分を求め、例えば、図１０に示されているような
特性を以て、この差分値を制御電圧に対応する値（制御
電圧指令値）に変換する。この変換は、例えば、ＲＯＭ
によって実現できる。制御部４４は、この制御電圧指令
値に応じて利得制御増幅部４３のゲインを制御する。図
１０の特性から理解されるように、演算部４７にて求め
た上記の差分の値が、ＰＬＬ回路の安定期に変動する最
大値（予め定めた値）を超えるまでは、上記の差分の値
に比例する制御電圧指令値に応じて、利得制御増幅部４
３のゲインを制御し、上記の最大値（予め定めた値）を
超えると、徐々に制御電圧指令値を上記の差分の値に比
例する値より小さくしている。これにより、電源投入等
の過渡期における、再生クロック信号の周波数の急激な
変動を抑制し、この再生クロック信号が映像信号の再生
のために使用されるときには、再生画像の色成分にむら
ができることを抑制することができる。
【００３７】図８の符号検出部４２は、第３の発明の実
現のために設けられたものであり、加算期４１から出力
される差分値の符号が前回の差分値の符号から変化した
ことを検出する。この符号の変化が検出されると、制御
部４４に対して、ゲイン抑制の指示が送られ、このと
き、制御部４４は、利得制御増幅部４３のゲインを抑制
する。これにより、再生クロック信号の周波数が、目的
の周波数をとおり過ぎるや否や、直ちに、周波数を変化
させようとす信号が抑制されるので、クロック引き込み
時等において、再生クロック信号の周波数が、目的の周
波数の付近で大きくバウンドする（プラス方向およびマ
イナス方向に交互に大きく振動する）ことを防止し、集
束時間を短縮することができる。
現のために設けられたものであり、加算期４１から出力
される差分値の符号が前回の差分値の符号から変化した
ことを検出する。この符号の変化が検出されると、制御
部４４に対して、ゲイン抑制の指示が送られ、このと
き、制御部４４は、利得制御増幅部４３のゲインを抑制
する。これにより、再生クロック信号の周波数が、目的
の周波数をとおり過ぎるや否や、直ちに、周波数を変化
させようとす信号が抑制されるので、クロック引き込み
時等において、再生クロック信号の周波数が、目的の周
波数の付近で大きくバウンドする（プラス方向およびマ
イナス方向に交互に大きく振動する）ことを防止し、集
束時間を短縮することができる。
【００３８】図８の制御部４４には、上記の他に、入力
断情報が入力され得るように構成される。これは、第５
の発明の実現のために設けられたものであり、例えば、
送信側装置において、映像信号入力が断となった場合に
は、送信側の伝送装置から受信側の伝送装置に対して、
この入力断の情報が伝送され、図８の制御部４４に入力
される。このとき、制御部４４は、第５の発明に従っ
て、利得制御増幅部４３のゲインを抑制する。これによ
り、送信側における映像信号が入力断となった場合に
も、或るいは、送信側における映像信号が入力断状態か
ら回復した際にも、受信側のクロック引き込み時にクロ
ック周波数が急変しないようにすることができる。
断情報が入力され得るように構成される。これは、第５
の発明の実現のために設けられたものであり、例えば、
送信側装置において、映像信号入力が断となった場合に
は、送信側の伝送装置から受信側の伝送装置に対して、
この入力断の情報が伝送され、図８の制御部４４に入力
される。このとき、制御部４４は、第５の発明に従っ
て、利得制御増幅部４３のゲインを抑制する。これによ
り、送信側における映像信号が入力断となった場合に
も、或るいは、送信側における映像信号が入力断状態か
ら回復した際にも、受信側のクロック引き込み時にクロ
ック周波数が急変しないようにすることができる。
【００３９】尚、図８の構成において、符号検出部４
２、制御部４４、および、演算部４７等は、それぞれ、
ハードウエア回路によっても、或るいは、ソフトウエア
によっても実現できる。
２、制御部４４、および、演算部４７等は、それぞれ、
ハードウエア回路によっても、或るいは、ソフトウエア
によっても実現できる。
【００４０】
【発明の効果】第１および第２の発明によれば、コンポ
ジット映像信号のカラーバースト信号が存在しない期間
において生成されるクロック信号の周波数変動を、過渡
期のクロック引き込みを遅くすることなく、抑制するこ
とができる。第３の発明によれば、伝送する映像信号の
サンプリングクロックと伝送路の伝送路クロックとが非
同期である場合に、受信側の伝送装置において、送信側
の入力映像信号に同期したクロック信号を再生する際
に、電源投入時、および、送信側における映像信号の入
力断時等の過渡期における出力クロック信号の周波数の
バウンドを少なくすることができる。
ジット映像信号のカラーバースト信号が存在しない期間
において生成されるクロック信号の周波数変動を、過渡
期のクロック引き込みを遅くすることなく、抑制するこ
とができる。第３の発明によれば、伝送する映像信号の
サンプリングクロックと伝送路の伝送路クロックとが非
同期である場合に、受信側の伝送装置において、送信側
の入力映像信号に同期したクロック信号を再生する際
に、電源投入時、および、送信側における映像信号の入
力断時等の過渡期における出力クロック信号の周波数の
バウンドを少なくすることができる。
【００４１】第４の発明によれば、伝送する映像信号の
サンプリングクロックと伝送路の伝送路クロックとが非
同期である場合に、受信側の伝送装置において、送信側
の入力映像信号に同期したクロック信号を再生する際
に、電源投入時等の過渡期において、出力クロック信号
の周波数の変動を少なくすることにより、受信再生した
画像の色情報（クロマ周波数）にむらが生ずることを抑
制することができる。
サンプリングクロックと伝送路の伝送路クロックとが非
同期である場合に、受信側の伝送装置において、送信側
の入力映像信号に同期したクロック信号を再生する際
に、電源投入時等の過渡期において、出力クロック信号
の周波数の変動を少なくすることにより、受信再生した
画像の色情報（クロマ周波数）にむらが生ずることを抑
制することができる。
【００４２】第５の発明によれば、伝送する映像信号の
サンプリングクロックと伝送路の伝送路クロックとが非
同期である場合に、受信側の伝送装置において、送信側
の入力映像信号に同期したクロック信号を再生する際
に、送信側における映像信号が入力断となった場合に
も、或るいは、送信側における映像信号が入力断状態か
ら回復した際にも、受信側のクロック引き込み時にクロ
ック周波数が急変しないようにすることができる。
サンプリングクロックと伝送路の伝送路クロックとが非
同期である場合に、受信側の伝送装置において、送信側
の入力映像信号に同期したクロック信号を再生する際
に、送信側における映像信号が入力断となった場合に
も、或るいは、送信側における映像信号が入力断状態か
ら回復した際にも、受信側のクロック引き込み時にクロ
ック周波数が急変しないようにすることができる。
【図１】第１の発明の基本構成を示す図である。
【図２】第２の発明の基本構成を示す図である。
【図３】第３の発明の基本構成を示す図である。
【図４】第４の発明の基本構成を示す図である。
【図５】第５の発明の基本構成を示す図である。
【図６】第１の発明の実施の形態の１例の構成を示す図
である。
である。
【図７】第２の発明の実施の形態の１例の構成を示す図
である。
である。
【図８】第３〜５の発明の実施の形態の１例の構成を示
す図である。
す図である。
【図９】図８の周波数情報生成部の構成例を示す図であ
る。
る。
【図１０】第４の発明の制御動作の説明図である。
１…バースト信号抽出手段 ２…垂直ブランキング検出手段 ３，３′…ＰＬＬ手段 ４…ループゲイン制御手段 ６…比較基準信号選択手段 ７…位相比較手段 ８…制御発振手段 １１…周波数比較手段 １２…増幅手段 １３…符号変化時ゲイン制御手段 １４…制御発振手段 １５…ループバック信号生成手段 １６…差分検出・ゲイン制御手段 １０…基準入力断時・ゲイン制御手段 ２１…バースト抽出部 ２２…タンク回路 ２３…分周器 ２４…同期信号分離部 ２５…バーストゲートパルス生成部 ２６…垂直ブランキング検出部 ２７…位相比較部 ２８…利得制御増幅器 ２９…ローパスフィルタ ３０…電圧制御発振器 ３１…分周器 ３２…比較基準信号発生部 ３３，３５…選択部 ３４…増幅器 ３６…水平同期信号比較用分周部 ４１，４５…加算器 ４２…符号検出部 ４３…利得制御増幅部 ４４…制御回路 ４６…遅延回路 ４７…演算部 ４８…Ｄ／Ａ変換器 ４９…増幅器 ５０…ローパスフィルタ ５１…電圧制御発振器 ５２…周波数情報生成部 ５３…差分値の積算部
Claims (10)
- 【請求項１】 カラーバースト信号および垂直ブランキ
ング期間を有する複合映像信号を入力して、カラーバー
スト信号に同期するクロック信号を抽出するＰＬＬ回路
において、 前記複合映像信号を入力して前記カラーバースト信号を
抽出するバースト信号抽出手段（１）と、 前記カラーバースト信号に同期するようにクロック信号
を発生するものであって、前記バースト信号抽出手段
（１）にて抽出したカラーバースト信号の位相と、自ら
が発生したクロック信号の位相とを比較して、その位相
差を減少させるように該クロック信号の位相を制御する
位相同期ループを有するＰＬＬ手段（３）と、 前記複合映像信号を入力して、前記垂直ブランキング期
間を検出する垂直ブランキング検出手段（２）と、 前記垂直ブランキング検出手段（２）にて検出した垂直
ブランキング期間は、前記ＰＬＬ手段（３）の位相同期
ループのループゲインを低くするように前記ＰＬＬ手段
（３）を制御するループゲイン制御手段（４）とを有す
ることを特徴とするＰＬＬ回路。 - 【請求項２】 水平同期信号、カラーバースト信号、お
よび、垂直ブランキング期間を有する複合映像信号を入
力して、カラーバースト信号に同期するクロック信号を
抽出するＰＬＬ回路において、 前記複合映像信号を入力して該カラーバースト信号を抽
出して、第１の比較基準信号として出力するバースト信
号抽出手段（１）と、 前記複合映像信号を入力して前記水平同期信号を抽出
し、該水平同期信号の位相を基準とする第２の比較基準
信号を生成する水平同期・比較基準信号発生手段（５）
と、 前記垂直ブランキング期間以外は前記第１の比較基準信
号を選択し、前記垂直ブランキング期間は前記第２の比
較基準信号を選択し、比較基準信号としてＰＬＬ手段
（３′）に供給する比較基準信号選択手段（６）と、 前記比較基準信号に同期するようにクロック信号を発生
するものであって、該比較基準信号の位相と、自らが発
生したクロック信号の位相とを比較して、その位相差を
減少させるように該クロック信号の位相を制御する位相
同期ループを有するＰＬＬ手段（３′）とを有してお
り、 前記位相同期ループは、 前記比較基準信号の位相と、自らが発生したクロック信
号の位相とを比較する位相比較手段（７）と、 前記位相比較手段（７）の位相比較結果に応じて位相を
制御した前記クロック信号を発生する制御発振手段
（８）とを有することを特徴とするＰＬＬ回路。 - 【請求項３】 前記比較基準信号選択手段（６）は、 前記複合映像信号を入力して、前記垂直ブランキング期
間を検出する垂直ブランキング検出手段（２６）と、 前記垂直ブランキング期間以外は前記第１の比較基準信
号を選択し、前記垂直ブランキング期間は前記第２の比
較基準信号を選択し、比較基準信号としてＰＬＬ手段
（３′）に供給する選択手段（３３）とを有する請求項
２に記載のＰＬＬ回路。 - 【請求項４】 前記位相同期ループは、 前記クロック信号の位相を前記比較基準信号の位相と比
較するために分周する分周手段（３１，３６，３５）を
有し、 該分周手段（３１，３６，３５）は、 前記第１の比較基準信号と位相比較するための第１の分
周手段（３１）と、 前記第２の比較基準信号と位相比較するための第２の分
周手段（３６）と、 前記垂直ブランキング期間以外は前記第１の分周手段
（３１）の出力を選択し、前記垂直ブランキング期間は
前記第２の分周手段（３６）の出力を選択して、前記比
較基準信号の位相との比較対象として前記位相比較手段
（７）に供給する請求項３に記載のＰＬＬ回路。 - 【請求項５】 比較基準となる基準クロック信号の周波
数に関する第１の周波数情報を入力して、該基準クロッ
ク信号に同期する再生クロック信号を発生するＰＬＬ回
路において、 増幅手段（１２）の出力に応じた周波数となるように前
記再生クロック信号を出力する制御発振手段（１４）
と、 前記再生クロック信号を入力して、前記第１の周波数情
報との比較のために、前記再生クロック信号の周波数に
関する第２の周波数情報を発生するループバック信号発
生手段（１５）と、 前記第１および第２の周波数情報を入力して、前記基準
クロック信号と前記再生クロック信号の周波数の差の情
報を出力する周波数比較手段（１１）と、 前記差の情報を増幅する前記増幅手段（１２）と、 前記差の情報の符号の変化を検出して、該符号の変化時
には前記増幅手段（１２）の増幅のゲインを抑制する符
号変化時ゲイン制御手段（１３）とを有することを特徴
とするＰＬＬ回路。 - 【請求項６】 比較基準となる基準クロック信号の周波
数に関する第１の周波数情報を周期的に入力して、該基
準クロック信号に同期する再生クロック信号を発生する
ＰＬＬ回路において、 積算手段（５３）の出力に応じた周波数となるように前
記再生クロック信号を出力する制御発振手段（５１）
と、 前記再生クロック信号を入力して、前記第１の周波数情
報との比較のために、前記再生クロック信号の周波数に
関する第２の周波数情報を周期的に発生するループバッ
ク信号発生手段（５２）と、 前記第１および第２の周波数情報を入力して、前記基準
クロック信号と前記再生クロック信号の周波数の差の情
報を周期的に出力する周波数比較手段（４１）と、 前記差の情報を増幅する増幅手段（４３）と、 前記増幅手段（４３）の出力を順次積算する前記積算手
段（５３）と、 前記差の情報の符号の変化を検出して、該符号の変化時
には前記増幅手段（４３）の増幅のゲインを抑制する符
号変化時ゲイン制御手段（４４）とを有することを特徴
とするＰＬＬ回路。 - 【請求項７】 比較基準となる基準クロック信号の周波
数に関する第１の周波数情報を入力して、該基準クロッ
ク信号に同期する再生クロック信号を発生するＰＬＬ回
路において、 増幅手段（１２）の出力に応じた周波数となるように前
記再生クロック信号を出力する制御発振手段（１４）
と、 前記再生クロック信号を入力して、前記第１の周波数情
報との比較のために、前記再生クロック信号の周波数に
関する第２の周波数情報を発生するループバック信号発
生手段（１３）と、 前記第１および第２の周波数情報を入力して、前記基準
クロック信号と前記再生クロック信号の周波数の差の情
報を出力する周波数比較手段（１１）と、 前記差の情報を増幅する前記増幅手段（１２）と、 前記差の情報の絶対値を検出して、該絶対値が所定の値
を超えるときに、前記増幅手段（１２）のゲインを低下
させる差分検出・ゲイン制御手段（１６）を有すること
を特徴とするＰＬＬ回路。 - 【請求項８】 比較基準となる基準クロック信号の周波
数に関する第１の周波数情報を周期的に入力して、該基
準クロック信号に同期する再生クロック信号を発生する
ＰＬＬ回路において、 積算手段（５３）の出力に応じた周波数となるように前
記再生クロック信号を出力する制御発振手段（５１）
と、 前記再生クロック信号を入力して、前記第１の周波数情
報との比較のために、前記再生クロック信号の周波数に
関する第２の周波数情報を周期的に発生するループバッ
ク信号発生手段（５２）と、 前記第１および第２の周波数情報を入力して、前記基準
クロック信号と前記再生クロック信号の周波数の差の情
報を周期的に出力する周波数比較手段（４１）と、 前記差の情報を増幅する増幅手段（４３）と、 前記増幅手段（４３）の出力を順次積算する前記積算手
段（５３）と、 前記積算手段（５３）における前回の出力と今回の出力
との差分を演算する演算手段（４７）と、 前記前回の出力と今回の出力との差分差の情報の絶対値
を検出して、該絶対値が所定の値を超えるときに、前記
増幅手段（４３）のゲインを低下させる差分検出・ゲイ
ン制御手段（４４）を有することを特徴とするＰＬＬ回
路。 - 【請求項９】 比較基準となる基準クロック信号の周波
数に関する第１の周波数情報を入力して、該基準クロッ
ク信号に同期する再生クロック信号を発生するＰＬＬ回
路において、 増幅手段（１２）の出力に応じた周波数となるように前
記再生クロック信号を出力する制御発振手段（１４）
と、 前記再生クロック信号を入力して、前記第１の周波数情
報との比較のために、前記再生クロック信号の周波数に
関する第２の周波数情報を発生するループバック信号発
生手段（１３）と、 前記第１および第２の周波数情報を入力して、前記基準
クロック信号と前記再生クロック信号の周波数の差の情
報を出力する周波数比較手段（１１）と、 前記差の情報を増幅する前記増幅手段（１２）と、 前記基準クロック信号の断情報を入力すると前記増幅手
段（１２）の増幅のゲインを抑制する基準入力断時・ゲ
イン制御手段（１７）とを有することを特徴とするＰＬ
Ｌ回路。 - 【請求項１０】 比較基準となる基準クロック信号の周
波数に関する第１の周波数情報を周期的に入力して、該
基準クロック信号に同期する再生クロック信号を発生す
るＰＬＬ回路において、 積算手段（５３）の出力に応じた周波数となるように前
記再生クロック信号を出力する制御発振手段（５１）
と、 前記再生クロック信号を入力して、前記第１の周波数情
報との比較のために、前記再生クロック信号の周波数に
関する第２の周波数情報を周期的に発生するループバッ
ク信号発生手段（５２）と、 前記第１および第２の周波数情報を入力して、前記基準
クロック信号と前記再生クロック信号の周波数の差の情
報を周期的に出力する周波数比較手段（４１）と、 前記差の情報を増幅する増幅手段（４３）と、 前記増幅手段（４３）の出力を順次積算する前記積算手
段（５３）と、 前記基準クロック信号の断情報を入力すると前記増幅手
段（４３）の増幅のゲインを抑制する基準入力断時・ゲ
イン制御手段（４４）とを有することを特徴とするＰＬ
Ｌ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333478A JPH09182100A (ja) | 1995-12-21 | 1995-12-21 | Ｐｌｌ回路 |
| US08/694,547 US5896180A (en) | 1995-12-21 | 1996-08-09 | Phase-locked loop circuit for generating stable clock signal for use in regeneration of picture signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333478A JPH09182100A (ja) | 1995-12-21 | 1995-12-21 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09182100A true JPH09182100A (ja) | 1997-07-11 |
Family
ID=18266525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7333478A Pending JPH09182100A (ja) | 1995-12-21 | 1995-12-21 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5896180A (ja) |
| JP (1) | JPH09182100A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0829983A2 (en) * | 1996-09-13 | 1998-03-18 | Nec Corporation | Clock extraction circuit from NRZ data |
| JP2006254041A (ja) * | 2005-03-10 | 2006-09-21 | Ikegami Tsushinki Co Ltd | クロック再生情報生成回路及びクロック再生回路 |
| JP2012075000A (ja) * | 2010-09-29 | 2012-04-12 | Toshiba Corp | 位相同期回路及び無線機 |
| US8284148B2 (en) | 2007-03-09 | 2012-10-09 | Nec Corporation | Clockless transmission system and clockless transmission method |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246440B1 (en) * | 1998-05-14 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Circuit for generating a reference signal |
| US6351289B1 (en) * | 1998-11-24 | 2002-02-26 | Winbond Electronics Corp. | Method and apparatus that generates VBI data coding waveforms |
| US7095793B2 (en) * | 2000-01-07 | 2006-08-22 | Mario Hieb | Digital exciter/phasor/transmitter for directional antennal system |
| KR100604907B1 (ko) * | 2004-10-05 | 2006-07-28 | 삼성전자주식회사 | 데이터 인에이블 신호로부터 발생되는 수평/수직 동기신호로부터 신호의 안정성 여부를 판별하는 평판 표시장치의 싱크 프로세서 |
| US7538620B1 (en) * | 2007-11-13 | 2009-05-26 | Harris Corporation | Phase lock control system for a voltage controlled oscillator |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739598B2 (ja) * | 1974-04-23 | 1982-08-21 | ||
| FR2538656B1 (fr) * | 1982-12-23 | 1985-06-07 | Thomson Csf | Procede et circuit d'asservissement en frequence et en phase d'un oscillateur local en television |
| JPS61202378A (ja) * | 1985-03-05 | 1986-09-08 | Matsushita Electric Ind Co Ltd | デイジタル位相同期装置 |
| US4769704A (en) * | 1985-06-04 | 1988-09-06 | Matsushita Electric Industrial Co., Ltd. | Synchronization signal generator |
| JPH0697792B2 (ja) * | 1985-12-13 | 1994-11-30 | パイオニア株式会社 | 映像信号再生装置 |
| JPS6384393A (ja) * | 1986-09-29 | 1988-04-14 | Matsushita Electric Ind Co Ltd | 色信号処理回路 |
| JPH0832059B2 (ja) * | 1987-03-09 | 1996-03-27 | 株式会社日立製作所 | ディジタルテレビジョン信号処理装置 |
| JPS6432590A (en) * | 1987-07-28 | 1989-02-02 | Nec Corp | Magnetic recording and reproducing circuit |
| US4847678A (en) * | 1988-01-11 | 1989-07-11 | Eastman Kodak Company | Dual mode gen-lock system which automatically locks to color burst or to sync information |
-
1995
- 1995-12-21 JP JP7333478A patent/JPH09182100A/ja active Pending
-
1996
- 1996-08-09 US US08/694,547 patent/US5896180A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0829983A2 (en) * | 1996-09-13 | 1998-03-18 | Nec Corporation | Clock extraction circuit from NRZ data |
| EP0829983A3 (en) * | 1996-09-13 | 2001-12-19 | Nec Corporation | Clock extraction circuit from NRZ data |
| JP2006254041A (ja) * | 2005-03-10 | 2006-09-21 | Ikegami Tsushinki Co Ltd | クロック再生情報生成回路及びクロック再生回路 |
| JP4613080B2 (ja) * | 2005-03-10 | 2011-01-12 | 池上通信機株式会社 | クロック再生情報生成回路及びクロック再生回路 |
| US8284148B2 (en) | 2007-03-09 | 2012-10-09 | Nec Corporation | Clockless transmission system and clockless transmission method |
| JP2012075000A (ja) * | 2010-09-29 | 2012-04-12 | Toshiba Corp | 位相同期回路及び無線機 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5896180A (en) | 1999-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09182100A (ja) | Ｐｌｌ回路 | |
| JPH10164395A (ja) | 映像表示装置 | |
| KR100315246B1 (ko) | 디지털 표시 장치용 위상 동기 루프 회로 | |
| JP3356244B2 (ja) | テレビジョン信号受信装置 | |
| JP3251213B2 (ja) | フェーズ・ロックド・ループ回路 | |
| JP2003177734A (ja) | 映像処理のためのコスト信号発生方法及び装置 | |
| US5126854A (en) | Phase lock circuit for generating a phase synched synchronizing video signal | |
| US5018015A (en) | Adaptive keyed synchronous detector | |
| JP4652855B2 (ja) | クロック再生装置 | |
| KR100677202B1 (ko) | 고화질 디지털 티브이의 적응형 클럭 발생장치 | |
| JP2884643B2 (ja) | 位相同期クロック生成装置 | |
| JP3165952B2 (ja) | ディジタル自動微同調回路 | |
| JP4663134B2 (ja) | アナログ・ビデオ信号のａ／ｄ変換装置および方法 | |
| JPH10210375A (ja) | 画像同期信号の有無判定方法及び同期信号検出システム | |
| JP3117804B2 (ja) | 水平同期再生装置 | |
| JP3456712B2 (ja) | 複合映像信号検出回路 | |
| JP2641290B2 (ja) | クロック発生装置 | |
| KR100195086B1 (ko) | 위상동기 루프 주파수 신서사이저 회로 | |
| JPH07142998A (ja) | 位相同期回路 | |
| JPH06189157A (ja) | ジッタ軽減方法 | |
| JP2005294981A (ja) | 位相同期回路 | |
| JPS63203064A (ja) | ビデオカメラの同期信号発生装置 | |
| JPH06268887A (ja) | 外部同期装置 | |
| JPH02302189A (ja) | 水平同期回路 | |
| JPH02302190A (ja) | 水平同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030624 |