JPH07142998A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH07142998A JPH07142998A JP5285025A JP28502593A JPH07142998A JP H07142998 A JPH07142998 A JP H07142998A JP 5285025 A JP5285025 A JP 5285025A JP 28502593 A JP28502593 A JP 28502593A JP H07142998 A JPH07142998 A JP H07142998A
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- signal
- phase
- synchronization
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- synchronization signal
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- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】位相引き込み動作を正確で迅速に得るようにす
る。 【構成】ＨＤ位相比較器５は、ＶＣＸＯ３の出力を分周
することにより得られる内部ＨＤ信号と、Ａ／Ｄ変換器
２からの外部ＨＤ信号との位相誤差信号を得てこれをア
クティブフィルタ１０に供給する。アクティブフィルタ
１０の平滑出力は、ＶＣＸＯ３の制御端子に供給され
る。ＦＰ位相比較器９は、ＶＣＸＯ３の出力を分周する
ことにより得られる内部ＦＰ信号と、Ａ／Ｄ変換器２か
らの外部ＦＰ信号との位相一致不一致出力を得て、不一
致の場合は、アクティブフィルタ１０から基準の直流電
圧がＶＣＸＯ３の制御端子に供給される。
る。 【構成】ＨＤ位相比較器５は、ＶＣＸＯ３の出力を分周
することにより得られる内部ＨＤ信号と、Ａ／Ｄ変換器
２からの外部ＨＤ信号との位相誤差信号を得てこれをア
クティブフィルタ１０に供給する。アクティブフィルタ
１０の平滑出力は、ＶＣＸＯ３の制御端子に供給され
る。ＦＰ位相比較器９は、ＶＣＸＯ３の出力を分周する
ことにより得られる内部ＦＰ信号と、Ａ／Ｄ変換器２か
らの外部ＦＰ信号との位相一致不一致出力を得て、不一
致の場合は、アクティブフィルタ１０から基準の直流電
圧がＶＣＸＯ３の制御端子に供給される。
Description
【０００１】
【産業上の利用分野】この発明は、伝送されてくる標本
化クロックの位相を検出する回路に関し、特に画像信号
に付加される同期信号から正確なクロック位相を安定し
て検出するのに適した位相同期回路に関する。
化クロックの位相を検出する回路に関し、特に画像信号
に付加される同期信号から正確なクロック位相を安定し
て検出するのに適した位相同期回路に関する。
【０００２】
【従来の技術】近年、世界各国においてテレビジョン画
面の走査線を現行方式の２倍以上として水平走査線数を
１０００本以上で表示する高品位テレビジョンの開発が
進められている。わが国では、日本放送協会（ＮＨＫ）
により提案されている高品位テレビジョンの新しい伝送
方式としてＭＵＳＥ(Mulitiple Sub-nyquist SamplingE
ncoding) 方式が知られている。
面の走査線を現行方式の２倍以上として水平走査線数を
１０００本以上で表示する高品位テレビジョンの開発が
進められている。わが国では、日本放送協会（ＮＨＫ）
により提案されている高品位テレビジョンの新しい伝送
方式としてＭＵＳＥ(Mulitiple Sub-nyquist SamplingE
ncoding) 方式が知られている。
【０００３】ＭＵＳＥ方式では、サンプリングクロック
そのものは伝送されておらず、代わりに同期信号として
図４（Ａ）、（Ｂ）に示すようなＦＰ（フレームパル
ス）信号及びＨＤ（水平同期）信号が伝送されている。
ＦＰ信号は、１１２５本の水平走査線から構成される１
フレームの隣り合う２本の水平走査線に挿入されてい
る。まず４クロック期間毎に信号の最高レベルと最低レ
ベルとに反転するパルスが１７．５対ありその後に１６
クロック期間の最高または最低レベルのパルスが設けら
れ、さらにその後に８クロック期間その前の部分と反転
したパルスが設けられている。
そのものは伝送されておらず、代わりに同期信号として
図４（Ａ）、（Ｂ）に示すようなＦＰ（フレームパル
ス）信号及びＨＤ（水平同期）信号が伝送されている。
ＦＰ信号は、１１２５本の水平走査線から構成される１
フレームの隣り合う２本の水平走査線に挿入されてい
る。まず４クロック期間毎に信号の最高レベルと最低レ
ベルとに反転するパルスが１７．５対ありその後に１６
クロック期間の最高または最低レベルのパルスが設けら
れ、さらにその後に８クロック期間その前の部分と反転
したパルスが設けられている。
【０００４】一方、ＨＤ信号は、映像信号の水平ブラン
キング期間に多重されており、１Ｈ毎に反転して水平基
準位相点であるサンプル番号（６）で立ち上がるかまた
は立ち下がる波形である。１水平走査線は、サンプリン
グクロック周期をＴ（Ｔ＝１／１６．２ＭＨｚ）として
４８０Ｔであり、ＨＤ信号期間であるサンプル点（２）
から（１０）まで振幅が規定されている。サンプル点
（１）の振幅は直前の信号レベルとＨＤ波形のサンプル
点（２）のレベルとの平均値であり、サンプル点（１
１）の振幅は直後の信号レベルとＨＤ波形のサンプル点
（１０）のレベルとの平均値である。
キング期間に多重されており、１Ｈ毎に反転して水平基
準位相点であるサンプル番号（６）で立ち上がるかまた
は立ち下がる波形である。１水平走査線は、サンプリン
グクロック周期をＴ（Ｔ＝１／１６．２ＭＨｚ）として
４８０Ｔであり、ＨＤ信号期間であるサンプル点（２）
から（１０）まで振幅が規定されている。サンプル点
（１）の振幅は直前の信号レベルとＨＤ波形のサンプル
点（２）のレベルとの平均値であり、サンプル点（１
１）の振幅は直後の信号レベルとＨＤ波形のサンプル点
（１０）のレベルとの平均値である。
【０００５】上記の同期信号からサンプリングクロック
を再生するためには、受信される映像信号を一方の入力
とする位相比較器と、この位相比較器の出力をループフ
ィルタを介してＤ／Ａ変換し、その出力により発振周波
数が制御される電圧制御発振器からなる位相同期回路を
用いて行われる。具体的には、入力映像信号から検出し
たＦＰ信号によりＨＤ区間を特定した後、ＨＤ信号の位
相誤差を所定の範囲以内にし、次に入力映像信号中のＨ
Ｄ信号と電圧制御発振器の出力により内部で形成した内
部ＨＤ信号との位相比較により得られた位相誤差信号で
電圧制御発振器を制御してサンプリングクロックの位相
誤差を極めて零に近い値に引き込む。このようにして、
受信側では送信側のサンプリングクロックに正確に同期
したクロックが再生される。
を再生するためには、受信される映像信号を一方の入力
とする位相比較器と、この位相比較器の出力をループフ
ィルタを介してＤ／Ａ変換し、その出力により発振周波
数が制御される電圧制御発振器からなる位相同期回路を
用いて行われる。具体的には、入力映像信号から検出し
たＦＰ信号によりＨＤ区間を特定した後、ＨＤ信号の位
相誤差を所定の範囲以内にし、次に入力映像信号中のＨ
Ｄ信号と電圧制御発振器の出力により内部で形成した内
部ＨＤ信号との位相比較により得られた位相誤差信号で
電圧制御発振器を制御してサンプリングクロックの位相
誤差を極めて零に近い値に引き込む。このようにして、
受信側では送信側のサンプリングクロックに正確に同期
したクロックが再生される。
【０００６】
【発明が解決しようとする課題】上記のような位相同期
回路の構成において、同期外れ状態ではアナログ積分回
路のＤＣゲインが大きい場合、発振器のコントロール電
圧がＶDD（電源電圧）あるいはＶSS（ＧＮＤ）のどちら
か一方に固定し、発振周波数が所望の値から大きくずれ
てしまう。その結果、ＨＤ位相比較器にてＰＬＬ（位相
ロックループ）の引き込みが正常に行われなくなり、引
き込み時間が非常に長くなるという問題点を有してい
る。そこでこの発明は、位相引き込み動作が正確で迅速
に得られるようにした位相同期回路を提供することを目
的とする。
回路の構成において、同期外れ状態ではアナログ積分回
路のＤＣゲインが大きい場合、発振器のコントロール電
圧がＶDD（電源電圧）あるいはＶSS（ＧＮＤ）のどちら
か一方に固定し、発振周波数が所望の値から大きくずれ
てしまう。その結果、ＨＤ位相比較器にてＰＬＬ（位相
ロックループ）の引き込みが正常に行われなくなり、引
き込み時間が非常に長くなるという問題点を有してい
る。そこでこの発明は、位相引き込み動作が正確で迅速
に得られるようにした位相同期回路を提供することを目
的とする。
【０００７】
【課題を解決するための手段】この発明は、クロック信
号の１／ｍ（ｍは１より大きな整数）倍の周波数の第１
の同期信号と、クロック信号の１／（ｍ×ｎ）（ｎは１
より大きな整数）倍の周波数の第２の同期信号とが付加
された信号を受け前記クロック信号に対して安定して同
期した内部クロック信号を再生する位相同期回路におい
て、前記第１の同期信号と受信側で再生する第１の再生
同期信号との位相を比較する位相比較器と、前記第２の
同期信号の存在するタイミングを検出する手段と、検出
されたタイミングと受信側で再生する第２の再生同期信
号のタイミングとの比較を行い同期が外れていることを
検出する同期外れ検出手段と、前記位相比較器の出力を
電圧制御発振器の制御電圧に変換するアナログ積分回路
と、その出力により発振周波数が制御され所望の周波数
を発振する電圧制御発振器と、前記同期外れ検出手段に
より検出された信号により同期が外れていると検出され
たときには、前記アナログ積分回路の直流ゲインを大き
くして位相ロックループの引き込み位相誤差を小さくす
る手段とを備えるものである。
号の１／ｍ（ｍは１より大きな整数）倍の周波数の第１
の同期信号と、クロック信号の１／（ｍ×ｎ）（ｎは１
より大きな整数）倍の周波数の第２の同期信号とが付加
された信号を受け前記クロック信号に対して安定して同
期した内部クロック信号を再生する位相同期回路におい
て、前記第１の同期信号と受信側で再生する第１の再生
同期信号との位相を比較する位相比較器と、前記第２の
同期信号の存在するタイミングを検出する手段と、検出
されたタイミングと受信側で再生する第２の再生同期信
号のタイミングとの比較を行い同期が外れていることを
検出する同期外れ検出手段と、前記位相比較器の出力を
電圧制御発振器の制御電圧に変換するアナログ積分回路
と、その出力により発振周波数が制御され所望の周波数
を発振する電圧制御発振器と、前記同期外れ検出手段に
より検出された信号により同期が外れていると検出され
たときには、前記アナログ積分回路の直流ゲインを大き
くして位相ロックループの引き込み位相誤差を小さくす
る手段とを備えるものである。
【０００８】
【作用】上記の手段により、無信号から信号が入力され
たときに、同期状態が大きくずれることがなく、ＦＰ信
号が検出されたと同時にすばやくＨＤ同期信号を検出で
き、それと同時に安定した正確なサンプリングクロック
の再生ができる。
たときに、同期状態が大きくずれることがなく、ＦＰ信
号が検出されたと同時にすばやくＨＤ同期信号を検出で
き、それと同時に安定した正確なサンプリングクロック
の再生ができる。
【０００９】
【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の一実施例である。復調された
ＭＵＳＥ方式の信号は、入力端子１に供給される。この
信号がアナログデジタル（Ａ／Ｄ）変換器２に供給され
る。また、基準発振周波数が例えば３２．４ＭＨｚの電
圧制御発振器（ＶＣＸＯ）３からのクロック信号を１／
２分周回路４に入力し、２分周された信号をＡ／Ｄ変換
器２に入力する。１／２分周回路４は、例えば３２．４
ＭＨｚのクロック信号を入力すると１６．２ＭＨｚのク
ロック信号として出力される。Ａ／Ｄ変換器２では、上
記１６．２ＭＨｚのサンプリング・クロック信号で動作
し、ＭＵＳＥ信号をデジタル信号に変換する。ＶＣＸＯ
３からのクロック信号は、出力端子１４にも出力され
る。
明する。図１はこの発明の一実施例である。復調された
ＭＵＳＥ方式の信号は、入力端子１に供給される。この
信号がアナログデジタル（Ａ／Ｄ）変換器２に供給され
る。また、基準発振周波数が例えば３２．４ＭＨｚの電
圧制御発振器（ＶＣＸＯ）３からのクロック信号を１／
２分周回路４に入力し、２分周された信号をＡ／Ｄ変換
器２に入力する。１／２分周回路４は、例えば３２．４
ＭＨｚのクロック信号を入力すると１６．２ＭＨｚのク
ロック信号として出力される。Ａ／Ｄ変換器２では、上
記１６．２ＭＨｚのサンプリング・クロック信号で動作
し、ＭＵＳＥ信号をデジタル信号に変換する。ＶＣＸＯ
３からのクロック信号は、出力端子１４にも出力され
る。
【００１０】Ａ／Ｄ変換器２から出力される上記のデジ
タル信号は、２分配され、一方はＨＤ位相比較器５へ、
他方はＦＰ（フレームパルス）検出回路６へ入力され
る。また、ＶＣＸＯ３からのクロック信号は１／９６０
分周回路７に入力され、ここで分周された信号はＨＤ位
相比較器５へ入力される。１／９６０分周回路７から出
力される信号は、ＭＵＳＥ信号のＨＤ（水平同期）信号
と等しい周期の内部ＨＤ信号となる。ＨＤ位相比較器５
では、映像信号中のＨＤ映像信号部分の基準位相点と内
部ＨＤ信号との位相比較が行われ、両者の差が位相誤差
信号として出力される。
タル信号は、２分配され、一方はＨＤ位相比較器５へ、
他方はＦＰ（フレームパルス）検出回路６へ入力され
る。また、ＶＣＸＯ３からのクロック信号は１／９６０
分周回路７に入力され、ここで分周された信号はＨＤ位
相比較器５へ入力される。１／９６０分周回路７から出
力される信号は、ＭＵＳＥ信号のＨＤ（水平同期）信号
と等しい周期の内部ＨＤ信号となる。ＨＤ位相比較器５
では、映像信号中のＨＤ映像信号部分の基準位相点と内
部ＨＤ信号との位相比較が行われ、両者の差が位相誤差
信号として出力される。
【００１１】図２（Ａ）は、ＨＤ位相比較器５の具体的
な構成である。Ａ／Ｄ変換器２の出力は、縦続接続され
たシフトレジスタ５１〜５４の初段に供給される。また
Ａ／Ｄ変換器２の出力は、加算器５５に入力される。加
算器５５にはさらにシフトレジスタ５４の出力も入力さ
れている。×（−１）を乗数とする係数器５７にはシフ
トレジスタ５２の出力が供給されている。加算器５５の
出力は、係数器５６で１／２倍されて加算器５８に入力
される。加算器５８には係数器５７の出力が入力されて
いる。加算器５８の出力はシフトレジスタ５９に供給さ
れている。
な構成である。Ａ／Ｄ変換器２の出力は、縦続接続され
たシフトレジスタ５１〜５４の初段に供給される。また
Ａ／Ｄ変換器２の出力は、加算器５５に入力される。加
算器５５にはさらにシフトレジスタ５４の出力も入力さ
れている。×（−１）を乗数とする係数器５７にはシフ
トレジスタ５２の出力が供給されている。加算器５５の
出力は、係数器５６で１／２倍されて加算器５８に入力
される。加算器５８には係数器５７の出力が入力されて
いる。加算器５８の出力はシフトレジスタ５９に供給さ
れている。
【００１２】Ａ／Ｄ変換器２から出力されるデジタル信
号は４段のシフトレジスタ５１〜５４、係数器５６、５
７、加算器５５、５８、シフトレジスタ５９により演算
が行われる。シフトレジスタ５１〜５４は、Ａ／Ｄ変換
器２と等しい１６．２ＭＨｚのサンプリングクロックで
動作し、シフトレジスタ５９はＶＣＸＯ３からのクロッ
クを１／９６０分周して得られた内部ＨＤ信号をクロッ
クとして動作する。例えば図３に示すＨＤ波形におい
て、サンプル点（４）のレベル“Ａ”、（６）のレベル
“Ｃ”、そして（８）のレベル“Ｂ”とを検出し、Ｃ−
｛（Ａ＋Ｂ）／２｝の演算を行う。これによりサンプル
点（６）の値が１２８／２５６レベルからどれだけずれ
ているかが検出できる。ＨＤ位相比較器５で行われる演
算の特性図を図２（Ｂ）に示す。図のようにＨＤ信号に
よる位相同期は、予め同期時点から±２クロック期間内
になければ引き込み動作が行われない。そこで予め引き
込んでおくためのフレーム同期を行う。
号は４段のシフトレジスタ５１〜５４、係数器５６、５
７、加算器５５、５８、シフトレジスタ５９により演算
が行われる。シフトレジスタ５１〜５４は、Ａ／Ｄ変換
器２と等しい１６．２ＭＨｚのサンプリングクロックで
動作し、シフトレジスタ５９はＶＣＸＯ３からのクロッ
クを１／９６０分周して得られた内部ＨＤ信号をクロッ
クとして動作する。例えば図３に示すＨＤ波形におい
て、サンプル点（４）のレベル“Ａ”、（６）のレベル
“Ｃ”、そして（８）のレベル“Ｂ”とを検出し、Ｃ−
｛（Ａ＋Ｂ）／２｝の演算を行う。これによりサンプル
点（６）の値が１２８／２５６レベルからどれだけずれ
ているかが検出できる。ＨＤ位相比較器５で行われる演
算の特性図を図２（Ｂ）に示す。図のようにＨＤ信号に
よる位相同期は、予め同期時点から±２クロック期間内
になければ引き込み動作が行われない。そこで予め引き
込んでおくためのフレーム同期を行う。
【００１３】ＦＰ信号は、図４（Ａ）に規定された波形
であり、ＦＰ検出回路６ではＡ／Ｄ変換器２の出力中に
これと一致する波形をクロック信号に応じて判別するこ
とにより検出している。ＦＰ位相比較器９では、ＦＰ検
出回路６で検出されたＦＰ信号と、１／９６０分周回路
７の出力をさらに１／１１２５分周回路８に入力して得
られるフレーム周波数（３０Ｈｚ）と等しい周期の内部
ＦＰ信号との位相比較を行い、同期はずれ状態を示す誤
差信号を出力する。
であり、ＦＰ検出回路６ではＡ／Ｄ変換器２の出力中に
これと一致する波形をクロック信号に応じて判別するこ
とにより検出している。ＦＰ位相比較器９では、ＦＰ検
出回路６で検出されたＦＰ信号と、１／９６０分周回路
７の出力をさらに１／１１２５分周回路８に入力して得
られるフレーム周波数（３０Ｈｚ）と等しい周期の内部
ＦＰ信号との位相比較を行い、同期はずれ状態を示す誤
差信号を出力する。
【００１４】ＨＤ位相比較器５から出力される位相誤差
信号は、アクティブフィルタ１０へ入力されている。位
相誤差信号は、抵抗２１ａを介して演算増幅器２２のマ
イナス入力端子に供給される。この演算増幅器２２のプ
ラス入力端子には、抵抗２１ｂ、２１ｃの分圧電位が与
えられている。抵抗２１ｂ、２１ｃは、電源と接地間に
直列接続されている。演算増幅器２２のマイナス入力端
子と出力端子間には、コンデンサ２１ｆ、抵抗２１ｄの
直列回路が接続されている。またこの直列回路と並列に
抵抗２１ｅとスイッチ１２の直列回路が設けられてい
る。アクティブフィルタ１０の出力は、抵抗１１ａを介
して演算増幅器１３のマイナス入力端子に供給される。
この演算増幅器１３のプラス入力端子には抵抗１１ｂと
１１ｃの分圧電位が与えられている。抵抗１１ｂと１１
ｃとは電源と接地間に直列接続されている。演算増幅器
１３の出力は、電圧制御発振器３の制御端子に接続され
ている。アクティブフィルタ１０は、入力される信号を
増幅し、ループゲインを大きくとることと、フィードバ
ックループの安定化を行っている。
信号は、アクティブフィルタ１０へ入力されている。位
相誤差信号は、抵抗２１ａを介して演算増幅器２２のマ
イナス入力端子に供給される。この演算増幅器２２のプ
ラス入力端子には、抵抗２１ｂ、２１ｃの分圧電位が与
えられている。抵抗２１ｂ、２１ｃは、電源と接地間に
直列接続されている。演算増幅器２２のマイナス入力端
子と出力端子間には、コンデンサ２１ｆ、抵抗２１ｄの
直列回路が接続されている。またこの直列回路と並列に
抵抗２１ｅとスイッチ１２の直列回路が設けられてい
る。アクティブフィルタ１０の出力は、抵抗１１ａを介
して演算増幅器１３のマイナス入力端子に供給される。
この演算増幅器１３のプラス入力端子には抵抗１１ｂと
１１ｃの分圧電位が与えられている。抵抗１１ｂと１１
ｃとは電源と接地間に直列接続されている。演算増幅器
１３の出力は、電圧制御発振器３の制御端子に接続され
ている。アクティブフィルタ１０は、入力される信号を
増幅し、ループゲインを大きくとることと、フィードバ
ックループの安定化を行っている。
【００１５】今、抵抗１１ｂ、１１ｃの中点電圧Ｘを
２．５Ｖ、電源電圧ＶCCを＋５Ｖとする。またＶＣＸＯ
３は、基準電圧が例えば＋２．５Ｖのとき、３２．４Ｍ
Ｈｚで発振するものとする。スイッチ１２は、ＦＰ位相
比較器９から出力される前述の誤差信号を元に開閉制御
される。
２．５Ｖ、電源電圧ＶCCを＋５Ｖとする。またＶＣＸＯ
３は、基準電圧が例えば＋２．５Ｖのとき、３２．４Ｍ
Ｈｚで発振するものとする。スイッチ１２は、ＦＰ位相
比較器９から出力される前述の誤差信号を元に開閉制御
される。
【００１６】フレームパルスが検出されていないとき
は、スイッチ１２は短絡している。このときのアクティ
ブフィルタ１０のＤＣゲインＧ１は、Ｇ１＝抵抗２１ｅ
／抵抗２１ａである。フレームパルスが検出されたとき
には、スイッチ１２は開放される。そのときアクティブ
フィルタ１０のＤＣゲインは、演算増幅器２２のオープ
ンループゲインと等しくなる。
は、スイッチ１２は短絡している。このときのアクティ
ブフィルタ１０のＤＣゲインＧ１は、Ｇ１＝抵抗２１ｅ
／抵抗２１ａである。フレームパルスが検出されたとき
には、スイッチ１２は開放される。そのときアクティブ
フィルタ１０のＤＣゲインは、演算増幅器２２のオープ
ンループゲインと等しくなる。
【００１７】無信号時、すなわちフレームパルスが検出
されていないときには、ＤＣゲインを低く抑えるとＶＣ
ＸＯ３の制御電圧をセンター付近にすることができ、フ
レームパルス及びＨＤ位相の検出をすばやく行うことが
できる。フレームパルスを検出した後は、スイッチ１２
をオープンにし、アクティブフィルタ１０のＤＣゲイン
を最大にし、引き込み位相誤差を小さくすることができ
る。
されていないときには、ＤＣゲインを低く抑えるとＶＣ
ＸＯ３の制御電圧をセンター付近にすることができ、フ
レームパルス及びＨＤ位相の検出をすばやく行うことが
できる。フレームパルスを検出した後は、スイッチ１２
をオープンにし、アクティブフィルタ１０のＤＣゲイン
を最大にし、引き込み位相誤差を小さくすることができ
る。
【００１８】この様にして、位相誤差が極めて零に近い
値に引き込まれた後、出力端子１４から送信側と位相の
等しい再生サンプリングクロックが得られる。この他に
もこの発明はその要旨を逸脱しない範囲で種々の変形実
施例が可能であることは勿論である。
値に引き込まれた後、出力端子１４から送信側と位相の
等しい再生サンプリングクロックが得られる。この他に
もこの発明はその要旨を逸脱しない範囲で種々の変形実
施例が可能であることは勿論である。
【００１９】
【発明の効果】以上説明したようにこの発明によれば、
位相引き込み動作を正確で迅速に得ることができる。
位相引き込み動作を正確で迅速に得ることができる。
【図１】この発明の一実施例を示す回路図。
【図２】図１のＨＤ位相比較器の構成及び引き込み特性
を示す図。
を示す図。
【図３】ＨＤ位相比較器の動作を説明するために示した
説明図。
説明図。
【図４】ＭＵＳＥ信号の同期信号を示す説明図。
２…Ａ／Ｄ変換器、３…電圧制御発振器、４…１／２分
周回路、５…ＨＤ位相比較器、６…ＦＰ検出回路、７…
１／９６０分周回路、８…１／１１２５分周回路、９…
ＦＰ位相比較器、１０…アクティブフィルタ、１３…演
算増幅器。
周回路、５…ＨＤ位相比較器、６…ＦＰ検出回路、７…
１／９６０分周回路、８…１／１１２５分周回路、９…
ＦＰ位相比較器、１０…アクティブフィルタ、１３…演
算増幅器。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/06 Ｚ 7/015 9182−5Ｊ Ｈ０３Ｌ 7/08 Ｌ Ｈ０４Ｎ 7/00 Ａ
Claims (3)
- 【請求項１】クロック信号の１／ｍ（ｍは１より大きな
整数）倍の周波数の第１の同期信号と、クロック信号の
１／（ｍ×ｎ）（ｎは１より大きな整数）倍の周波数の
第２の同期信号とが付加された信号を受け前記クロック
信号に対して安定して同期した内部クロック信号を再生
する位相同期回路において、 前記第１の同期信号と受信側で再生する第１の再生同期
信号との位相を比較する位相比較器と、 前記第２の同期信号の存在するタイミングを検出する手
段と、 検出されたタイミングと受信側で再生する第２の再生同
期信号のタイミングとの比較を行い同期が外れているこ
とを検出する同期外れ検出手段と、 前記位相比較器の出力を電圧制御発振器の制御電圧に変
換するアナログ積分回路と、 その出力により発振周波数が制御され所望の周波数を発
振する電圧制御発振器と、 前記同期外れ検出手段により検出された信号により同期
が外れていると検出されたときには、前記アナログ積分
回路の直流ゲインを大きくして位相ロックループの引き
込み位相誤差を小さくする手段とを具備したことを特徴
とする位相同期回路。 - 【請求項２】電圧制御発振器の出力を分周して第１の内
部同期信号と、この第１の内部同期信号よりも周波数の
低い第２の内部同期信号を生成する内部同期信号作成手
段と、 前記第１と第２の内部同期信号とそれぞれ同じ周波数の
第１、第２の外部同期信号を含む外部信号が導入され、
前記第１の内部同期信号と第１の外部同期信号との位相
比較を行いその位相誤差を得る第１の位相比較手段と、 前記第２の内部同期信号と、第２の外部同期信号との位
相比較を行いその位相の一致不一致判定出力を得る第２
の位相比較手段と、 前記第１の位相比較手段からの位相誤差信号を平滑して
前記電圧制御発振器に与えると共に、前記第２の位相比
較手段から不一致判定出力が得られているときは強制的
に予め設定した直流の基準電圧を前記電圧制御発振器に
与え、一致判定出力が得られたときは前記位相誤差信号
の平滑出力を与えるループフィルタ手段とを具備したこ
とを特徴とする位相同期回路。 - 【請求項３】前記第１の外部同期信号は、ＭＵＳＥ信号
の水平同期（ＨＤ）信号であり、前記第２の外部同期信
号は、ＭＵＳＥ信号のフレームパルス（ＦＰ）信号であ
ることを特徴とする請求項２記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5285025A JPH07142998A (ja) | 1993-11-15 | 1993-11-15 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5285025A JPH07142998A (ja) | 1993-11-15 | 1993-11-15 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142998A true JPH07142998A (ja) | 1995-06-02 |
Family
ID=17686186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5285025A Pending JPH07142998A (ja) | 1993-11-15 | 1993-11-15 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142998A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002027283A (ja) * | 2000-07-10 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 水平ｐｌｌ回路 |
-
1993
- 1993-11-15 JP JP5285025A patent/JPH07142998A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002027283A (ja) * | 2000-07-10 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 水平ｐｌｌ回路 |
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