JPH10285150A - 位相同期回路 - Google Patents

位相同期回路

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JPH10285150A
JPH10285150A JP8152197A JP8152197A JPH10285150A JP H10285150 A JPH10285150 A JP H10285150A JP 8152197 A JP8152197 A JP 8152197A JP 8152197 A JP8152197 A JP 8152197A JP H10285150 A JPH10285150 A JP H10285150A
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Abstract

(57)【要約】 【課題】 高調波での同期確立が発生せず、同一の符号
が連続する場合でも安定して動作する位相同期回路を提
供する。 【解決手段】 遅延ブロック１２は入力データを所定時
間遅延させる。データ変化検出ブロック１３はデータの
変化を検出すると所定時間ウインドウ信号を出力する。
マルチプレクサブロック１８は、ウインドウ信号が入力
されている間はＶＣＯクロックを、それ以外はデジタル
論理レベルを帰還信号として出力する。位相比較ブロッ
ク１４は、遅延入力データと帰還信号との位相差を検出
し、それに応じた出力をチャージポンプブロック１５へ
出力する。チャージポンプブロックの出力は低域通過フ
ィルタブロック１６を介してＶＣＯ１７に与えられ、Ｖ
ＣＯはそれに応じた周波数のＶＣＯクロックを発生す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、位相同期回路に関
し、特に、データ伝送システム等へのランダム入力デー
タからクロック信号を抽出するためのクロックリカバリ
回路に利用される位相同期回路に関する。
【０００２】
【従来の技術】位相同期ループ回路は、データ伝送シス
テムにおいて、非常に重要な構成ブロックである。この
ような位相同期ループ回路は、多くの様々な応用があ
り、例えば、装置間電送により生じた歪みを除去するた
めや、図１８に示されるようにランダム入力データから
クロック信号を再生するために使用される。
【０００３】図１８に示されるデータ及びクロック再生
ＰＬＬ回路は、特開平６−３１５０２４号公報（及び米
国特許、Ｎｏ．５５５７６４８）に開示されている。
【０００４】図１８の位相同期ループ回路（ＰＬＬ）
は、データ入力端子１８１に入力された入力データ１８
１Ａの論理状態を識別し、その結果として出力データ１
８３Ａをデータ出力端子１８２へ出力する識別回路１８
３と、入力データ１８１Ａを２逓倍する逓倍回路１８４
と、クロック出力端子１８５と識別回路１８３へクロッ
ク信号１８６Ａを供給する電圧制御発振器（ＶＣＯ）１
８６と、逓倍回路１８４からの２逓倍されたデータ１８
４ＡとＶＣＯ１８６からのクロック信号１８６Ａとの位
相を比較する位相比較回路１８７と、位相比較回路１８
７からの比較結果１８７ＡをサンプルホールドするＳ／
Ｈスイッチ回路１８８と、入力データ１８１Ａに基づい
てＳ／Ｈスイッチ回路１８８を制御するＳ／Ｈ制御信号
１８９Ａを出力する制御回路１８９と、Ｓ／Ｈスイッチ
回路１８８からの出力１８８Ａをフィルタリングし、Ｖ
ＣＯ１８６を制御する電圧信号１９０Ａとして出力する
低域通過フィルタ（ＬＰＦ）１９０とを有している。
【０００５】図１９は、図１８に示す回路の各部におけ
る動作波形を示す。入力データ１８１Ａは、逓倍回路１
８４によって波形１８４Ａに変換される。波形１８４Ａ
は、位相比較回路１８７によって、ＶＣＯ出力１８６Ａ
と比較される。これら２つの信号の位相差は、位相比較
回路４の出力１８７Ａを決定する。ＶＣＯ出力１８６Ａ
の位相が、逓倍回路１８４の出力１８４Ａの位相より進
んでいるとき、位相比較回路１８７は、その位相差に等
しい幅の正パルスのパルス列を発生する（図１９の
（Ｅ）の（ａ）に示す）。逆に、ＶＣＯ出力１８６Ａの
位相が、逓倍回路１８４の出力１８４Ａの位相より遅れ
ているとき、位相比較回路１８７は、その位相差に等し
い幅の負パルスのパルス列を発生する（図１９の（Ｅ）
の（ｃ）に示す）。２つの信号間に位相差が無いとき
は、図１９の（Ｅ）の（ｂ）に示すようにパルスは発生
しない。
【０００６】位相比較回路１８７の出力１８７Ａは、結
果的に、位相比較回路１８７とＬＰＦ１９０との間に配
置されたＳ／Ｈスイッチ回路１８８に供給される。制御
回路１８９の出力信号１８９Ａは、図１９の（Ｆ）に示
されるようなＳ／Ｈ制御信号１８９ＡとしてＳ／Ｈスイ
ッチ回路１８８へ供給される。Ｓ／Ｈ制御信号１８９Ａ
は、Ｓ／Ｈスイッチ回路１８８を、ＯＮまたはＯＦＦの
状態に切り替える。Ｓ／Ｈ制御信号１８８ＡがＯＮのと
き、このＰＬＬは、“サンプリングモード”になる。即
ち、位相比較回路の出力１８７Ａは、Ｓ／Ｈスイッチ回
路を介してＬＰＦ１９０へ入力され、このＰＬＬは通常
のＰＬＬ動作を行う。これに対し、Ｓ／Ｈ制御信号１８
８ＡがＯＦＦのとき、このＰＬＬは、“ホールディング
モード”になり、Ｓ／Ｈスイッチ回路１８８は動作を停
止し、このＰＬＬは、位相比較を中止する。
【０００７】この“ホールディングモード”は、入力デ
ータ１８１Ａが、長い連続した同一ビット（０の連続ま
たは１の連続）である場合に、ＰＬＬが初期状態に戻る
ことを防ぎ、安定した動作を継続できるようにする。
【０００８】Ｓ／Ｈスイッチ回路１８８の出力１８８Ａ
は、ＬＰＦ１９０によって、ＤＣ（直流電流）電圧１９
０Ａに変換される。ＰＬＬの負帰還動作は、逓倍回路１
８４の出力１８４ＡとＶＣＯ出力１８６Ａとの位相差が
最小となり、“位相同期状態”と呼ばれるようにする。
識別回路１８３は、再生されたクロック信号１８６Ａを
用いて、入力データ１８１Ａの論理状態を識別する。識
別回路１８３は、図１９の（Ｂ）に示す出力波形１８３
Ａを出力するために、入力データ１８１Ａの識別を行
う。
【０００９】図１８に示される位相比較回路１８７は、
実際には、ギルバートマルチプライヤー型の位相検出器
である。その回路図を図２０に示す。この回路では、２
つの乗算回路が組み合わされている。トランジスタＱ１
−Ｑ６と抵抗器Ｒ１及びＲ２からなる第１の回路は、入
力データ１８１Ａの位相とマスタフリップフロップ２０
１の出力の位相とを比較する。ここで、マスタフリップ
フロップ２０１は、識別回路１８３の一構成要素であっ
て、その出力２０１は、ＶＣＯ１８６からの出力１８６
Ａの代わりである（詳細は、特開平６−３１５０２４号
公報に記載されている）。
【００１０】また、トランジスタＱ１、Ｑ２、及びＱ５
−Ｑ８と抵抗器Ｒ１及びＲ２からなる第２の乗算回路
は、入力データの位相と９０°遅延させた入力データの
位相とを比較する。第２の乗算回路は９０°位相の異な
る２つの信号を比較するので、第２の乗算回路の平均Ｄ
Ｃ出力レベルは、入力データのマーク比のみに依存す
る。従って、第１の乗算回路の出力から第２の乗算回路
を減算すれば、マーク比の影響を取り除ける。その結
果、マーク比に依存しない、マスタフリップフロップの
出力と９０°遅延入力データとの間の位相差出力を得る
ことができる。これにより、ＶＣＯ周波数を安定して制
御することができる。
【００１１】図２１は、ＶＣＯ１８６の詳細を示す図で
ある。このＶＣＯ１８６は、エミッタカップルドマルチ
バイブレータ（emitter-coupled multivibrator ）ＶＣ
Ｏである。図２１の回路の、トランジタＱ１−Ｑ６及び
抵抗器Ｒ１−Ｒ６からなる部分は、正帰還技術を使用す
るヒステリシス比較器である。その出力は、入力信号の
振幅が所定の電圧を越えると反転する。差動入力端子を
トランジスタＱ１及びＱ２のベースとすると、出力端
は、トランジスタＱ３及びＱ４のコレクタである。この
回路の、トランジスタＱ７及びＱ８とキャパシタＣとか
らなる部分は、遅延回路である。この遅延回路の遅延
は、キャパシタＣへ流れ込む充電電流Ｉｃによって与え
られる。このＶＣＯの発振は、遅延回路を通しての出力
からヒステリシス比較器の入力への正帰還によって得ら
れる。発振周波数は、遅延回路の遅延時間と比較器のヒ
ステリシス特性によって決まり、充電電流Ｉｃを制御す
ることにより制御できる。
【００１２】なお、このＶＣＯ１８６からの出力は、２
つのフリップフロップ２１１、２１２のクロック端子に
供給される。これら２つのフリップフロップ２１１、２
１２は、識別回路１８３を構成し、一方のフリップフロ
ップ２１１は、図２０のマスタフリップフロップ２０１
に相当する。
【００１３】
【発明が解決しようとする課題】しかしながら、図１８
に示す回路は、幾つかの問題点を有している。まず第１
に、この回路は、（低域通過フィルタのＲＣ時定数を増
加させるために）大きな外部キャパシタを接続すること
無く、数十の連続した同一ビットの間、安定した同期が
得られる一方で、連続するビットの数が数百に達すると
すぐに同期を失うという問題点がある。
【００１４】詳述すると、エミッタカップルドマルチバ
イブレータＶＣＯの入力ノードでのバイポーラトランジ
スタのベース電流は、ノード９Ａの周波数（Fclk）を時
間と共に低下させる。これは、図２２のシミュレーショ
ン結果に明確に示されている。図２２のシミュレーショ
ン結果は、ワークステーション上のミックスモード動作
（mixed mode behavioral ）シミュレータ、即ちＳＡＢ
ＥＲTMを使用して実証された。ここでは、入力データ伝
送レートは、１．２５Ｇbps と仮定した。また、デバイ
スパラメータは、Ｌ＝０．３５μｍ、エピタキシャルの
無いＢｉＭＯＳプロセス、Ｖｃｃ＝１ＶにおいてｆT ＝
２０ＧＨｚ、とした。さらに、固有周波数ωn ＝１２．
６×１０6 rads/secと、減衰率ζ＝１．０とを仮定し
た。
【００１５】図２２に示すように、ＰＬＬは、データプ
リアンブル（１００％データ密度）の間に、Fclk＝１．
２５ＧＨｚで安定した同期に達する。その一方で、デー
タ密度が０になるとき（t ＞６μｓ）、Fclkは時間と共
に減衰する。この減衰は、最終的に、識別エラーの発生
前の変化の間で許されるビット数の最大値を決定する。
図２２におけるリタイミングエラーの発生は、わずか１
２４ビットのゼロの連続のあとで発生する。
【００１６】第２に、図１８に示す回路は、入力データ
周波数が、ＰＬＬの自励周波数（時間ｔ＝０のとき、初
期発振周波数）とかなり異なるとき、概して同期を確立
し損なうという問題点がある。つまり、この回路の制限
された同期引き込み範囲のために、望まれる目標の周波
数で同期を確立することができない。
【００１７】同期引き込み範囲は、同期引き込み動作が
可能な時の、目標周波数とＰＬＬの固有発振周波数との
間の最大周波数オフセットを定義する。この範囲内にお
いて、ＰＬＬは、常に同期を確立する。しかし、この引
き込み動作は遅い。図２２において、この回路は、ＰＬ
Ｌの自励周波数が１ＧＨｚに等しいとき、正確な周波数
（fclk＝１．２５ＧＨｚ）を獲得するが、その周波数が
８００ＭＨｚに等しいときは、誤った周波数を獲得す
る。動作の変化は、ＰＬＬの自励発振の一部から一部
（１ＧＨｚから８００ＭＨｚ）への変化の結果となる。
【００１８】図１８の回路における第３の問題は、高調
波での同期確立が発生することである。
【００１９】ギルバートマルチプライヤー位相検出器の
位相差出力は、そのトランジスタの平均ＯＮ時間によっ
て決まる。ここで、トランジスタの平均ＯＮ時間は、例
えば、位相比較入力信号の周波数が（ｆとｆ）のときと
（ｆと２ｆ）のときとで同じである。つまり、この回路
では、その同期電圧が入力信号のデューティサイクルに
よって決定されるので、高調波で同期が確立する。
【００２０】本発明は、高調波での同期確立が発生せ
ず、同一の符号が連続する場合でも安定して動作する位
相同期回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明の位相同期回路
は、ランダム入力データからクロック信号を抽出するた
めの位相同期回路において、前記ランダム入力データを
遅延させ遅延ランダム入力データを出力する遅延手段
と、前記ランダム入力データのデータ変化を検出してウ
インドウ信号を生成するデータ変化検出手段と、前記遅
延ランダム入力データと帰還信号との位相差を求め、位
相差に応じた出力を出力する位相差検出手段と、該位相
比較手段の出力に応じた出力電圧を発生するチャージポ
ンプ手段と、該チャージポンプ手段からの前記出力電圧
を瀘波する低域通過フィルタ手段と、該低域通過フィル
タ手段の出力電圧に応じた周波数のＶＣＯクロックを発
生する電圧制御発振器と、所定のデジタル論理レベルと
前記ＶＣＯクロックとが入力され、前記ウインドウ信号
に応答して前記所定のデジタル論理レベルまたは前記Ｖ
ＣＯクロックを、前記帰還信号として選択的に出力する
マルチプレクサ手段と、を有することを特徴とする。
【００２２】また、本発明の位相同期回路は、ランダム
入力データからクロック信号を抽出するための位相同期
回路において、入力されたランダム入力データを遅延さ
せるための遅延手段と、前記ランダム入力データのデー
タ変化を検出してウインドウ信号を出力するデータ変化
検出手段と、前記ウインドウ信号をシフトさせるための
ウィンドウシフト手段と、前記遅延手段により遅延され
たランダム入力データの位相と前記ウインドウシフト手
段によりシフトされたウインドウ信号の位相とを比較し
て、位相差に応じた出力信号を出力する位相比較手段
と、該位相比較手段からの出力信号に応答して出力電圧
を発生するチャージポンプ手段と、チャージポンプ手段
の出力電圧を瀘波する低域通過フィルタ手段と、該低域
瀘波手段の出力に応じた周波数のＶＣＯクロックを発生
する電圧制御発振器と、を有すること特徴とする。
【００２３】
【作用】本発明は、位相周波数検出器（ＰＦＤ）ブロッ
クを用いる点で、特開平６−３１５０２４号公報に開示
されたものと異なる。ＰＦＤブロックは、１又は０の連
続が、その入力信号に連続したとき、誤った周波数を獲
得するので、データとクロックの再生ＰＬＬに使用され
たことがない。本発明は、ＶＣＯとＰＦＤの間にマルチ
プレクサブロックを置くことによりＰＦＤをＰＬＬ利用
できるようにする。
【００２４】データ変化検出ブロックによって生成さ
れ、マルチプレクサブロックの選択入力へ供給されるウ
インドウ信号は、ＰＦＤブロックへの帰還信号を制御す
る。これにより、遅延データ入力と帰還信号との位相比
較をＰＦＤで行なうＰＬＬであっても、連続する同一
（１又は０）のビットを含む入力データに対して、安定
した位相同期状態を保つことができる。
【００２５】また、ＶＣＯの入力ノードでの高インピー
ダンスは、時間の経過に伴う出力クロックの周波数の低
下が発生しないことを保証し、それによって、本発明
は、数百の連続する同一ビットの間（ＬＰＦのＲＣ時定
数を増加させるための大きな外部キャパシタを必要とす
ることなく）望まれる目標周波数で安定した同期を提供
する。
【００２６】さらに、この回路は、位相周波数検出器を
利用し、ギルバートマルチプライヤ位相比較器を用いな
いので、ＰＬＬは、確実な同期引き込みと（それは無限
の引き込み範囲を持つので）、高調波での同期が無い
（同期は、ＰＦＤの両入力信号における変化エッジの数
が等しいときのみ得られるので）ことを、自動的に保証
する。
【００２７】この回路は、また、何等の不都合を招くこ
となく、周波数シンセサイザーへ容易に転換できるとい
う長所を持つ。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
【００２９】本発明の第１の実施の形態を図１に示す。
図１に示す位相同期回路は、数百の連続するビットに対
して安定した同期が一義的に得られること、同期引き込
み過程が自動的に起こること、高調波では同期しないこ
とを保証する。
【００３０】この位相同期回路は、以下から成る。
【００３１】長さｎ（＝２N −１）ビットのデジタルデ
ータ列（Ｆｄａｔａ）が入力されるデータ入力端子１
１。
【００３２】データ入力端子１１に接続され、データ入
力端子１１に入力されたデジタルデータ列を遅延させて
出力する遅延ブロック１２。
【００３３】データ入力端子１１に接続され、入力デジ
タルデータ列の変化を検出し、変化を検出すると丁度１
ビットに相当する時間だけ“ハイ”を維持するウィンド
ウ信号を出力するデータ変化検出ブロック１３。
【００３４】遅延ブロック１２からの遅延されたデータ
列信号と、帰還信号（Ｆfbk ）との位相差を検出し、そ
の位相差に基づく出力信号を出力する位相比較ブロック
１４。
【００３５】位相比較ブロック１４からの出力信号に応
答して（入力間の位相差に従って）出力電圧を発生する
チャージポンプブロック１５。
【００３６】チャージポンプブロック１５の出力電圧に
よって、充電または放電する低域通過フィルタブロック
１６。
【００３７】低域通過フィルタブロック１６の出力（Ｖ
cnt ）に応答してバイアスを発生するバイアス発生器
（ＢＧ）と、バイアスに対応する周波数のクロック信号
（Ｆclk ）を発生する電流制御発振器（ＣＣＯ）とを含
む電圧制御発振器（ＶＣＯ）１７。
【００３８】ＶＣＯ１７と位相比較ブロック１４との間
に配置されたマルチプレクサブロック１８。このマルチ
プレクサブロック１８は、入力される“デジタル論理レ
ベル”またはクロック信号（Ｆclk ）の内の一方を位相
比較ブロック１４へ帰還信号（Ｆfbk ）として出力す
る。この選択は、マルチプレクサブロック１８の選択入
力（SEL ）に入力されるデータ変化検出ブロック１３か
らのウィンドウ信号の値によって決定される。つまり、
ウィンドウ信号は、ＶＣＯ１７からのクロック信号が位
相比較ブロック１４への帰還信号として使用されるか、
デジタル論理レベルが帰還信号として使用されるかを制
御する。
【００３９】次に、図１の位相比較回路の動作について
説明する。
【００４０】本実施の形態における位相比較ブロック１
４は、例えば、図２に示すように、位相周波数検出器
（ＰＦＤ）を利用した位相周波数検出ブロック２１であ
る。
【００４１】一般に、ＰＦＤでは、その入力信号（Ｆre
f ）の変化エッジの数が、帰還信号（Ｆfbk ）のエッジ
の数と等しいとき、正しい周波数が得られる（位相が一
致したと判定する）ことが良く知られている。しかしな
がら、本実施の形態では、位相周波数検出ブロック２１
への入力信号（Ｆref ）は、ランダム入力データであ
る。一方、帰還信号（Ｆfbk ）としては、再生されたク
ロック（Ｆclk ）がＦfbk として使用される。従って、
Ｆref またはＦfbk のいずれかを制御する手段を設けな
ければ、例え、同期が確立された後でも、これらの信号
のエッジの数は一致するとは限らない。そこで、入力デ
ータＦref に応じて帰還信号Ｆfbk のエッジの数を制御
する何らかの手段が必要となる。つまり、入力データか
らデータ変化（“０”から“１”、又は“１”から
“０”）が検出されたとき、ＶＣＯ出力クロック信号Ｆ
clk を位相周波数検出ブロック２１へ帰還させ、データ
の変化が検出されない場合は、変化エッジを持たない信
号、即ち、デジタル論理レベルを位相周波数検出ブロッ
ク２１へ帰還させる手段が必要になる。
【００４２】このような帰還信号を制御するための手段
として、最も簡単なものは、一方の入力にデジタル論理
レベルが供給され、他方の入力にＦｃｌｋが供給される
マルチプレクサブロック１８であろう。マルチプレクサ
ブロック１８には、入力されるデジタル論理レベルまた
はＦｃｌｋの一方を出力して、この位相同期回路が、位
相同期状態となるように、制御信号が供給されなければ
ならない。この制御信号は、ＶＣＯ１７からのクロック
Ｆclk パルスが、マルチプレクサブロック１８を通過し
て位相周波数検出ブロックへ戻るための窓（“ウィンド
ウ”）を定義する。従って、この制御信号は、ウィンド
ウ信号と呼ばれる。
【００４３】ウィンドウ信号は、入力データの変化に対
応する必要があるので、入力データの変化を検出する何
らかの手段が必要になる。本実施の形態では、データ変
化検出ブロック１３が、その役割を担う。即ち、データ
検出ブロック１３は、入力データの変化を検出し、それ
に応じてウィンドウ信号を出力する。
【００４４】また、位相周波数検出ブロック２１に入力
されるＦref とＦfbk の中のエッジの数は、等しくなけ
ればならないので、データ変化検出ブロック１３は、す
べての検出されたデータ変化に対して、それぞれ、一つ
のＦclk パルスのみを許すように動作する。また、位相
周波数検出ブロック２１が、その入力データ（Ｆｒｅｆ
またはＦｃｌｋ）の特定のエッジ（立ち上がりまたは立
ち下がりエッジ）で、位相比較を行うものとすると、ウ
ィンドウ信号は、Ｆclk の反対のエッジ（それぞれ立ち
下がりまたは立ち上がり）で発生させられなければなら
ない。このため、データ変化検出ブロック１３は、Ｆcl
k によってクロックされる。この結果、ＰＬＬの負帰還
動作は、位相同期状態が得られるまで、ウィンドウ信号
の位置を調整することになる。
【００４５】位相周波数検出ブロック２１への帰還信号
を制御するためのウィンドウ信号を発生するための時間
が必要なので、入力データ（Ｆｒｅｆ入力信号）を遅延
させる手段が必要になる。このため、本実施の形態で
は、遅延ブロック１２が、入力データを遅延させるため
設けられている。
【００４６】チャージポンプブロック１５は、位相周波
数検出ブロック２１の出力に応じて、低域通過フィルタ
ブロック１６を充電または放電させ、その出力電圧（Ｖ
cnt）を変化させる。
【００４７】ＶＣＯ１７は、低域通過フィルタブロック
１６の出力電圧に応じた周波数のクロック信号を出力す
る。
【００４８】以上のようにして、本実施の形態の位相同
期回路は、入力データに対して同期を確立することがで
き、例えば数百ビット連続する同一のデータが入力され
ても安定して動作することができる。
【００４９】また、図３に示すように、ＶＣＯ１７のバ
イアス発生器ＢＧの出力を、遅延ブロック１２に入力さ
せ、それに応じて遅延ブロック１２の遅延量を制御する
ようにすれば、同期確立を素早く確立し、安定させるこ
とができる。
【００５０】なお、デジタル位相周波数検出器（ＰＦ
Ｄ）については、マグローヒルブックカンパニーより出
版されている、ドクターＲ．Ｅ．Ｂｅｓｔによる、半導
体回路テキストブック「フェーズロックドループス、セ
オリー、デザイン、アンド アプリケイションズ （"P
hase Locked Loops, Theory, Design, and Application
s"）」の第８ページのテーブル２−１にＰＤ型４として
説明されている。
【００５１】次に、図４を参照して、本発明の第２の実
施の形態について説明する。
【００５２】この位相同期回路は、第１の実施の形態の
マルチプレクサブロック１８に代えて、ウインドウ信号
シフトブロック４１を有している。
【００５３】このウインドウ信号シフトブロック４１
は、データ変化ブロック１３から出力されるウインドウ
信号をＶＣＯ１７からのクロックに同期して出力する。
他のブロックは、第１の実施の形態と同様に動作し、第
１の実施の形態と同様、入力データに対して同期を確立
することができ、数百ビット連続する同一のデータが入
力されても安定して動作を維持できる。
【００５４】
【実施例】図５に本発明の第１の実施例を示す。この位
相同期回路は、遅延回路５１、データ変化検出器（ＤＴ
Ｄ）５２、位相周波数検出器５３、チャージポンプ回路
５４、低域通過フィルタ５５、ＶＣＯ５６、及び２−１
マルチプレクサ（ＭＵＸ）５７を備えている。
【００５５】動作については、第１の実施の形態の動作
と実質的に同じなので、その説明を省略する。
【００５６】なお、本実施例のように、位相周波数検出
器、マルチプレクサ、及びチャージポンプ回路等を１系
統しかもたない位相同期回路は、低い周波数への適用が
勧められる。また、０から１への変化、または１から０
への変化のいずれか一方が、この回路を駆動するので、
入力データデューティサイクル変化が問題と考えられる
ような場合に適用することが勧められる。
【００５７】次に、第２の実施例について図６乃至図９
を参照して説明する。
【００５８】本実施例の位相同期回路は、図６に示すよ
うに、遅延回路６１、第１のデータ変化検出器６２、第
２のデータ変化検出器６３、第１の位相周波数検出器
（ＰＦＤ１）６４、第２の位相周波数検出器（ＰＦＤ
２）６５、第１のチャージポンプ回路（ＣＰ１）６６、
第２のチャージポンプ回路（ＣＰ２）６７、ループフィ
ルタ（ＬＰＦ）６８、ＶＣＯ６９、第１のマルチプレク
サ（ＭＵＸ１）７０、及び第２のマルチプレクサ（ＭＵ
Ｘ２）７１を有している。なお、遅延回路６１の前段に
おいて、ランダム入力データは２分岐され、一方はその
位相を反転して反転入力データとされているものとす
る。
【００５９】本実施例の位相同期回路は、より具体的に
は図７に示すように構成される。以下、図７と図８とを
参照して、この位相同期回路の動作について説明する。
【００６０】図８は、図７に示される回路の各部の、位
相同期工程におけるタイミングチャートである。ここ
で、図８は、入力データ８０Ａ及び８０Ｂ（即ち、ラン
ダム入力データと反転入力データ）の波形、遅延ブロッ
ク６１から出力される遅延入力データ８１Ａ及び８１
Ｂ、ＶＣＯ６９から出力される再生された出力クロック
信号Ｆclk ８２、データ変化検出器６２から出力される
再生（リタイミグされた）出力データ８３、データ変化
検出器６２、６３からそれぞれ出力されるウィンドウ信
号８４Ａ及び８４Ｂ、マルチプレクサ７０、７１からそ
れぞれ出力される帰還信号８５Ａ及び８５Ｂ、位相周波
数検出器６４、６５からそれぞれ出力される位相比較出
力８６Ａ，８７Ａ及び８６Ｂ，８７Ｂ、及び、ループフ
ィルタ６８から出力されるＤＣロック電圧８８、を示
す。
【００６１】遅延回路６１は、入力データ８０Ａ及び８
０Ｂをそれぞれ“ｔｄ”だけ遅延させて、遅延出力デー
タ８１Ａ及び８１Ｂとして出力する。遅延回路６１から
出力された遅延出力データ８１Ａ、８１Ｂは、それぞれ
位相周波数検出器６４、６５のＦref 入力へそれぞれ供
給される。なお、図７に示される回路は、０．５ビット
＜ｔｄ＜１．５ビットの間で正しく動作する。ここで
は、“ｔｄ”＝１ビットの遅延を、遅延回路６１内で直
列に接続されたバッファ手段によって実現する。
【００６２】データ変化検出器６２、６３は、それぞ
れ、入力データ８０Ａと８０Ｂの変化を検出するために
使用される。第１のデータ変化検出器６２には、入力デ
ータ８０Ａと出力クロック８２とが入力され、第１のデ
ータ変化検出器６２は、出力ウィンドウ信号８４Ａを第
１のマルチプレクサ７０の選択入力（SEL ）へ出力す
る。この第１のデータ変化検出器６２は、入力データ８
０Ａの立ち上がりエッジ（“０”から“１”への変化）
を検出する。
【００６３】同様に、第２のデータ変化検出器６３に
は、入力データ８０Ｂと出力クロック８２とが入力さ
れ、第２のデータ変化検出器６３は、出力ウィンドウ信
号８４Ｂを、第２のマルチプレクサ７１の選択入力（SE
L ）へ出力する。この第２のデータ変化検出器６３は、
入力データ８０Ｂの立上がりエッジ（“０”から“１”
への変化）を検出する。
【００６４】詳述すると、第１のデータ変化検出器６２
は、２つのフリップフロップ６２ａ及び６２ｂと、１つ
のＡＮＤゲート６２ｃとからなる。ここで、第１の位相
周波数検出器６４が、入力信号８１Ａ及び８５Ａの立上
がりエッジで、位相比較を行うとすると、ウィンドウ信
号８４Ａは、第１のマルチプレクサ７０に対して、ＶＣ
Ｏクロック信号８２の立上がりエッジを抽出するように
出力されなければならない。このため、フリップフロッ
プ６２ａ及び６２ｂは、共にクロック信号８２の立ち下
がりエッジでクロックされる。フリップフロップ６２ａ
及び６２ｂとＡＮＤゲート６２ｃとは、ウィンドウ信号
８４Ａが、データ変化を検出する度に、ちょうど１デー
タビットの間、“ハイ”のままとなるように接続されて
いる。これは、第１の位相周波数検出器６４の入力信号
８１Ａ内の変化エッジの数と、入力信号８５Ａ内の変化
エッジの数とが等しくなることを保証する。こうして、
フリップフロップ６２ａは、入力データ８０Ａの論理状
態を、ＶＣＯクロック信号８２の立ち下がりエッジを使
用して検出し、図８に示すような再生（リタイミングさ
れた）データ８３を出力する。
【００６５】一方、第２のデータ変化検出器６３も、２
つのフリップフロップ６３ａ及び６３ｂと、１つのＡＮ
Ｄゲート６３ｃとからなる。ここで、第２の位相周波数
検出器６５が、入力信号８１Ｂ、８５Ｂの立上がりエッ
ジで、位相比較を行うと仮定すると、ウィンドウ信号８
４Ｂは、ＶＣＯクロック信号８２の立上がりエッジを抽
出するように第２のマルチプレクサに入力される必要が
あるので、フリップフロップ６３ａ及び６３ｂは、クロ
ック信号８２の立ち下がりエッジでクロックされる。フ
リップフロップ６３ａ及び６３ｂとＡＮＤゲート６３ｃ
とは、出力ウィンドウ信号８４Ｂが、データ変化が検出
される度に、ちょうど１データビットの間、“ハイ”を
維持するように接続されている。そして、このことは、
第２の位相周波数検出器６５の入力信号８１Ｂ内の変化
エッジの数と、入力信号８５Ｂ内の変化エッジの数とが
等しくなることを保証する。
【００６６】本実施例においては、第１の実施例とは異
なり、位相周波数検出器（ＰＦＤ１及びＰＦＤ２）と、
マルチプレクサ（ＭＵＸ１及びＭＵＸ２）と、チャージ
ポンプ（ＣＰ１及びＣＰ２）とを、それぞれ２個づつ設
けている。これは、非常に高い入力データ周波数での回
路動作を保証するためである。
【００６７】第１の位相周波数検出器６４は、入力信号
８１Ａ及び８５Ａに基づいて、出力信号８６Ａ及び８７
Ａを出力する。
【００６８】入力データ８０Ａを遅延させた入力信号８
１Ａは、第１の位相周波数検出器６４において、参照入
力となる。一方、ウィンドウ信号８４Ａによって、マル
チプレクサ７０を通過したＶＣＯクロックパルス８２
は、第１の位相周波数検出器６４において、帰還入力と
なる。第１の位相周波数検出器６４は、入力信号８１Ａ
の位相が入力信号８５Ａの位相よりも進んでいるとき、
ポンプアップ出力８６Ａを出力する。また、第１の位相
周波数検出器６４は、入力信号８１Ａの位相が入力信号
８５Ａの位相よりも遅れているとき、ポンプダウン出力
８７Ａを出力する。なお、第１の位相周波数検出器６４
には、位相同期に近い低利得の領域（デッドゾーン）を
除去するために、遅延素子が付加される。また、第１の
位相周波数検出器６４は、入力信号８１Ａと８５Ａの、
立ち上がりエッジによって、アクティブ状態にされる。
【００６９】同様に、第２の位相周波数検出器６５は、
入力信号２１Ｂ及び２２Ｂに応じて、出力信号８６Ｂと
８７Ｂを出力する。入力データ８０Ｂを遅延させた遅延
データ８１Ｂは、第２の位相周波数検出器６５の参照入
力となる。ウインドウ信号８４Ｂによって、第２のマル
チプレクサ７１を通過したＶＣＯクロックパルス８２
は、第２の位相周波数検出器６５の帰還入力となる。
【００７０】第２の位相周波数検出器６５は、入力信号
８１Ｂの位相が入力信号８５Ｂの位相よりも進んでいる
とき、ポンプアップ出力８６Ｂを出力する。また、第２
の位相周波数検出器６５は、入力信号８１Ｂの位相が入
力信号８５Ｂの位相よりも遅れているときに、ポンプダ
ウン出力８７Ｂを出力する。この第２の位相周波数検出
器６５にも、位相同期に近い低利得の領域（デッドゾー
ン）を取り除くために、遅延素子が付加される。なお、
第２の位相周波数検出器６５も、入力信号８１Ｂと８５
Ｂの、立ち上がりエッジによって、アクティブの状態に
される。
【００７１】このように、本実施例の位相同期回路で
は、位相周波数検出器がエッジトリガーされるので、入
力信号のデューティサイクルを検出せず、その結果、高
調波での位相同期確立が発生しない。
【００７２】第１のチャージポンプ６６には、ポンプア
ップ入力８６Ａとポンプダウン入力８７Ａが入力され
る。また、第２のチャージポンプ６７には、ポンプアッ
プ入力８６Ｂとポンプダウン入力８７Ｂが入力される。
【００７３】第１及び第２のチャージポンプ６６、６７
の双方の出力は、出力信号８８としてＬＰＦ６８に供給
される。ＬＰＦ６８は、チャージポンプ６６、６７から
の出力信号８８を瀘波し、ＤＣ（直流）出力電圧８９を
発生させる。
【００７４】ループフィルタ６８は、ＰＬＬの応答特
性、即ち、固有周波数ωn と減衰率ζとを決定する。
【００７５】ＶＣＯ６９は、入力されたＤＣ（直流）出
力電圧８９に応答して、出力クロック信号（Ｆｃｌｋ）
８２を発生する。ＶＣＯ６９は、バイアス発生器６９ａ
と、電流制御発振器（ＣＣＯ）６９ｂとからなる。この
ＶＣＯから出力される出力クロック信号８２の周波数
は、ＤＣ（直流）出力電圧８９によって決まり、それ
は、ＤＣ出力電圧８９に応答して、入力データ８０Ａ及
び８０Ｂのほぼ平均データレートの範囲で変化する。出
力クロック信号８２は、第１及び第２のマルチプレクサ
７０、７１にそれぞれ供給される。
【００７６】ＶＣＯ出力信号８２の位相を反転した信号
は、再生クロック信号９０として外部へ出力され、利用
される。
【００７７】ＤＣ（直流）電圧８９は、ＶＣＯ６９のバ
イアス発生器６９ａ内のＭＯＳ入力トランジスタ（図示
せず）に供給される。第１及び第２のチャージポンプ６
６及び６７は、双方ともＭＯＳテクノロジーにより得ら
れる。このため、出力８９は非常に高いインピーダンス
ノードになる。
【００７８】図９に、図７の回路の位相同期動作のシミ
ュレーション結果を示す。このシミュレーション結果か
ら、この位相同期回路に用いられたウィンドウされた
（Windowed）ＰＦＤ（ギルバートマルチプライヤ位相比
較器とは異なる）が、出力８９の高いインピーダンスに
よって、時間経過に伴ってＦclk を低下させることなし
に、数百の連続する同一ビットの間で安定した同期を得
ることができることが理解できる。なお、このシミュレ
ーション結果は、ワークステーション上のミックスドモ
ード動作シミュレータ、ＳＡＢＥＲ、を用いて得た。こ
こでは、１．２５Ｇｂｐｓのデータ伝送速度を仮定し
た。また、デバイスパラメータは、Ｌ＝０．３５μｍの
エピタキシャルレスＢｉＣＭＯＳプロセス、Ｖｃｃ＝１
ＶでｆT ＝２０ＧＨｚ、とした。さらに、固有周波数ω
n ＝１２．６×１０6 rad/sec と、減衰率ζ＝１．０、
とを仮定した。
【００７９】図９は、また、ウインド信号を使用しない
ＰＦＤを有するＰＬＬの場合は、データ密度がゼロ（ｔ
＞６μｓ）に向かい、データパルスが失われたと解釈さ
れるような場合に、入力周波数が低下して、すぐに同期
を失うことをも示している。
【００８０】再び、図７及び図８に戻ると、ＶＣＯ６９
と位相周波数検出器６４、６５との間にそれぞれ配置さ
れたマルチプレクサ７０、７１は、それぞれ帰還信号８
５Ａ及び８５Ｂを制御する。マルチプレクサ７０、７１
の選択入力（SEL ）にそれぞれ供給されるウィンドウ信
号８４Ａ、８４Ｂが、帰還信号８５Ａ及び８５Ｂ内の変
化エッジの数を、遅延入力信号８１Ａ及び８１Ｂの変化
エッジの数に等しくすることで、位相同期状態が得られ
る。
【００８１】第１のマルチプレクサ７０は、Ａ入力、Ｂ
入力、選択入力ＳＥＬ、及び信号出力Ｆを有する。
“０”のディジタル論理レベル９１は、第１のマルチプ
レクサのＡ入力に与えられる。ＶＣＯ６９からのＶＣＯ
出力信号８２は、第１のマルチプレクサ７０のＢ入力に
与えられる。第１のデータ変化検出器６２からのウィン
ドウ信号８４Ａは、第１のマルチプレクサ７０の選択入
力ＳＥＬに与えられ、信号９１または信号８２の、いず
れが、第１の位相周波数検出器６４へ帰還信号８５Ａと
して帰還されるのか決定する。第１のデータ変化検出器
６２が、入力信号８０Ａの中に、データ変化（“０”か
ら“１”）を検出したとき、ウィンドウ信号８４Ａは、
ちょうど１ビットの間、高くなり（ウィンドウを開
き）、第１のマルチプレクサ７０からＶＣＯ出力クロッ
ク信号８２を出力させる。この結果、遅延入力データ８
１Ａと帰還信号８５Ａとの間で位相比較が行われ、もし
入力信号８１Ａの立上がりエッジが、帰還信号８５Ａの
立上がりエッジよりも前に（後に）発生するならば、入
力データ８１Ａが、帰還信号８５Ａより進んでいる（遅
れている）と考えられる。この場合、第１の位相周波数
検出器６４からは、アップ（ダウン）出力パルス８６Ａ
（８７Ａ）が出力され、この出力は、第１のチャージポ
ンプ６６に供給される。
【００８２】これに対して、第１のデータ変化検出器６
２が、入力データ８０Ａの中にデータ変化を検出しなか
ったとき（入力データが連続する１または０のとき）、
ウィンドウ信号８４Ａは低くなり（ウィンドウ閉じ
る）、第１のマルチプレクサ７０からは、クロック信号
８２の代わりにディジタル論理レベル“０”が帰還信号
８５Ａとして出力される。
【００８３】第２のマルチプレクサ７１は、第１のマル
チプレクサ７０と同様、Ａ入力、Ｂ入力、選択入力ＳＥ
Ｌ、及び信号出力Ｆを有する。“０”のディジタル論理
レベル９１は、第２のマルチプレクサ７１のＡ入力に与
えられる。ＶＣＯ６９からのＶＣＯ出力信号８２は、第
２のマルチプレクサ７２のＢ入力に与えられる。そし
て、第２のデータ変化検出器６３からウィンドウ信号８
４Ｂは、第２のマルチプレクサ７１の選択入力に与えら
れ、帰還信号８５Ｂとして、信号８２を出力するか、信
号９１を出力するかを決定する。
【００８４】第２のデータ変化検出器６３が、入力デー
タ２０Ｂの中に、データ変化（“０”から“１”）を検
出したとき、ウィンドウ信号８４Ｂは、ちょうど１ビッ
トの間、高くなり（ウィンドウを開く）、ＶＣＯ６９の
出力クロック信号８２を帰還信号８５Ｂとして、マルチ
プレクサ７１から出力させる。この結果、第２の位相周
波数検出器６５において、遅延入力データ８１Ｂと帰還
信号８５Ｂとの間で、位相比較が行われる。もし、入力
データ８１Ｂの立上がりエッジが、帰還信号８５Ｂの立
上がりエッジよりも前に（後に）発生するならば、入力
データ８１Ｂが、帰還信号８５Ｂより進んでいる（遅れ
ている）と考えられる。そして、第２の位相周波数検出
器６５は、アップ（ダウン）出力パルス８６Ｂ（８７
Ｂ）を、第２のチャージポンプ６７へ出力する。これに
対して、第２のデータ変化検出器６３で、入力データ８
０Ｂの中にデータ変化が検出できんかった時（入力デー
タが連続する１または０のとき）、ウィンドウ信号８４
Ｂは低くなり（ウィンドウ閉じる）、第２のマルチプレ
クサは、帰還信号８５Ａとして、出力クロック８２の代
わりにディジタル論理レベル“０”９１を出力する。
【００８５】入力データ８０Ａ及び８０Ｂ内にデータ変
化が検出されなかった時、位相周波数検出器６４、６５
では、位相比較が行われず、ＰＬＬは、次のデータ変化
が検出されるまで、ホールドモードのままになる。した
がって、本発明は、同一のビット（１または０）の長い
連続の間、安定した同期を得ることができる。
【００８６】図１７に示すシミュレーション結果はま
た、本実施例の回路が、例え、ＰＬＬの固有周波数が８
００ＭＨｚに等しい時でさえ、データプリアンブル（デ
ータ密度１００％）の間に、Ｆclk ＝１．２５ＧＨｚの
正しい周波数を得ることができることを示している。従
来のギルバートマルチプライヤ位相比較回路を用いたＰ
ＬＬでは、固有周波数が８００ＭＨｚに等しいとき引き
込みができないことは、従来の技術の欄で図２２を参照
して説明した通りである。この様に、本実施例の位相同
期回路では、確かに、同期引き込みを保証すると結論す
ることができる。
【００８７】本発明の第３の実施例を図１０を参照して
説明する。
【００８８】本実施例の位相同期回路は、第１の遅延回
路と第２の遅延回路、第１乃至第４のデータ変化検出
器、第１乃至第４の位相周波数検出器（ＰＦＤ１〜
４）、第１乃至第４のチャージポンプ（ＣＰ１〜４）、
ループフィルタ、ＶＣＯ、及び第１乃至第４のマルチプ
レクサ（ＭＵＸ１〜４）を有している。
【００８９】この位相同期回路は、より高い周波数の動
作が可能となるように、位相周波数検出器、マルチプレ
クサ、及びチャージポンプ等をインターリーブしてい
る。なお、動作については、第２の実施例と、同様なの
でその説明は省略する。
【００９０】図１１に本発明の第４の実施例を示す。こ
の実施例では、遅延回路の前段に、入力データの立ち上
がり及び立ち下がりエッジを検出するエッジ検出器を有
している。また、これに対応して、入力データの立上が
りを検出して第１のウインドウ信号（ＷＩＮ１）を出力
する第１のデータ変化検出回路と、入力データの立ち下
がりを検出して第２のウインドウ信号（ＷＩＮ２）を出
力する第２のデータ変化検出回路とを有している。第１
のウインドウ信号と第２のウインドウ信号とは、ＯＲゲ
ートに入力され、ウインドウ信号（ＷＩＮ）として２−
１マルチプレクサの選択入力に供給される。
【００９１】本実施例の位相同期回路では、データの
“０”から“１”への変化と“１”から“０”への変化
の両方が、その回路を駆動するので、入力データデュー
ティサイクル変化が問題とならないような低い周波数の
場合に適用することが勧められる。
【００９２】図１２に本発明の第５の実施例を示す。こ
の実施例では、図７の位相同期回路に使用されたエッジ
検出器として、排他的論理ＯＲゲートと遅延素子とを含
むエッジ検出器が用いられている。この実施例の位相同
期回路も、入力データデューティサイクル変化が問題と
ならないような低い周波数の場合に適用することが勧め
られる。
【００９３】図１３に、本発明の第６の実施例を示す。
本実施例の位相同期回路は、第２の実施の形態に対応す
るものであって、遅延回路、位相周波数検出器、チャー
ジポンプ回路、低域通過フィルタ、ＶＣＯ、データ変化
検出器、及びＤフリップフロップを有している。
【００９４】この位相同期回路は、上述した他の実施例
とは異なり、マルチプレクサを使用しないで、上記実施
例と同等の効果を得ることができる。即ち、Ｄフリップ
フロップは、データ変化検出器から出力されるウインド
ウ信号を、次のクロックで出力（即ちシフトさせる）す
る。これにより、マルチプレクサを用いた場合と同様の
帰還信号Ｆfbk を得ることができる。
【００９５】この実施例は、（ＶＣＯクロック信号のそ
れより）広いパルス帰還信号が、位相比較ブロックまた
は帰還信号の経路に配置されたレベル変換器によって必
要とされるような場合に適用することが勧められる。
【００９６】図１４乃至図１７は、上記実施例に使用で
きるデータ変化検出器の具体的構成を示すものである。
いずれのデータ変化検出器も、２個のＤフリップフロッ
プと１個のＡＮＤ回路で構成されており、図１４と図１
５に示されるデータ変化検出器は、ＶＣＯクロック信号
の立ち下がりエッジでトリガーされ、図１６と図１７に
示されるデータ変化検出器は、ＶＣＯクロック信号の立
ち上がりエッジでトリガーされる。また、図１５及び図
１７に示されるデータ変化検出器の一方のＤフリップフ
ロップには、リセット端子が設けられている。
【００９７】
【発明の効果】本発明によれば、ＬＰＦのＲＣ時定数を
増加させるための大きな外部キャパシタを必要とするこ
となく、同一の符号が数百ビット連続する場合であって
も、安定した同期を維持することができる位相同期回路
が得られる。
【００９８】また、本発明によれば、ＰＬＬの固有周波
数に関わりなく、確実に同期引き込み動作が自動的に起
こる位相同期回路が得られる。
【００９９】また、本発明のよれば、高調波で同期を確
立することのない、移動同期回路が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
【図２】図１の位相同期回路の具体例を示すブロック図
である。
【図３】図２の位相同期回路の変形例を示すブロック図
である。
【図４】本発明の第２の実施の形態を示すブロック図で
ある。
【図５】本発明の第１の実施例を示すブロック図であ
る。
【図６】本発明の第２の実施例を示すブロック図であ
る。
【図７】図６の位相同期回路の構成をより具体的に示す
図である。
【図８】図７の位相同期回路の各部の動作を説明するた
めのタイムチャートである。
【図９】図７の位相同期回路の動作のシミュレーション
結果を示すグラフである。
【図１０】本発明の第３の実施例を示すブロック図であ
る。
【図１１】本発明の第４の実施例を示すブロック図であ
る。
【図１２】本発明の第５の実施例を示すブロック図であ
る。
【図１３】本発明の第６の実施例を示すブロック図であ
る。
【図１４】本発明の実施例で使用可能なデータ変化検出
器の構成を示す回路図である。
【図１５】本発明の実施例で使用可能なデータ変化検出
器の他の構成を示す回路図である。
【図１６】本発明の実施例で使用可能なデータ変化検出
器のまた別の構成を示す回路図である。
【図１７】本発明の実施例で使用可能なデータ変化検出
器のさらに別の構成を示す回路図である。
【図１８】従来の位相同期回路の一例を示すブロック図
である。
【図１９】図１８の位相同期回路の各部の動作を説明す
るためのタイムチャートである。
【図２０】図１８の位相同期回路に使用されるギルバー
トマルチプライヤー型の位相検出器の回路図である。
【図２１】図１８の位相同期回路に使用されるＶＣＯの
回路図である。
【図２２】図１８の位相同期回路の動作をシミュレーシ
ョンした結果を示すグラフである。
【符号の説明】
１１ データ入力端子 １２ 遅延ブロック １３ データ変化検出ブロック １４ 位相比較ブロック １５ チャージポンプブロック １６ 低域通過フィルタブロック １７ 電圧制御発振器（ＶＣＯ） １８ マルチプレクサブロック ２１ 位相周波数検出ブロック ４１ ウインドウ信号シフトブロック ５１ 遅延回路 ５２ データ変化検出器（ＤＴＤ） ５３ 位相周波数検出器 ５４ チャージポンプ回路 ５５ 低域通過フィルタ ５６ ＶＣＯ ５７ ２−１マルチプレクサ（ＭＵＸ） ６１ 遅延回路 ６２ 第１のデータ変化検出器 ６３ 第２のデータ変化検出器 ６４ 第１の位相周波数検出器（ＰＦＤ１） ６５ 第２の位相周波数検出器（ＰＦＤ２） ６６ 第１のチャージポンプ回路（ＣＰ１） ６７ 第２のチャージポンプ回路（ＣＰ２） ６８ ループフィルタ（ＬＰＦ） ６９ ＶＣＯ ７０ 第１のマルチプレクサ（ＭＵＸ１） ７１ 第２のマルチプレクサ（ＭＵＸ２） １８１ データ入力端子 １８２ データ出力端子 １８３ 識別回路 １８４ 逓倍回路 １８５ クロック出力端子 １８６ 電圧制御発振器（ＶＣＯ） １８７ 位相比較回路 １８８ Ｓ／Ｈスイッチ回路 １８９ 制御回路 １９０ 低域通過フィルタ（ＬＰＦ） ２０１ マスタフリップフロップ ２１１，２１２ フリップフロップ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 ランダム入力データからクロック信号を
    抽出するための位相同期回路において、前記ランダム入
    力データを遅延させ遅延ランダム入力データを出力する
    遅延手段と、前記ランダム入力データのデータ変化を検
    出してウインドウ信号を生成するデータ変化検出手段
    と、前記遅延ランダム入力データと帰還信号との位相差
    を求め、位相差に応じた出力を出力する位相差検出手段
    と、該位相比較手段の出力に応じた出力電圧を発生する
    チャージポンプ手段と、該チャージポンプ手段からの前
    記出力電圧を瀘波する低域通過フィルタ手段と、該低域
    通過フィルタ手段の出力電圧に応じた周波数のＶＣＯク
    ロックを発生する電圧制御発振器と、所定のデジタル論
    理レベルと前記ＶＣＯクロックとが入力され、前記ウイ
    ンドウ信号に応答して前記所定のデジタル論理レベルま
    たは前記ＶＣＯクロックを、前記帰還信号として選択的
    に出力するマルチプレクサ手段と、を有することを特徴
    とする位相同期回路。
  2. 【請求項２】 前記位相比較手段が、デジタル位相周波
    数検出器（ＰＦＤ）を備えていることを特徴とする請求
    項１の位相同期回路。
  3. 【請求項３】 前記遅延手段が０．５クロック以上１．
    ５クロック以下の時間だけ、前記ランダム入力データを
    遅延させることを特徴とする請求項２の位相同期回路。
  4. 【請求項４】 前記電圧制御発振器が、前記低域通過フ
    ィルタからの出力電圧に応じたバイアス電流を発生する
    バイアス発生器と、該バイアス発生器の出力に応じた周
    波数のクロックパルスを前記ＶＣＯクロックとして発生
    する電流制御発振器とを備え、前記バイアス発生器の出
    力を用いて前記遅延手段の遅延量を制御するようにした
    ことを特徴とする請求項１、２、または３の位相同期回
    路。
  5. 【請求項５】 前記データ変化検出手段が、データ入力
    端子、クロック入力端子、及び出力端子を備えた単一の
    データ変化検出器からなり、データ入力端子には前記ラ
    ンダム入力データが、前記クロック入力端子には前記Ｖ
    ＣＯクロックが、それぞれ入力され、前記ＶＣＯクロッ
    クに応答して、前記ランダム入力データのデータ変化を
    検出し、前記出力端子に前記ウインドウ信号を出力し、
    前記位相比較手段が、第１の入力端子、第２の入力端
    子、第１の出力端子、及び第２の出力端子を備えた単一
    の位相周波数検出器からなり、前記第１の入力端子には
    前記遅延ランダム入力データが、前記第２の入力端子に
    は前記帰還信号が、それぞれ入力され、前記遅延ランダ
    ム入力データの位相が前記帰還信号よりも進んでいると
    きは、第１の出力端子に出力信号を、前記遅延ランダム
    入力データの位相が前記帰還信号よりも遅れているとき
    は、第２の出力端子に出力信号を出力し、前記チャージ
    ポンプ手段が、アップ側入力端子、ダウン側入力端子、
    及び出力端子を備えた単一のチャージポンプ回路からな
    り、前記アップ側入力端子は前記位相周波数検出器の前
    記第１の出力端子に、前記ダウン側入力端子は前記位相
    周波数検出器の前記第２の出力端子にそれぞれ接続さ
    れ、前記出力端子が前記低域通過フィルタ手段に接続さ
    れており、 前記マルチプレクサ手段が、第１の入力端子、第２の入
    力端子、選択入力端子、及び出力端子を備えた単一の２
    −１マルチプレクサからなり、前記第１の入力端子は前
    記電圧制御発振器に、前記第２の入力端子は前記所定の
    デジタル論理レベルに、前記選択入力端子は前記データ
    変化検出器の前記出力端子に、前記出力端子は前記位相
    周波数検出器の前記第２の入力端子に接続されているこ
    とを特徴とする請求項１、２、３、または４の位相同期
    回路。
  6. 【請求項６】 前記遅延手段の前段に、前記ランダム入
    力データを分岐して一方の位相を反転し反転入力データ
    を出力する位相反転手段と、前記ランダム入力データ及
    び前記反転入力データの少なくとも一方に基づいて、前
    記ランダム入力データのエッジを検出するエッジ検出手
    段とを有し、前記データ変化検出手段が、前記ランダム
    入力データの立ち上がりまたは立ち下がりを検出して第
    １のデータ変化信号を出力する第１のデータ変化検出器
    と、前記反転入力データの立ち上がりまたは立ち下がり
    を検出して第２のデータ変化信号を検出する第２のデー
    タ変化検出器と、前記第１のデータ変化信号及び前記第
    ２のデータ変化信号を前記ウインドウ信号として出力す
    るＯＲゲートとを有する、ことを特徴とする請求項１、
    ２、３、または４の位相同期回路。
  7. 【請求項７】 前記エッジ検出手段が、前記ランダム入
    力データを２分岐する分岐手段と、該分岐手段により分
    岐された一方のランダム入力データを遅延させる遅延素
    子と、前記分岐手段により分岐された他方のランダム入
    力データと前記遅延素子により遅延されたランダム入力
    データとの排他的論理和を出力する排他的論理和ゲート
    とを有し、該排他的論理和ゲートの出力を前記遅延手段
    へ出力するようにしたことを特徴とする請求項６の位相
    同期回路。
  8. 【請求項８】 前記遅延手段の前段に、前記ランダム入
    力データを分岐して一方の位相を反転し反転入力データ
    を出力する位相反転手段を有し、前記データ変化検出手
    段が、各々データ入力端子、クロック入力端子、及び出
    力端子を備えた第１及び第２のデータ変化検出器からな
    り、前記第１のデータ変化検出器のデータ入力端子には
    前記ランダム入力データが、前記クロック入力端子には
    前記ＶＣＯクロックが、それぞれ入力され、前記ＶＣＯ
    クロックに応答して、前記ランダム入力データのデータ
    変化を検出し、前記出力端子に第１のウインドウ信号を
    出力し、前記第２のデータ変化検出器のデータ入力端子
    には前記反転入力データが、前記クロック入力端子には
    前記ＶＣＯクロックが、それぞれ入力され、前記ＶＣＯ
    クロックに応答して、前記反転入力データのデータ変化
    を検出し、前記出力端子に第２のウインドウ信号を出力
    し、 前記マルチプレクサ手段が、各々第１の入力端子、第２
    の入力端子、選択入力端子、及び出力端子を備えた第１
    及び第２の２−１マルチプレクサからなり、前記第１の
    ２−１マルチプレクサの前記第１の入力端子は前記電圧
    制御発振手段に、前記第２の入力端子は前記所定のデジ
    タル論理レベルに、前記選択入力端子は前記第１のデー
    タ変化検出器の前記出力端子に接続され、前記第１のウ
    インドウ信号に応答して、第１の帰還信号を前記出力端
    子に出力し、前記第２の２−１マルチプレクサの前記第
    １の入力端子は前記電圧制御発振手段に、前記第２の入
    力端子は前記所定のデジタル論理レベルに、前記選択入
    力端子は前記第２のデータ変化検出器の前記出力端子に
    接続され、前記第２のウインドウ信号に応答して、第２
    の帰還信号を前記出力端子に出力し、前記位相比較手段
    が、各々第１の入力端子、第２の入力端子、第１の出力
    端子、及び第２の出力端子を備えた第１及び第２の位相
    周波数検出器からなり、前記第１の位相周波数検出器の
    前記第１の入力端子には前記遅延されたランダム入力デ
    ータが、前記第２の入力端子には前記第１の帰還信号
    が、それぞれ入力され、前記遅延されたランダム入力デ
    ータの位相が前記第１の帰還信号よりも進んでいるとき
    は、第１の出力端子に出力信号を、前記遅延ランダム入
    力データの位相が前記帰還信号よりも遅れているとき
    は、第２の出力端子に出力信号を出力し、前記第２の位
    相周波数検出器の前記第１の入力端子には遅延された前
    記反転入力データが、前記第２の入力端子には前記第２
    の帰還信号が、それぞれ入力され、前記遅延された反転
    入力データの位相が前記第２の帰還信号よりも進んでい
    るときは、第１の出力端子に出力信号を、前記遅延ラン
    ダム入力データの位相が前記第２の帰還信号よりも遅れ
    ているときは、第２の出力端子に出力信号を出力し、前
    記チャージポンプ手段が、各々アップ側入力端子、ダウ
    ン側入力端子、及び出力端子を備えた第１及び第２のチ
    ャージポンプ回路からなり、前記第１のチャージポンプ
    回路の前記アップ側入力端子は前記第１の位相周波数検
    出器の前記第１の出力端子に、前記ダウン側入力端子は
    前記第１の位相周波数検出器の前記第２の出力端子にそ
    れぞれ接続され、前記出力端子が前記低域通過フィルタ
    手段に接続されており、前記第２のチャージポンプ回路
    の前記アップ側入力端子は前記第２の位相周波数検出器
    の前記第１の出力端子に、前記ダウン側入力端子は前記
    第２の位相周波数検出器の前記第２の出力端子にそれぞ
    れ接続され、前記出力端子が前記低域通過フィルタ手段
    に接続されている、ことを特徴とする請求項１、２、
    ３、または４の位相同期回路。
  9. 【請求項９】 前記遅延手段の前段に、前記ランダム入
    力データを分岐して一方の位相を反転し反転入力データ
    を出力する位相反転手段を有し、前記遅延手段が、前記
    ランダム入力データ及び前記反転入力データを第１の所
    定時間遅延させて第１の遅延ランダム入力データ及び第
    １の遅延反転入力データを出力する第１の遅延回路と、
    前記第１の遅延ランダム入力データ及び前記第１の遅延
    反転入力データを第２の所定時間遅延させて第２の遅延
    ランダム入力データ及び第２の遅延反転入力データを出
    力する第２の遅延回路と、前記データ変化検出手段が、
    各々データ入力端子、クロック入力端子、及び出力端子
    を備えた第１、第２、第３、及び第４のデータ変化検出
    器からなり、前記第１のデータ変化検出器のデータ入力
    端子には前記ランダム入力データが、前記クロック入力
    端子には前記ＶＣＯクロックが、それぞれ入力され、前
    記ＶＣＯクロックに応答して、前記ランダム入力データ
    のデータ変化を検出し、前記出力端子に第１のウインド
    ウ信号を出力し、前記第２のデータ変化検出器のデータ
    入力端子には前記反転入力データが、前記クロック入力
    端子には前記ＶＣＯクロックが、それぞれ入力され、前
    記ＶＣＯクロックに応答して、前記反転入力データのデ
    ータ変化を検出し、前記出力端子に第２のウインドウ信
    号を出力し、前記第３のデータ変化検出器のデータ入力
    端子には前記第１の遅延ランダム入力データが、前記ク
    ロック入力端子には前記ＶＣＯクロックが、それぞれ入
    力され、前記ＶＣＯクロックに応答して、前記第１の遅
    延ランダム入力データのデータ変化を検出し、前記出力
    端子に第３のウインドウ信号を出力し、前記第４のデー
    タ変化検出器のデータ入力端子には前記第１の遅延反転
    入力データが、前記クロック入力端子には前記ＶＣＯク
    ロックが、それぞれ入力され、前記ＶＣＯクロックに応
    答して、前記第１の遅延反転入力データのデータ変化を
    検出し、前記出力端子に第４のウインドウ信号を出力
    し、前記マルチプレクサ手段が、各々第１の入力端子、
    第２の入力端子、選択入力端子、及び出力端子を備えた
    第１、第２、第３、及び第４の２−１マルチプレクサか
    らなり、前記第１の２−１マルチプレクサの前記第１の
    入力端子は前記電圧制御発振手段に、前記第２の入力端
    子は前記所定のデジタル論理レベルに、前記選択入力端
    子は前記第１のデータ変化検出器の前記出力端子に接続
    され、前記第１のウインドウ信号に応答して、第１の帰
    還信号を前記出力端子に出力し、前記第２の２−１マル
    チプレクサの前記第１の入力端子は前記電圧制御発振手
    段に、前記第２の入力端子は前記所定のデジタル論理レ
    ベルに、前記選択入力端子は前記第２のデータ変化検出
    器の前記出力端子に接続され、前記第２のウインドウ信
    号に応答して、第２の帰還信号を前記出力端子に出力
    し、前記第３の２−１マルチプレクサの前記第１の入力
    端子は前記電圧制御発振手段に、前記第２の入力端子は
    前記所定のデジタル論理レベルに、前記選択入力端子は
    前記第３のデータ変化検出器の前記出力端子に接続さ
    れ、前記第３のウインドウ信号に応答して、第３の帰還
    信号を前記出力端子に出力し、前記第４の２−１マルチ
    プレクサの前記第１の入力端子は前記電圧制御発振手段
    に、前記第２の入力端子は前記所定のデジタル論理レベ
    ルに、前記選択入力端子は前記第４のデータ変化検出器
    の前記出力端子に接続され、前記第４のウインドウ信号
    に応答して、第４の帰還信号を前記出力端子に出力し、
    前記位相比較手段が、各々第１の入力端子、第２の入力
    端子、第１の出力端子、及び第２の出力端子を備えた第
    １、第２、第３、及び第４の位相周波数検出器からな
    り、前記第１の位相周波数検出器の前記第１の入力端子
    には前記第１の遅延ランダム入力データが、前記第２の
    入力端子には前記第１の帰還信号が、それぞれ入力さ
    れ、前記第１の遅延ランダム入力データの位相が前記第
    １の帰還信号よりも進んでいるときは、第１の出力端子
    に出力信号を、前記第１の遅延ランダム入力データの位
    相が前記第１の帰還信号よりも遅れているときは、第２
    の出力端子に出力信号を出力し、前記第２の位相周波数
    検出器の前記第１の入力端子には前記第１の遅延反転入
    力データが、前記第２の入力端子には前記第２の帰還信
    号が、それぞれ入力され、前記第１の遅延反転入力デー
    タの位相が前記第２の帰還信号よりも進んでいるとき
    は、第１の出力端子に出力信号を、前記第１の遅延ラン
    ダム入力データの位相が前記第２の帰還信号よりも遅れ
    ているときは、第２の出力端子に出力信号を出力し、前
    記第３の位相周波数検出器の前記第１の入力端子には前
    記第２の遅延ランダム入力データが、前記第２の入力端
    子には前記第３の帰還信号が、それぞれ入力され、前記
    第２の遅延ランダム入力データの位相が前記第３の帰還
    信号よりも進んでいるときは、第１の出力端子に出力信
    号を、前記第２の遅延ランダム入力データの位相が前記
    第３の帰還信号よりも遅れているときは、第２の出力端
    子に出力信号を出力し、前記第４の位相周波数検出器の
    前記第１の入力端子には前記第２の遅延反転入力データ
    が、前記第２の入力端子には前記第４の帰還信号が、そ
    れぞれ入力され、前記第２の遅延反転入力データの位相
    が前記第４の帰還信号よりも進んでいるときは、第１の
    出力端子に出力信号を、前記第２の遅延ランダム入力デ
    ータの位相が前記第４の帰還信号よりも遅れているとき
    は、第２の出力端子に出力信号を出力し、前記チャージ
    ポンプ手段が、各々アップ側入力端子、ダウン側入力端
    子、及び出力端子を備えた第１、第２、第３、及び第４
    のチャージポンプ回路からなり、前記第１のチャージポ
    ンプ回路の前記アップ側入力端子は前記第１の位相周波
    数検出器の前記第１の出力端子に、前記ダウン側入力端
    子は前記第１の位相周波数検出器の前記第２の出力端子
    にそれぞれ接続され、前記出力端子が前記低域通過フィ
    ルタ手段に接続されており、前記第２のチャージポンプ
    回路の前記アップ側入力端子は前記第２の位相周波数検
    出器の前記第１の出力端子に、前記ダウン側入力端子は
    前記第２の位相周波数検出器の前記第２の出力端子にそ
    れぞれ接続され、前記出力端子が前記低域通過フィルタ
    手段に接続されており、前記第３のチャージポンプ回路
    の前記アップ側入力端子は前記第３の位相周波数検出器
    の前記第１の出力端子に、前記ダウン側入力端子は前記
    第３の位相周波数検出器の前記第２の出力端子にそれぞ
    れ接続され、前記出力端子が前記低域通過フィルタ手段
    に接続されており、前記第４のチャージポンプ回路の前
    記アップ側入力端子は前記第４の位相周波数検出器の前
    記第１の出力端子に、前記ダウン側入力端子は前記第４
    の位相周波数検出器の前記第２の出力端子にそれぞれ接
    続され、前記出力端子が前記低域通過フィルタ手段に接
    続されていることを特徴とする請求項１、２、３、また
    は４の位相同期回路。
  10. 【請求項１０】 前記デジタル論理レベルが“ロー”レ
    ベルであり、前記データ検出手段が前記ＶＣＯクロック
    の立ち下がりエッジでクロックされ、前記位相比較手段
    が入力される前記遅延されたランダム入力データの立ち
    上がりで動作することを特徴とする請求項１、２、３、
    ４、５、６、７、８、または９の位相同期回路。
  11. 【請求項１１】 前記デジタル論理レベルが“ハイ”レ
    ベルであり、前記データ検出手段が前記ＶＣＯクロック
    の立ち上がりエッジでクロックされ、前記位相比較手段
    が入力される前記遅延されたランダム入力データの立ち
    下がりで動作することを特徴とする請求項１、２、３、
    ４、５、６、７、８、または９の位相同期回路。
  12. 【請求項１２】 ランダム入力データからクロック信号
    を抽出するための位相同期回路において、入力されたラ
    ンダム入力データを遅延させるための遅延手段と、前記
    ランダム入力データのデータ変化を検出してウインドウ
    信号を出力するデータ変化検出手段と、前記ウインドウ
    信号をシフトさせるためのウィンドウシフト手段と、前
    記遅延手段により遅延されたランダム入力データの位相
    と前記ウインドウシフト手段によりシフトされたウイン
    ドウ信号の位相とを比較して、位相差に応じた出力信号
    を出力する位相比較手段と、該位相比較手段からの出力
    信号に応答して出力電圧を発生するチャージポンプ手段
    と、チャージポンプ手段の出力電圧を瀘波する低域通過
    フィルタ手段と、該低域瀘波手段の出力に応じた周波数
    のＶＣＯクロックを発生する電圧制御発振器と、を有す
    ること特徴とする位相同期回路。
  13. 【請求項１３】 前記データ変化検出手段が、データ入
    力端子、クロック入力端子、及び出力端子を備えた単一
    のデータ変化検出器からなり、データ入力端子には前記
    ランダム入力データが、前記クロック入力端子には前記
    ＶＣＯクロックが、それぞれ入力され、前記ＶＣＯクロ
    ックに応答して、前記ランダム入力データのデータ変化
    を検出し、前記出力端子に前記ウインドウ信号を出力
    し、前記ウィンドウシフト手段は、Ｄ入力端子、クロッ
    ク入力端子、及びＱ出力端子を有する単一のＤフリップ
    フロップからなり、前記Ｄ入力端子には前記ウインドウ
    信号が、前記クロック入力端子には前記ＶＣＯクロック
    が入力され、シフトされたウインドウ信号を前記Ｑ出力
    端子に出力し、前記位相比較手段が、第１の入力端子、
    第２の入力端子、第１の出力端子、及び第２の出力端子
    を備えた単一の位相周波数検出器からなり、前記第１の
    入力端子には前記遅延されたランダム入力データが、前
    記第２の入力端子には前記シフトされたウインドウ信号
    が、それぞれ入力され、前記遅延されたランダム入力デ
    ータの位相が前記シフトされたウインドウ信号よりも進
    んでいるときは、第１の出力端子に出力信号を、前記遅
    延されたランダム入力データの位相が前記帰還信号より
    も遅れているときは、第２の出力端子に出力信号を出力
    し、前記チャージポンプ手段が、アップ側入力端子、ダ
    ウン側入力端子、及び出力端子を備えた単一のチャージ
    ポンプ回路からなり、前記アップ側入力端子は前記位相
    周波数検出器の前記第１の出力端子に、前記ダウン側入
    力端子は前記位相周波数検出器の前記第２の出力端子に
    それぞれ接続され、前記出力端子が前記低域通過フィル
    タ手段に接続されていることを特徴とする請求項１２の
    位相同期回路。
  14. 【請求項１４】 前記データ変化検出手段が前記ＶＣＯ
    クロックの立ち上がりまたは立ち下がりでクロックさ
    れ、前記ウインドウシフト手段が前記ＶＣＯクロックの
    立ち下がりまたは立ち上がりでクロックされることを特
    徴とする請求項１２または１３の位相同期回路。
  15. 【請求項１５】 前記データ変化検出手段が、入力端
    子、クロック端子、及び出力端子を備えた第１のＤフリ
    ップフロップと、入力端子、クロック端子、反転出力端
    子とを備えた第２のＤフリップフロップと、ＡＮＤゲー
    トとを有し、第１のＤフリップフロップの出力端子を第
    ２のＤフリップフロップの入力端子及び前記ＡＮＤゲー
    トの一方の入力端子に接続し、前記第２のＤフリップフ
    ロップの反転出力端子を前記ＡＮＤゲートの他方の入力
    端子に接続して構成されたデータ変化検出器を有し、前
    記第１のＤフリップフロップの入力端子を当該データ変
    化検出器のデータ入力端子として、前記第１及び前記第
    ２のＤフリップフロップのクロック端子を共通に当該デ
    ータ変化検出器のクロック端子として、前記ＡＮＤ回路
    の出力端子を当該データ変化検出器の出力端子として使
    用することと特徴とする請求項１、２、３、４、１０、
    １１、または１２の位相同期回路。
  16. 【請求項１６】 前記データ変化検出器が、入力端子、
    クロック端子、及び出力端子を備えた第１のＤフリップ
    フロップと、入力端子、クロック端子、反転出力端子と
    を備えた第２のＤフリップフロップと、ＡＮＤゲートと
    を有し、第１のＤフリップフロップの出力端子を第２の
    Ｄフリップフロップの入力端子及び前記ＡＮＤゲートの
    一方の入力端子に接続し、前記第２のＤフリップフロッ
    プの反転出力端子を前記ＡＮＤゲートの他方の入力端子
    に接続して構成し、前記第１のＤフリップフロップの入
    力端子を当該データ変化検出器のデータ入力端子とし
    て、前記第１及び前記第２のＤフリップフロップのクロ
    ック端子を共通に当該データ変化検出器のクロック端子
    として、前記ＡＮＤ回路の出力端子を当該データ変化検
    出器の出力端子として使用することと特徴とする請求項
    ５、６、７、８、９、１３、または１４の位相同期回
    路。
  17. 【請求項１７】 前記第１のＤフリップフロップがリセ
    ット入力を有していることを特徴とする請求項１５また
    は１６の位相同期回路。
  18. 【請求項１８】 前記第１及び第２のＤフリップフロッ
    プが、前記ＶＣＯクロックの立ち上がりでクロックされ
    ることを特徴とする請求項１５、１６、または１７の位
    相同期回路。
  19. 【請求項１９】 前記第１及び第２のＤフリップフロッ
    プが、前記ＶＣＯクロックの立ち下がりでクロックされ
    ることを特徴とする請求項１５、１６、または１７の位
    相同期回路。
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