CN1127214C - 利用一窗口相位比较器的数据和时钟恢复锁相环电路 - Google Patents

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Abstract

本发明提供一种数据和时钟恢复锁相环电路，可从随机输入数据中提取时钟信号，包括一延迟单元，一数据转换检测单元，一相位比较单元，一充电泵，一滤波器单元，一压控振荡器以及一多路复用器单元。该电路运行稳定，无谐波锁定问题。

Description

利用一窗口相位比较器的数据和时钟恢复锁相环电路
技术领域
本发明涉及一种数据和时钟恢复PLL(锁相环)电路，该电路在一数据传输系统或类似系统中利用一窗口相位比较器从其随机输入数据中提取时钟信号。
背景技术
锁相环电路在数据传输系统中是非常重要的部分。它用于许多不同的方面，例如用于消除通信芯片之间的失真，以从随机输入数据中恢复一时钟信号。
传统的锁相环电路包括一Gilbert(吉尔伯特)倍增型相位检测器和一发射极耦合多谐振荡器VCO(电压控制振荡器)。传统的锁相环电路不需要一个大的外部电容(用于增加低通滤波器的RC时间常数)就可获得对于几十个连续单位比特稳定的锁定。
然而，当连续单位比特的数目达到上百个时，该锁相环的电路则无法锁定。另外，当输入数据的频率与锁相环的自激频率(或者在时间t＝0时的初始振荡频率)有显著差别时，该锁相环电路可能无法将其锁定在一起。此外，该锁相环电路还容易发生谐波锁定。
发明内容
因此，本发明的一个目的是提供一种运行稳定的数据和时钟恢复PLL电路。
本发明的另一个目的是提供一种可保证牵引的数据和时钟恢复PLL电路。
本发明的再一目的是提供一没有谐波锁定问题的数据和时钟恢复PLL电路。
本发明的其他目的可在下面的描述过程中显示出来。
本发明的第一个方面在于提供一从随机输入数据中提取一时钟信号的数据和时钟恢复锁相环电路，所述数据和时钟恢复锁相环电路包括：延迟装置，用于延时随机输入数据，以产生延迟随机输入数据；数据跃迁检测装置，用于检测随机输入数据的跃迁，以产生一窗信号；相位比较装置，连接于所述延迟装置，用于比较延迟随机输入数据的相位和一反馈信号的相位，以产生表示延迟随机输入数据和一反馈信号之间的相位差的一相位比较信号；充电泵装置，连接于所述相位比较装置，用于根据相位比较信号产生输出电压；滤波器装置，连接于所述充电泵装置，用于将输出电压滤波成直流电压；电压控制振荡器，连接于所述滤波器装置，以产生频率依赖于直流电压的时钟信号；和倍频器装置，连接于所述电压控制振荡器，所述数据跃迁检测装置和所述相位比较装置，用于从一预定逻辑电平和时钟信号中选择一个，将选择的信号作为反馈信号提供给所述相位比较装置。
本发明的第二个方面在于，在本发明第一个方面的数据和时钟恢复锁相环电路中，所述相位比较装置包括一数字相位频率检测器。
本发明的第三个方面在于，在本发明第二个方面的数据和时钟恢复锁相环电路中，所述延迟装置产生一介于时钟信号一个周期的一半和1.5倍之间的延迟。
本发明的第四个方面在于，在本发明第一个方面的数据和时钟恢复锁相环电路中，所述电压控制振荡器包括一根据直流电压产生一偏置电流的偏置发生器，和一根据偏置电流产生时钟信号的电流控制振荡器，其特征在于：所述偏置发生器连接于所述延迟装置，以控制所述延迟装置中的延迟。
本发明的第五个方面在于，在本发明第一个方面的数据和时钟恢复锁相环电路中，所述数据跃迁检测装置是一单个数据跃迁检测器，具有一接收随机输入数据的数据输入端，一接收时钟信号的时钟输入端，和一提供窗信号的输出端，所述相位比较装置为一单个相位频率检测器，具有一接收延迟随机输入数据的第一输入端，一接收反馈信号的第二输入端，一当随机输入数据超前于反馈信号时提供相位比较信号的第一输出端，和一当随机输入数据滞后于反馈信号时提供相位比较信号的第二输出端，所述充电泵装置为一单个充电泵电路，具有一连接于所述相位频率检测器的所述第一输出端的上沿(up-side)输入端，一连接于所述相位频率检测器的所述第二输出端的下沿(down-side)输入端，和一连接于所述滤波装置的输出端，所述倍频器装置为一单个2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述数据跃迁检测器的所述输出端的选择输入端，和一连接于所述相位频率检测器的所述第二输入端的输出端。
本发明的第六个方面在于，在本发明第一个方面的数据和时钟恢复锁相环电路中，所述数据和时钟恢复锁相环电路，还包括用于将随机输入数据分成两个分离随机输入数据的分配装置，将分离随机输入数据中的一个反转成反相随机输入数据的相位反转装置，和用于根据分离随机输入数据和反相随机输入数据中至少一个来检测随机输入数据边沿的边沿检测装置，所述数据跃迁检测装置包括一第一数据跃迁检测器，用于检测分离随机输入数据的上升沿或下降沿，以产生一第一数据跃迁信号，一第二数据跃迁检测器，用于检测反相随机输入数据的上升沿或下降沿，以产生一第二数据跃迁信号，和一或门，从第一数据跃迁信号和第二数据跃迁信号产生窗信号。
本发明的第七个方面在于，在本发明第六个方面的数据和时钟恢复锁相环电路中，所述边沿检测装置包括一用于将分离随机输入数据中的一个延时为延迟随机输入数据的延迟元件，和一连接于所述延迟元件的异或门，根据分离随机输出数据和延迟随机输入数据产生一输出信号。
本发明的第八个方面在于，在本发明第一个方面的数据和时钟恢复锁相环电路中，所述数据和时钟恢复锁相环电路还包括用于将随机输入数据分成两个分离随机输入数据的分配装置，将分离随机输入数据中的一个反转成反相随机输入数据的相位反转装置，所述数据跃迁检测装置带有一第一数据跃迁检测器，具有一用于接收随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据随机输入数据提供一第一窗信号的输出端，和一第二数据跃迁检测器，具有一用于接收反相随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据反相随机输入数据提供一第二窗信号的输出端，所述倍频器装置带有一第一2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第一数据跃迁检测器的所述输出端的选择输入端，和一根据第一窗信号提供一第一反馈信号的输出端，和一第二2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第二数据跃迁检测器的所述输出端的选择输入端，和一根据第二窗信号提供一第二反馈信号的输出端，所述相位比较装置带有一第一相位频率检测器，具有一用于接收延迟随机输入数据的第一输入端，一用于接收第一反馈信号的第二输入端，一当延迟随机输入数据超前于第一反馈信号时提供一第一相位比较信号的第一输出端，和一当延迟随机输入数据滞后于第一反馈信号时提供第一相位比较信号的第二输出端，和第二相位频率检测器，具有一用于接收反相随机输入数据的第一输入端，一用于接收第二反馈信号的第二输入端，一当反相随机输入数据超前于第二反馈信号时提供一第二相位比较信号的第一输出端，和一当反相随机输入数据滞后于第二反馈信号时提供第二相位比较信号的第二输出端，所述充电泵装置带有一第一充电泵电路，具有一连接于所述第一相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第一相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端，和一第二充电泵电路，具有一连接于所述第二相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第二相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端。
本发明的第九个方面在于，在本发明第一个方面的数据和时钟恢复锁相环电路中，所述数据和时钟恢复锁相环电路，还包括用于将随机输入数据分成两个分离随机输入数据的分配装置，将分离随机输入数据中的一个反转成反相随机输入数据的相位反转装置，所述延迟装置带有第一延迟电路，对随机输入数据和反相随机输入数据延时，以产生一第一延迟随机输入数据和一第一延迟反相随机输入数据，和一第二延迟电路，对第一延迟随机输入数据和第一延迟反相随机输入数据延时，以产生一第二延迟随机输入数据和一第二延迟反相随机输入数据，所述数据跃迁检测装置带有一第一数据跃迁检测器，具有一用于接收随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据随机输入数据提供一第一窗信号的输出端，一第二数据跃迁检测器，具有一用于接收反相随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据反相随机输入数据提供一第二窗信号的输出端，一第三数据跃迁检测器，具有一用于接收第一延迟随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据第一延迟随机输入数据提供一第三窗信号的输出端，和一第四数据跃迁检测器，具有一用于接收第一延迟反相随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据第一延迟反相随机输入数据提供一第四窗信号的输出端，所述倍频器装置带有一第一2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第一数据跃迁检测器的所述输出端的选择输入端，和一根据第一窗信号提供一第一反馈信号的输出端，一第二2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第二数据跃迁检测器的所述输出端的选择输入端，和一根据第二窗信号提供一第二反馈信号的输出端，一第三2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第三数据跃迁检测器的所述输出端的选择输入端，和一根据第三窗信号提供一第三反馈信号的输出端，和一第四2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第四数据跃迁检测器的所述输出端的选择输入端，和一根据第四窗信号提供一第四反馈信号的输出端，所述相位比较装置带有一第一相位频率检测器，具有一用于接收第一延迟随机输入数据的第一输入端，一用于接收第一反馈信号的第二输入端，一当第一延迟随机输入数据超前于第一反馈信号时提供一第一相位比较信号的第一输出端，和一当第一延迟随机输入数据滞后于第一反馈信号时提供第一相位比较信号的第二输出端，第二相位频率检测器，具有一用于接收第一延迟反相随机输入数据的第一输入端，一用于接收第二反馈信号的第二输入端，一当第一延迟反相随机输入数据超前于第二反馈信号时提供一第二相位比较信号的第一输出端，和一当第一延迟反相随机输入数据滞后于第二反馈信号时提供第二相位比较信号的第二输出端，一第三相位频率检测器，具有一用于接收第二延迟随机输入数据的第一输入端，一用于接收第三反馈信号的第二输入端，一当第二延迟随机输入数据超前于第三反馈信号时提供一第三相位比较信号的第一输出端，和一当第二延迟随机输入数据滞后于第三反馈信号时提供第三相位比较信号的第二输出端，和第四相位频率检测器，具有一用于接收第二延迟反相随机输入数据的第一输入端，一用于接收第四反馈信号的第二输入端，一当第二延迟反相随机输入数据超前于第四反馈信号时提供一第四相位比较信号的第一输出端，和一当第二延迟反相随机输入数据滞后于第四反馈信号时提供第四相位比较信号的第二输出端，所述充电泵装置带有一第一充电泵电路，具有一连接于所述第一相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第一相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端，一第二充电泵电路，具有一连接于所述第二相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第二相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端，一第三充电泵电路，具有一连接于所述第三相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第三相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端，一第四充电泵电路，具有一连接于所述第四相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第四相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端。
本发明的第十个方面在于，在本发明第一个方面的数据和时钟恢复锁相环电路中，预定逻辑电平为一逻辑低电平，所述数据跃迁检测装置以时钟信号的下降沿计时，所述相位比较装置以延迟随机输入数据的上升沿触发。
本发明的第十一个方面在于，在本发明第一个方面的数据和时钟恢复锁相环电路中，预定逻辑电平为一逻辑高电平，所述数据跃迁检测装置以时钟信号的上升沿计时，所述相位比较装置以延迟随机输入数据的下降沿触发。
本发明的第十二个方面在于，在本发明第一个方面的数据和时钟恢复锁相环电路中，所述数据跃迁检测装置包括一单个数据跃迁检测器，该数据跃迁检测器包括一第一D触发器，具有一第一输入端，一第一时钟端，和一第一输出端，一第二D触发器，具有一第二输入端，一第二时钟端，和一反相输出端，和一与门，具有第三输入端，第四输入端，和第二输出端，所述第一输出端连接于第二输入端和第三输入端，所述反相输出端连接于第四输入端，所述第一输入端用作所述数据跃迁检测器的一数据输入端，所述第一时钟端和所述第二时钟端用作所述数据跃迁检测器的一时钟端，第二输入端用作所述跃迁检测器的一输出端。
本发明的第十三个方面在于，在本发明第十二个方面的数据和时钟恢复锁相环电路中，所述第一D触发器具有一复位输入端。
本发明的第十四个方面在于，在本发明第十二个方面的数据和时钟恢复锁相环电路中，所述第一D触发器和所述第二D触发器以时钟信号的上升沿计时。
本发明的第十五个方面在于，在本发明第一个方面的数据和时钟恢复锁相环电路中，所述数据跃迁检测装置包括一单个数据跃迁检测器，该数据跃迁检测器包括一第一D触发器，具有一第一输入端，一第一反相时钟端，和一第一输出端，一第二D触发器，具有一第二输入端，一第二反相时钟端，和一反相输出端，和一与门，具有第三输入端，第四输入端，和第二输出端，所述第一输出端连接于第二输入端和第三输入端，所述反相输出端连接于第四输入端，所述第一输入端用作所述数据跃迁检测器的一数据输入端，所述第一反相时钟端和所述第二反相时钟端用作所述数据跃迁检测器的一时钟端，第二输入端用作所述跃迁检测器的一输出端。
本发明的第十六个方面在于，在本发明第十五个方面的数据和时钟恢复锁相环电路中，所述第一D触发器具有一复位输入端。
本发明的第十七个方面在于，在本发明第十五个方面的数据和时钟恢复锁相环电路中，所述第一D触发器和所述第二D触发器以时钟信号的下降沿计时。
本发明的第十八个方面在于提供了一从随机输入数据中提取一时钟信号的数据和时钟恢复锁相环电路，所述数据和时钟恢复锁相环电路包括：延迟装置，用于延时随机输入数据，以产生延迟随机输入数据；数据跃迁检测装置，用于检测随机输入数据的跃迁，以产生一窗信号；移位装置，连接于所述数据跃迁检测装置用于移位窗信号，产生一移位窗信号；相位比较装置，连接于所述延迟装置和所述移位装置，用于比较延迟随机输入数据和移位窗信号的相位，以产生一表示延迟随机输入数据和移位窗信号之间的相位差的相位比较信号；充电泵装置，连接于所述相位比较装置，用于根据相位比较信号产生输出电压；滤波器装置，连接于所述充电泵装置，用于将输出电压滤波成直流电压；和电压控制振荡器，连接于所述滤波器装置和所述移位装置，以产生频率依赖于直流电压的时钟信号。
本发明的第十九个方面在于，在本发明第十八个方面的数据和时钟恢复锁相环电路中，所述数据跃迁检测装置是一单个数据跃迁检测器，具有一接收随机输入数据的数据输入端，一接收时钟信号的时钟输入端，和一提供窗信号的输出端，所述移位装置带有一单个D触发器具有一用于接收窗信号的D输入端，一用于接收时钟信号的时钟输入端和一提供移位窗信号的Q输出端，所述相位比较装置为一单个相位频率检测器，具有一接收延迟随机输入数据的第一输入端，一接收移位窗信号的第二输入端，一当延迟随机输入数据超前于移位窗信号时提供相位比较信号的第一输出端，和一当延迟随机输入数据滞后于移位窗信号时提供相位比较信号的第二输出端，所述充电泵装置为一单个充电泵电路，具有一连接于所述相位频率检测器的所述第一输出端的上沿输入端，一连接于所述相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端。
本发明的第二十个方面在于，在本发明第十八个方面的数据和时钟恢复锁相环电路中，所述数据跃迁检测装置以上升沿或下降沿计时，所述移位装置以下降沿或上升沿计时。
附图说明
图1是一传统的数据和时钟恢复PLL电路方框图，
图2是图1中所示传统的时钟恢复PLL电路的波形图，
图3是图1中所示传统的时钟恢复PLL电路中的相位比较器的电路图，
图4是图1中所示传统的时钟恢复PLL电路中的电压控制振荡器的电路图，
图5是图1中所示传统的时钟恢复PLL电路的模拟结果显示；
图6是根据本发明的第一实施例的一个数据和时钟恢复PLL电路方框图，
图7是图6中数据和时钟恢复PLL电路的一个实例的方框图，
图8是图6中数据和时钟恢复PLL电路的另一个实例的方框图，
图9是根据本发明的第二实施例的一个数据和时钟恢复PLL电路方框图，
图10是根据本发明的第一个例子的数据和时钟恢复PLL电路方框图，
图11是根据本发明的第二个例子的数据和时钟恢复PLL电路方框图，
图12是图11中数据和时钟恢复PLL电路的一个实例的方框图，
图13是图12中PLL电路的时间曲线，
图14是图12中数据和时钟恢复PLL电路的模拟结果显示，
图15是根据本发明的第三个例子的数据和时钟恢复PLL电路方框图，
图16是根据本发明的第四个例子的数据和时钟恢复PLL电路方框图，
图17是图16中数据和时钟恢复PLL电路的一个实例的方框图，
图18是根据本发明的第五个例子的数据和时钟恢复PLL电路方框图，
图19是一数据跃迁检测器一个实例的电路图，
图20是数据跃迁检测器的另一实例的电路图，
图21是数据跃迁检测器的再一实例的电路图，
图22是数据跃迁检测器的又一实例的电路图。
具体实施方式
为了更好地理解本发明，首先参照图1至图5，对传统的数据和时钟恢复PLL电路进行描述。
在图1中，传统的数据和时钟恢复PLL电路带有一连接于一数据输入端12和一数据输出端13之间的判决电路11。该判决电路11从数据输入端接收一数据输入信号12A，判定该输入数据信号12A的逻辑状态，然后将一输出信号13A输出给输出端13。一倍增器14连接于数据输入端，以将输入数据信号12A倍增并以产生一倍增的输入数据信号14A。一电压控制振荡器(VCO)产生一时钟信号15A，将该时钟信号15A供给一时钟输出端16和判决电路11。一相位比较器17连接于倍增器14和VCO15，用以比较倍增输入数据信号14A与时钟信号15A，产生一比较信号17A。一取样保持(S/H)开关电路18连接于相位比较器17，取样和保持比较信号17A，以产生一S/H信号18A。一控制电路19连接于数据输入端12和S/H开关电路18，根据输入数据信号12A产生一控制信号19A，来控制S/H电路18。一低通滤波器(LPF)连接于S/H开关电路18和VCO15，对S/H信号18A进行滤波，以提供一滤波信号20A给VCO15。
图2为图1中所示PLL电路的关键节点处的运行波形。倍增器14将图2中第一行所示的输入数据12A转换为如图2中第三行所示的倍增输入数据信号14A。相位比较器17将倍增输入数据信号14A与图2中第四行所示的时钟信号15A进行比较，以产生图2中第五行至第七行所示的比较信号17A。比较信号17A表示倍增输入数据信号14A与时钟信号15A之间的相位差。当时钟信号15A的相位超前倍增输入数据信号14A的相位时，相位比较器17产生一正脉冲序列，其脉冲宽度与如图2中第五行所示的相位差相等。相反，当时钟信号15A的相位滞后于倍增输入数据信号12A的相位时，相位比较器17产生一负脉冲序列，其脉冲宽度与如图2中第七行所示的相位差等。当两信号间无相位差时，相位比较器17没有脉冲输出，如图2中第六行所示。
接着，将比较信号17A提供给一S/H开关电路18。此外，来自控制电路19的如图2中第八行所示的控制信号19A也提供给S/H开关电路18。控制信号19A将S/H开关电路18置于ON(接通)或OFF(断开)状态。当S/H开关电路处于ON状态时，PLL将处于“取样模式”，即进行相位比较，PLL正常运行。与之相反，当S/H开关电路处于OFF状态时，PLL将处于“保持模式”，不进行相位比较。“保持模式”使PLL对一长序列的连续单元比特(0或1)保持稳定的运行。
LPF将S/H开关信号18A转换为一DC(直流)电压，即滤波信号20A。PLL的负反馈操作使得倍增输入数据信号14A与时钟信号15A间的相位差减至最小，称之为“相位锁定状态”。
判决电路11利用时钟信号15A检测输入数据信号12A的逻辑状态。判决电路11对输入数据信号12A重新计时，以产生如图2中第二行所示的输出数据信号13A。
事实上，相位比较器17为以Gilbert倍增型相位检测器。Gilbert倍增型相位检测器如图3所示。
参见图3，Gilbert倍增型相位检测器包括两乘法器电路的组合电路。第一乘法器电路由晶体管Q1-Q6和电阻R1与R2组成。第一乘法器电路将输入数据信号12A的相位与一主触发器31的输出的相位进行比较。主触发器31为判决电路11的一个部分，其输出信号31A被用来替代时钟信号15A。(详见U.S.专利No.5557648)
第二乘法器电路包括晶体管Q1、Q2和Q5-Q8，以及电阻R1和R2。第二乘法器电路将输入数据信号12A的相位与一90度延迟输入数据信号的相位进行比较。第二乘法器的平均直流输出电平仅依赖于输入数据信号的占空比(mark ratio)，因为第二乘法器比较的是两个相位差为90度的信号。因此，从第一乘法器的输出中减去第二乘法器的输出，可以消除占空比的影响。其结果，可以得到一个主触发器输出和90度延迟输入数据间的相位差输出，其中该相位差输出是与占空比无关的。利用该相位差输出可以稳定地控制VCO的频率。
图4所示为一用作电压控制振荡器15的发射极耦合多谐振荡器VCO。该发射极耦合多谐振荡器VCO包括一磁滞比较器，由晶体管Q1-Q6和电阻R1-R6构成。磁滞比较器应用一正反馈技术。在这种结构中，晶体管Q3和Q4的基极为差动输入端。当输入信号强度变动超过一固定电压时，磁滞比较器的输出信号反相。一延迟电路由晶体管Q7-Q8和一电容C构成。流入电容C的充电电流Ic提供延迟电路的延迟时间。VCO15通过经由延迟电路从输出回到磁滞比较器的输入端的正反馈来获得振荡。延迟电路的延迟时间和磁滞比较器的磁滞特性决定振荡频率。因此，通过控制充电电流Ic可以使振荡频率发生变化。发射极耦合多谐振荡器VCO15将输出信号提供给两个触发器41和42的时钟端。触发器41和42是判决电路11的组成部分。触发器41和42中的一个对应于图3中所示的主触发器31。
这样的一个数据和时钟恢复PLL电路在U.S.Pat.No.5557648中已经公开。
然而，传统的PLL电路存在一些问题。
首先，这种电路对于几十个连续单元比特，不需要一个大的外部电容(用于增加低通滤波器的RC时间常数)即可达到稳定的锁定，而当连续比特数目达到上百时，则很快失去锁定。
位于发射极耦合多谐振荡器VCO的输入节点的双极性基极电流如图4所示，可使S/H信号18A的频率(Fclk)随时间降低。这在图5所示的模拟结果中可以清楚地显示出来。该模拟结果是通过在一工作站上应用混合模式特性模拟器，即SABER(TM)来验证的。在此特定模拟中，假定输入数据传输率为1.25Gbps，设备参数基于一短外延双CMOS过程，L＝0.35μm，在Vcc＝1V时，fT＝20GHz。假定固有频率ωn＝12.6×106rads/sec，阻尼系数ζ＝1.0。
虽然在数据前序(100％数据密度)期间PLL电路达到稳定锁定在Fclk1.25GHz上，当数据密度变为0(t＞6μs)时，Fclk随时间降低。这种降低最终决定了在一重新计时错误发生之前在跃迁之间所允许的比特数目最大值。仅当一124比特串的“0”出现时才会出现图5中的重新计时错误。
其次，当输入数据频率与PLL的自激频率(在时间t＝0时的初始振荡频率)有显著差别时，传统的PLL电路无法将其锁定在一起。也就是说，由于传统PLL电路的牵引范围有限，无法达到锁定在所期望的目标频率上。
牵引范围限定了目标频率与可能出现牵引过程的PLL自激频率间的最大频率偏差。在此范围内，PLL一直处于锁定状态。然而，牵引过程可能会相当慢。在图5中，当PLL的自激频率等于1GHz时，PLL电路获得正确的频率(Fclk＝1.25GHz)，而当其等于800MHz时，电路却获得错误的频率。过程的变化导致PLL的自激频率部分至部分的变化(1GHz至800MHz)。
第三个问题是传统PLL电路遇到的谐波锁定。由于其锁定电压由输入数据信号的占空因数决定，电路会锁定在谐波上。Gilbert倍增型相位检测器的相位差输出由其晶体管的平均ON时间决定。例如，当相位比较输入信号的频率为(f和f)和(f和2f)，晶体管的平均ON时间是相同的。
美国专利No.5097489和5374860以及1998年IEEE国际固态电路会议(1998 IEEE International Solid-State Circuits Conference)的“技术论文文摘”(DIGEST OF TECHNICAL PAPER)中公开了其他的传统PLL电路。
然而，这些PLL电路也带有类似上述提到的问题缺陷。
参看图6至图8，将对根据本发明的第一实施例的一数据和时钟恢复PLL电路进行描述。
图6中，一根据第一实施例的数据和时钟恢复PLL电路包括一数据输入端61，用于提供一长度为n(＝Zn-1)比特的数字数据流(Fdata)。
一抽头(tapped)延迟单元62连接于数据输入端61，由延迟数字数据流的延迟电路构成。一数据跃迁检测单元63连接于数据输入端61，以检测输入数据流中的跃迁，产生窗信号，其中一旦数据跃迁检测单元63检测到跃迁，每一窗信号保持一比特“高”电平。一相位比较器单元64连接于延迟单元62，由多个相位比较器组成。每一相位比较器检测来自延迟单元62的延迟数据流信号与一反馈信号(Ffbk)之间的相位差。相位比较器单元64根据该相位差产生输出信号。一充电泵电路单元65连接于相位比较器单元64，根据其输入(即相位比较器单元64的输出信号)之间的相位差产生充电/放电电压。一低通滤波器单元连接于充电泵电路单元65，由来自充电泵电路单元65的充电/放电电压来充电和放电。一电压控制振荡器(VCO)67连接于低通滤波器单元66，由一偏置发生器(BG)和一电流控制振荡器(CCO)组成，用以产生一组时钟信号(Fclk)，其频率由低通滤波器单元66的输出决定。一倍频器单元68连接于VCO67、数据跃迁检测器63和相位比较器单元64，由整数个倍频器构成。每一倍频器接收时钟信号和一数字逻辑电平，并根据从数据跃迁检测器单元63提供给倍频器的选择输入端的窗信号的值从二者中选择一个。每一倍频器将选定的信号作为一反馈信号(Ffbk)传送给相位比较单元64。
图6中PLL电路的运行如下所述。
相位比较单元64的一个例子如图7中所示的相位频率检测单元71。相位频率检测单元71包括一相位频率检测器(PFD)。
众所周知，当PFD输入信号(Fref)中的跃迁边沿的数目与其反馈信号(Ffbk)的边沿数目相等时，PFD获得一个正确的频率。然而，在数据和时钟恢复PLL应用中，输入信号为随机输入数据，所恢复的时钟Fclk用作反馈信号Ffbk。这样，输入信号(Fref)中的边沿数目总会与PLL电路的反馈信号(Ffbk)中的边沿数目不同。因此，需要应用一些装置根据输入数据Fref来控制反馈信号Ffbk的边沿数目。当检测到数据跃迁(“0”至“1”或“1”至“0”)时，VCO输出时钟信号Fclk需被反馈给PFD。否则，没有发生跃迁/边沿的信号(即数字逻辑电平)需被反馈回去。
所考虑的最简单的控制反馈信号的装置是应用倍频器单元68，其中数字逻辑电平施加于一个输入端而时钟信号Fclk施加在另一个输入端。为达到相位锁定状态，将控制信号加在倍频器单元68的选择输入端。这些控制信号限定了“窗口”，在此“窗口”内Fclk脉冲通过倍频器单元68传回给PFD单元71。这些控制信号被称作窗信号。因为这些窗信号必须对应于输入数据的变化，所以需要一些检测数据跃迁的装置。一数据跃迁检测器(DTD)电路单元的功能是检测输入数据中的跃迁，并为检测到的跃迁输出窗信号。
由于PFD单元71的Fref和Ffbk的边沿数目必须相同，DTD单元63的功能还包括，对于每一检测到的数据跃迁，只允许一个Fclk脉冲通过。假定PFD单元71在其输入数据(Fref或Fclk)的某一特定边沿(上升沿或下降沿)上比较相位，则窗信号必须在Fclk的反向边沿上产生(分别为下降沿或上升沿)。这样DTD单元63则以时钟信号Fclk计时。PLL电路的负反馈运行调整窗信号的位置，直至达到相位锁定状态。
因为产生控制PFD单元71的反馈信号的窗信号需要时间，所以需要一装置来延迟输入数据(Fref输入信号)。延迟单元62起延迟输入数据的作用。
因此，PLL电路可确保对上百个连续比特达到整体地稳定锁定，自动出现一牵引过程，并且PLL不会锁定在谐波上。
如图8所示，偏置发生器BG的输出可以供给延迟电路单元62以调整延迟时间。这种结构可以使PLL电路处于锁定状态的时间变短。
相位频率检测器(PFD)可以为一数字频率检测器，如McGRAW-HILLBOOK COMPANY出版的“锁相环理论、设计与应用”(PHASE-LOKEDLOOPS Theory，Design，and Applications)第8页表2-1中的PD4型所示。
参看图9，下面描述本发明的第二实施例。
在图9中，一PLL电路以一个窗口移位电路单元91代替了图6中的倍频器单元68。窗口移位电路单元91将来自数据跃迁检测器单元63的窗信号与时钟信号Fclk同步输出。以这种结构，应用窗口移位电路单元91产生的移位窗信号可获得相位锁定。在相位比较器单元64或位于反馈信号路径中的电平转换器需要一(比VCO时钟信号)更宽脉冲反馈信号时，建议应用该实施例。
在图10中，根据第一实施例的第一个例子的PLL电路包括一延迟电路101，一数据跃迁检测器102，一相位频率检测器103，一充电泵电路104，一低通滤波器105，一VCO106和一2-1倍频器107。该PLL电路的运行与图6中的PLL电路相似。因为PLL电路带有单个相位频率检测器103，单个充电泵电路104以及单个倍增器107，所以该电路建议用于较低频率应用中。此外，由于“0”至“1”跃迁或“1”至“0”跃迁均可驱动PLL电路，此电路也可用于需要考虑输入数据的占空因素的变化的应用中。
下面参照图11至14说明第二个例子。
在图11中，PLL电路包括一延迟电路1101，第一和第二数据跃迁检测器1102和1103，第一和第二相位频率检测器(PFD1和PFD2)1104和1105，第一和第二充电泵电路(CP1和CP2)1106和1107，一环路滤波器(LPF)1108，一VCO1109，第一和第二倍频器1110和1111。这里，一随机输入数据流被预先分成两个分离随机输入数据流，并将其中的一个反相。此PLL电路的细节如图12所示。
参看图12和13，下面对PLL电路的运行作一描述。
图13显示的是图12中所示PLL电路在相位锁定过程中重要节点处的时序图。图13显示了输入数据1200A和1200B，延迟电路1101产生的延迟输入数据1201A和1201B，VCO1109产生的VCO时钟信号(Fclk)1202，第一数据跃迁检测器1102产生的重新计时数据1203，第一和第二数据跃迁检测器1102和1103分别产生的窗信号1204A和1204B，第一和第二倍频器1110和1111分别产生的反馈信号1205A和1205B，第一和第二相位频率检测器(PFD1和PFD2)1104和1105分别产生的相位比较输出(1206A、1207A)和(1206B、1207B)，环路滤波器1108产生的直流(DC)锁定电压1208等信号波形。相位比较输出以相位超前和相位滞后来表示。
延迟电路1101对输入数据1200A和1200B延时“td”，以产生延迟输入数据1201A和1201B。延迟输入数据1201A和1201B分别提供给PFD1和PFD2的Fref输入端。图12中所示PLL电路在0.5比特＜td＜1.5比特时正常地工作。图12中，通过应用串联的缓冲器，在延迟电路1101中产生延迟“td”＝1比特。
数据跃迁检测器DTD1和DTD2分别用来检测输入数据1200A和1200B的跃迁。DTD1输入输入数据1200A和时钟信号1202，产生窗信号1204A。DTD1检测输入数据1200A中的上升沿(“0”跃迁至“1”)。窗信号1204A被提供给倍频器1110的一个选择端。
类似地，DTD2输入输入数据1200B和时钟信号1202，并产生窗信号1204B。DTD2检测输入数据1200B中的上升沿(“0”跃迁至“1”)。窗信号1204B被提供给倍频器1111的一个选择端。
下面对DTD1和DTD2进行详细地说明。DTD1包括两个触发器1301a和1301b和一个与(AND)门1302。因为窗信号1204A需要提取VCO时钟信号1202的上升沿，触发器1301a和1301b在时钟1202的下降沿上计时(假定PFD1在输入数据信号1201A和反馈信号1205A的上升沿上比较相位)。触发器1301a和1301b以及与门1302的连接方式使得对于每一检测到的数据跃迁产生的窗信号1204A仅保持一个数据比特的高电平。这可确保延迟输入信号1201A中的跃迁边沿数目与反馈信号1205A中的跃迁边沿数目相等。触发器1301a应用VCO时钟信号1202的下降沿检测输入数据1200A的逻辑状态，产生如图13中所示的重新计时数据1203。
另一方面，DTD2包括两个触发器1303a和1303b以及一个与门1304。因为窗信号1204B需要提取VCO时钟信号1202的上升沿，触发器1303a和1303b在时钟1202的下降沿上计时(假定PFD2在输入数据信号1201B和反馈信号1205B的上升沿上比较相位)。触发器1303a和1303b以及与门1304的连接方式使得对于每一检测到的数据跃迁产生的窗信号1204B仅保持一个数据比特的高电平。这可确保延迟输入信号1201B中的跃迁边沿数目与反馈信号1205B中的跃迁边沿数目相等。
回到图12，公知的相位频率检测器(PFD1和PFD2)交错运行，以保证电路工作在非常高的输入数据频率上。PFD1接收到延迟输入数据1201A和反馈信号1205A，产生相位比较信号1206A和1207A。
输入数据1200A的一延迟形式提供给PFD1的参考端。落入窗信号1204A的VCO时钟信号1202提供给PFD1的反馈端。在延迟输入数据信号1201A的相位超前于反馈信号1205A的相位时，PFD1的功能是产生一泵起(pump-up)输出信号1206A。类似地，在延迟输入数据信号1201A的相位滞后于反馈信号1205A的相位时，PFD1的功能为产生一泵落(pump-down)输出信号1207A。在PFD1中可以增加一延迟元件(图中未显示)以消除“死区”，即相位锁定附近的低增益区域。PFD1由延迟输入数据信号1201A和反馈信号1205A的正程边沿起动。
类似地，PFD2接收到延迟输入数据1201B和反馈信号1205B，产生相位比较信号1206B和1207B。输入数据1200B的一延迟形式提供给PFD2的参考端。落入窗信号1204B的VCO时钟信号1202提供给PFD2的反馈端。在延迟输入数据信号1200B的相位超前于反馈信号1205B的相位时，PFD2的功能是产生一泵起输出信号1206B。类似地，在延迟输入数据信号1201B的相位滞后于反馈信号1205B的相位时，PFD2的功能为产生一泵落输出信号1207B。在PFD2中可以增加一延迟元件(图中未显示)以消除“死区”，即相位锁定附近的低增益区域。PFD2由延迟输入数据信号1200B和反馈信号1205B的正程边沿起动。
因此，由于图12中所示的PLL电路是边沿触发的，所以PLL电路对输入数据信号的占空因数不敏感，从而不会锁定在谐波上。
充电泵CP1接收到泵起信号1206A和泵落信号1207B，而充电泵CP2接收到泵起信号1206B和泵落信号1207B。充电泵CP1和CP2的输出合并成一充电泵输出信号1209。充电泵输出信号1209由环路滤波器1108滤波以产生一DC(直流)输出电压1208。环路滤波器1108决定了PLL的响应特性，即固有频率ωn和阻尼系数ζ。
VCO1109接收到DC输出电压1208，产生VCO时钟信号1202(Fclk)。VCO1109包括一偏置发生器1109A和一电流控制振荡器(CCO)1109B。DC输出电压1208决定了VCO时钟信号1202的频率。VCO输出信号1202相应于变化的控制电压信号1208在输入数据信号1200A和1200B的平均数据比的一个范围内变化。时钟信号1202提供给倍频器1110和1111的B输入端。VCO输出信号1202的反相被用作恢复时钟信号1210。
DC信号1208提供给VCO1109的偏置发生器1109A中的一MOS输入晶体管(图中未显示)。充电泵CP1和CP2均由MOS技术实现。因此，充电泵CP1和CP2的输出端为阻抗非常高的节点。
图12中的PLL电路的模拟结果显示于图14。通过对图14的研究，很容易理解，CP1和CP2使得基于加窗PFD的PLL(不同于图1中的基于Gilbert倍增器的PLL)对上百个连续单元比特达到稳定锁定，而没有时钟Fclk随时间下降的情况。这个模拟结果通过在工作站上应用一混合模式特性模拟器(SABERTM)得到验证。假定数据传输速率为1.25Gbps。设备参数基于一个L＝0.35μm的短外延双CMOS过程，在Vcc＝1V时，fT＝20GHz。假定固有频率ωn＝12.6×106rads/sec，阻尼系数ζ＝1.0。注意，一没有应用任何窗信号的基于PFD的PLL电路当数据密度变为零时(t＞6us)会很快失去锁定，其中，可将丢失数据脉冲解释为输入频率的降低。
再回到图12和13，倍频器1110和1111分别放在VCO1109与相位频率检测器1104和1105之间。倍频器1110和1111分别产生反馈信号1205A和1205B。窗信号1204A和1204B分别提供给倍频器1110和1111的选择输入端。倍频器1110和1111通过保证反馈信号1205A和1205B中的跃迁边沿数目与延迟输入信号1201A和1201B中的相等，来达到相位锁定状态。
MUX1具有A和B输入端，选择输入SEL和一输出端F。一数字逻辑电平1211“0”提供给MUX1的A输入端。VCO时钟信号1202提供给MUX1的B输入端。窗信号1204A提供给选择端。MUX1根据窗信号1204A来决定是将时钟信号1202还是数字逻辑电平1211作为反馈信号1205A反馈回PFD1。
当DTD1检测到输入数据信号1200A中的数据跃迁(“0”至“1”)，窗信号1204A变高(即窗口打开)一个数据比特。在这种情况下，MUX1选择VCO时钟信号1202并将其作为反馈信号1205A提供给PFD1。然后，PFD1比较延迟输入数据1201A和反馈信号1205A的相位。如果延迟输入信号1201A的上升沿超前(落后)于反馈信号1205A的上升沿，则延迟输入信号1201A被视为超前(滞后)于反馈信号1205A。然后，PFD1产生一UP(或DOWN)输出脉冲1206A(或1207A)并接着将其提供给充电泵CP1。
相反，当DTD1检测到输入数据1200A中没有数据跃迁(连续的1或0串)时，窗信号1204A变低(即窗口关闭)。MUX2根据窗信号1204A选择数字逻辑电平“0”作为反馈信号1205A。
类似地，MUX2具有A和B输入端，选择输入SEL和一输出端F。一数字逻辑电平1211“0”提供给MUX2的A输入端。VCO时钟信号1202提供给MUX2的B输入端。窗信号1204B提供给选择端SEL。MUX2根据窗信号1204B来决定是将时钟信号1202还是数字逻辑电平1211作为反馈信号1205B反馈回PFD2。MUX2根据窗信号1204B来决定是将时钟信号1202还是数字逻辑电平1211作为反馈信号1205B反馈回PFD2。
当DTD2检测到延迟输入信号1201B中的数据跃迁(“0”至“1”)，窗信号1204B变高(即窗口打开)一个数据比特。在这种情况下，MUX2根据窗信号1204B选择VCO时钟信号1202。然后，PFD2比较延迟输入数据1201B和时钟信号1202的相位。如果延迟输入信号1201B的上升沿超前(落后)于时钟信号1202的上升沿，则延迟输入信号1201B被视为超前(滞后)于1205B。然后，PFD2产生一UP(或DOWN)输出脉冲1206B(或1207B)并将其提供给充电泵CP2。
相反，当DTD2检测到输入数据1200B中没有数据跃迁(连续的ONE或ZERO串)时，窗信号1204B变低(窗口关闭)。在这种情况下，MUX2根据窗信号1204B选择数字逻辑电平“0”而非时钟信号1202作为反馈信号1205B。
当输入数据1200A和1200B中未检测到数据跃迁时，PFD1和PFD2中均不进行相位比较，PLL电路保持在保持模式，直至检测到下一个数据比特。因此，PLL电路能对一长序列的连续单元比特(ONE或ZERO)达到稳定的锁定。
图14所示的模拟结果显示，即使PLL的自激频率等于800MHZ时，在数据前序期间电路也能获得正确的频率Fclk＝1.25GHz。图5中已经显示基于Gilbert倍增器的PLL电路在相同的自激频率下不能实现牵引。因此，可以确定，该PLL电路确实能保证牵引的实现。
下面参照图15对第三个例子进行描述。
在图15中，一PLL电路具有第一和第二延迟电路，第一至第四相位频率检测器(PDF1-PDF4)，第一至第四充电泵电路(CP1-CP4)，一环路滤波器，一VCO，和第一至第四倍频器。在PLL电路中，各个相位频率比较器、倍频器和充电泵交替运行，以达到高频率运行。
下面参照图16对第四个例子进行描述。
在图16中，一数据和时钟恢复PLL电路在PLL电路的输入端和延迟电路之间有一边沿检测器，用于检测输入数据信号的上升沿和下降沿。一第一数据跃迁检测器检测输入数据信号的上升沿，以产生第一窗信号。一第二数据跃迁检测器检测输入数据信号的下降沿，以产生第二窗信号。一或门连接于第一和第二数据跃迁检测器和2-1倍频器之间，将第一和第二窗信号提供给2-1倍频器。
因此，由于零至一和一至零的跃迁均可驱动PLL电路，这个例子可建议用于并不考虑输入数据的占空因数的变化的低频应用中。
边沿检测器可包括一异或门和一延迟元件，如图17的例子所示。
参看图18，将对根据本发明的第五个例子的一数据和时钟恢复电路进行说明。此PLL电路对应于图9中所示的第二个实施例。
在图18中，PLL电路带有一延迟电路，一PFD，充电泵电路，一低通滤波器，一VCO，一DTD和一个D触发器。D触发器替代了图10中的2-1倍频器107。也就是说，这个PLL电路中没有倍频器单元。D触发器延迟来自DTD的窗信号，将其供给PFD。因此，PLL可达到如上所述的相位锁定。
这个例子建议应用于在相位比较器单元或位于反馈信号路径中的电平转换器需要一(比VCO时钟信号)更宽脉冲反馈信号的地方。
从图19至22显示的是用于上述的数据和时钟恢复PLL电路中的一个数据跃迁检测器。该数据跃迁包括两个D触发器和一个与门。图19和20中显示的数据跃迁检测器以VCO时钟信号的下降沿触发，而图21和22中显示的则以VCO时钟信号的上升沿触发。

Claims (20)

1.一从随机输入数据中提取一时钟信号的数据和时钟恢复锁相环电路，所述数据和时钟恢复锁相环电路包括：
延迟装置，用于延时随机输入数据，以产生延迟随机输入数据；
数据跃迁检测装置，用于检测随机输入数据的跃迁，以产生一窗信号；
相位比较装置，连接于所述延迟装置，用于比较延迟随机输入数据的相位和一反馈信号的相位，以产生表示延迟随机输入数据和一反馈信号之间的相位差的一相位比较信号；
充电泵装置，连接于所述相位比较装置，用于根据相位比较信号产生输出电压；
滤波器装置，连接于所述充电泵装置，用于将输出电压滤波成直流电压；
电压控制振荡器，连接于所述滤波器装置，以产生频率依赖于直流电压的时钟信号；和
倍频器装置，连接于所述电压控制振荡器，所述数据跃迁检测装置和所述相位比较装置，用于从一预定逻辑电平和时钟信号中选择一个，将选择的信号作为反馈信号提供给所述相位比较装置。
2.如权利要求1所述的数据和时钟恢复锁相环电路，其特征在于：所述相位比较装置包括一数字相位频率检测器。
3.如权利要求2所述的数据和时钟恢复锁相环电路，其特征在于：所述延迟装置产生一介于时钟信号一个周期的一半和1.5倍之间的延迟。
4.如权利要求1所述的数据和时钟恢复锁相环电路，所述电压控制振荡器包括一根据直流电压产生一偏置电流的偏置发生器，和一根据偏置电流产生时钟信号的电流控制振荡器，其特征在于：所述偏置发生器连接于所述延迟装置，以控制所述延迟装置中的延迟。
5.如权利要求1所述的数据和时钟恢复锁相环电路，其特征在于：所述数据跃迁检测装置是一单个数据跃迁检测器，具有一接收随机输入数据的数据输入端，一接收时钟信号的时钟输入端，和一提供窗信号的输出端，
所述相位比较装置为一单个相位频率检测器，具有一接收延迟随机输入数据的第一输入端，一接收反馈信号的第二输入端，一当随机输入数据超前于反馈信号时提供相位比较信号的第一输出端，和一当随机输入数据滞后于反馈信号时提供相位比较信号的第二输出端，
所述充电泵装置为一单个充电泵电路，具有一连接于所述相位频率检测器的所述第一输出端的上沿(up-side)输入端，一连接于所述相位频率检测器的所述第二输出端的下沿(down-side)输入端，和一连接于所述滤波装置的输出端，
所述倍频器装置为一单个2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述数据跃迁检测器的所述输出端的选择输入端，和一连接于所述相位频率检测器的所述第二输入端的输出端。
6.如权利要求1所述的数据和时钟恢复锁相环电路，其特征在于：所述数据和时钟恢复锁相环电路，还包括用于将随机输入数据分成两个分离随机输入数据的分配装置，将分离随机输入数据中的一个反转成反相随机输入数据的相位反转装置，和用于根据分离随机输入数据和反相随机输入数据中至少一个来检测随机输入数据边沿的边沿检测装置，
所述数据跃迁检测装置包括一第一数据跃迁检测器，用于检测分离随机输入数据的上升沿或下降沿，以产生一第一数据跃迁信号，一第二数据跃迁检测器，用于检测反相随机输入数据的上升沿或下降沿，以产生一第二数据跃迁信号，和一或门，从第一数据跃迁信号和第二数据跃迁信号产生窗信号。
7.如权利要求6所述的数据和时钟恢复锁相环电路，其特征在于：所述边沿检测装置包括一用于将分离随机输入数据中的一个延时为延迟随机输入数据的延迟元件，和一连接于所述延迟元件的异或门，根据分离随机输出数据和延迟随机输入数据产生一输出信号。
8.如权利要求1所述的数据和时钟恢复锁相环电路，其特征在于：所述数据和时钟恢复锁相环电路还包括用于将随机输入数据分成两个分离随机输入数据的分配装置，将分离随机输入数据中的一个反转成反相随机输入数据的相位反转装置，
所述数据跃迁检测装置带有一第一数据跃迁检测器，具有一用于接收随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据随机输入数据提供一第一窗信号的输出端，和一第二数据跃迁检测器，具有一用于接收反相随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据反相随机输入数据提供一第二窗信号的输出端，
所述倍频器装置带有一第一2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第一数据跃迁检测器的所述输出端的选择输入端，和一根据第一窗信号提供一第一反馈信号的输出端，和一第二2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第二数据跃迁检测器的所述输出端的选择输入端，和一根据第二窗信号提供一第二反馈信号的输出端，
所述相位比较装置带有一第一相位频率检测器，具有一用于接收延迟随机输入数据的第一输入端，一用于接收第一反馈信号的第二输入端，一当延迟随机输入数据超前于第一反馈信号时提供一第一相位比较信号的第一输出端，和一当延迟随机输入数据滞后于第一反馈信号时提供第一相位比较信号的第二输出端，和第二相位频率检测器，具有一用于接收反相随机输入数据的第一输入端，一用于接收第二反馈信号的第二输入端，一当反相随机输入数据超前于第二反馈信号时提供一第二相位比较信号的第一输出端，和一当反相随机输入数据滞后于第二反馈信号时提供第二相位比较信号的第二输出端，
所述充电泵装置带有一第一充电泵电路，具有一连接于所述第一相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第一相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端，和一第二充电泵电路，具有一连接于所述第二相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第二相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端。
9.如权利要求1所述的数据和时钟恢复锁相环电路，其特征在于：所述数据和时钟恢复锁相环电路，还包括用于将随机输入数据分成两个分离随机输入数据的分配装置，将分离随机输入数据中的一个反转成反相随机输入数据的相位反转装置，
所述延迟装置带有第一延迟电路，对随机输入数据和反相随机输入数据延时，以产生一第一延迟随机输入数据和一第一延迟反相随机输入数据，和一第二延迟电路，对第一延迟随机输入数据和第一延迟反相随机输入数据延时，以产生一第二延迟随机输入数据和一第二延迟反相随机输入数据，
所述数据跃迁检测装置带有一第一数据跃迁检测器，具有一用于接收随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据随机输入数据提供一第一窗信号的输出端，一第二数据跃迁检测器，具有一用于接收反相随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据反相随机输入数据提供一第二窗信号的输出端，一第三数据跃迁检测器，具有一用于接收第一延迟随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据第一延迟随机输入数据提供一第三窗信号的输出端，和一第四数据跃迁检测器，具有一用于接收第一延迟反相随机输入数据的数据输入端，一用于接收时钟信号的时钟输入端，和一根据第一延迟反相随机输入数据提供一第四窗信号的输出端，
所述倍频器装置带有一第一2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第一数据跃迁检测器的所述输出端的选择输入端，和一根据第一窗信号提供一第一反馈信号的输出端，一第二2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第二数据跃迁检测器的所述输出端的选择输入端，和一根据第二窗信号提供一第二反馈信号的输出端，一第三2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第三数据跃迁检测器的所述输出端的选择输入端，和一根据第三窗信号提供一第三反馈信号的输出端，和一第四2-1倍频器，具有一连接于所述电压控制振荡器的第一输入端，一提供预定逻辑电平的第二输入端，一连接于所述第四数据跃迁检测器的所述输出端的选择输入端，和一根据第四窗信号提供一第四反馈信号的输出端，
所述相位比较装置带有一第一相位频率检测器，具有一用于接收第一延迟随机输入数据的第一输入端，一用于接收第一反馈信号的第二输入端，一当第一延迟随机输入数据超前于第一反馈信号时提供一第一相位比较信号的第一输出端，和一当第一延迟随机输入数据滞后于第一反馈信号时提供第一相位比较信号的第二输出端，第二相位频率检测器，具有一用于接收第一延迟反相随机输入数据的第一输入端，一用于接收第二反馈信号的第二输入端，一当第一延迟反相随机输入数据超前于第二反馈信号时提供一第二相位比较信号的第一输出端，和一当第一延迟反相随机输入数据滞后于第二反馈信号时提供第二相位比较信号的第二输出端，一第三相位频率检测器，具有一用于接收第二延迟随机输入数据的第一输入端，一用于接收第三反馈信号的第二输入端，一当第二延迟随机输入数据超前于第三反馈信号时提供一第三相位比较信号的第一输出端，和一当第二延迟随机输入数据滞后于第三反馈信号时提供第三相位比较信号的第二输出端，和第四相位频率检测器，具有一用于接收第二延迟反相随机输入数据的第一输入端，一用于接收第四反馈信号的第二输入端，一当第二延迟反相随机输入数据超前于第四反馈信号时提供一第四相位比较信号的第一输出端，和一当第二延迟反相随机输入数据滞后于第四反馈信号时提供第四相位比较信号的第二输出端，
所述充电泵装置带有一第一充电泵电路，具有一连接于所述第一相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第一相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端，一第二充电泵电路，具有一连接于所述第二相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第二相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端，一第三充电泵电路，具有一连接于所述第三相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第三相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端，一第四充电泵电路，具有一连接于所述第四相位频率检测器的所述第一输出端的上沿输入端，一连接于所述第四相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端。
10.如权利要求1所述的数据和时钟恢复锁相环电路，其特征在于：预定逻辑电平为一逻辑低电平，所述数据跃迁检测装置以时钟信号的下降沿计时，所述相位比较装置以延迟随机输入数据的上升沿触发。
11.如权利要求1所述的数据和时钟恢复锁相环电路，其特征在于：预定逻辑电平为一逻辑高电平，所述数据跃迁检测装置以时钟信号的上升沿计时，所述相位比较装置以延迟随机输入数据的下降沿触发。
12.如权利要求1所述的数据和时钟恢复锁相环电路，其特征在于：所述数据跃迁检测装置包括一单个数据跃迁检测器，该数据跃迁检测器包括一第一D触发器，具有一第一输入端，一第一时钟端，和一第一输出端，一第二D触发器，具有一第二输入端，一第二时钟端，和一反相输出端，和一与门，具有第三输入端，第四输入端，和第二输出端，所述第一输出端连接于第二输入端和第三输入端，所述反相输出端连接于第四输入端，所述第一输入端用作所述数据跃迁检测器的一数据输入端，所述第一时钟端和所述第二时钟端用作所述数据跃迁检测器的一时钟端，第二输入端用作所述跃迁检测器的一输出端。
13.如权利要求12所述的数据和时钟恢复锁相环电路，其特征在于：所述第一D触发器具有一复位输入端。
14.如权利要求12所述的数据和时钟恢复锁相环电路，其特征在于：所述第一D触发器和所述第二D触发器以时钟信号的上升沿计时。
15.如权利要求1所述的数据和时钟恢复锁相环电路，其特征在于：所述数据跃迁检测装置包括一单个数据跃迁检测器，该数据跃迁检测器包括一第一D触发器，具有一第一输入端，一第一反相时钟端，和一第一输出端，一第二D触发器，具有一第二输入端，一第二反相时钟端，和一反相输出端，和一与门，具有第三输入端，第四输入端，和第二输出端，所述第一输出端连接于第二输入端和第三输入端，所述反相输出端连接于第四输入端，所述第一输入端用作所述数据跃迁检测器的一数据输入端，所述第一反相时钟端和所述第二反相时钟端用作所述数据跃迁检测器的一时钟端，第二输入端用作所述跃迁检测器的一输出端。
16.如权利要求15所述的数据和时钟恢复锁相环电路，其特征在于：所述第一D触发器具有一复位输入端。
17.如权利要求15所述的数据和时钟恢复锁相环电路，其特征在于：所述第一D触发器和所述第二D触发器以时钟信号的下降沿计时。
18.一从随机输入数据中提取一时钟信号的数据和时钟恢复锁相环电路，所述数据和时钟恢复锁相环电路包括：
延迟装置，用于延时随机输入数据，以产生延迟随机输入数据；
数据跃迁检测装置，用于检测随机输入数据的跃迁，以产生一窗信号；
移位装置，连接于所述数据跃迁检测装置用于移位窗信号，产生一移位窗信号；
相位比较装置，连接于所述延迟装置和所述移位装置，用于比较延迟随机输入数据和移位窗信号的相位，以产生一表示延迟随机输入数据和移位窗信号之间的相位差的相位比较信号；
充电泵装置，连接于所述相位比较装置，用于根据相位比较信号产生输出电压；
滤波器装置，连接于所述充电泵装置，用于将输出电压滤波成直流电压；和
电压控制振荡器，连接于所述滤波器装置和所述移位装置，以产生频率依赖于直流电压的时钟信号。
19.如权利要求18所述的数据和时钟恢复锁相环电路，其特征在于：所述数据跃迁检测装置是一单个数据跃迁检测器，具有一接收随机输入数据的数据输入端，一接收时钟信号的时钟输入端，和一提供窗信号的输出端，
所述移位装置带有一单个D触发器具有一用于接收窗信号的D输入端，一用于接收时钟信号的时钟输入端和一提供移位窗信号的Q输出端，
所述相位比较装置为一单个相位频率检测器，具有一接收延迟随机输入数据的第一输入端，一接收移位窗信号的第二输入端，一当延迟随机输入数据超前于移位窗信号时提供相位比较信号的第一输出端，和一当延迟随机输入数据滞后于移位窗信号时提供相位比较信号的第二输出端，
所述充电泵装置为一单个充电泵电路，具有一连接于所述相位频率检测器的所述第一输出端的上沿输入端，一连接于所述相位频率检测器的所述第二输出端的下沿输入端，和一连接于所述滤波装置的输出端。
20.如权利要求18所述的数据和时钟恢复锁相环电路，其特征在于：所述数据跃迁检测装置以上升沿或下降沿计时，所述移位装置以下降沿或上升沿计时。
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