CN1691512A - 具有自适应环路带宽的锁相环 - Google Patents

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CN1691512A CNA2005100792139A CN200510079213A CN1691512A CN 1691512 A CN1691512 A CN 1691512A CN A2005100792139 A CNA2005100792139 A CN A2005100792139A CN 200510079213 A CN200510079213 A CN 200510079213A CN 1691512 A CN1691512 A CN 1691512A
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Abstract

一种半导体装置包括一种具有提高回路稳定和快速锁定速率的自适应锁相环。在一个实施例中，以无需用于环路稳定的附加第二电荷泵的方式来实现，因此本发明的结果使锁相环消耗较少的芯片面积。在另一个实施例中，通过应用复合的电荷泵来提高总的锁定响应时间，这个可以通过常规的实施例得到。

Description

具有自适应环路带宽的锁相环
技术领域
本申请涉及一种锁相环，尤其是涉及一种具有自适应环路带宽的锁相环
背景技术
集成电路系统之间的通信通常需要输入信号的相位和/或频率与本地信号，例如时钟信号相匹配，或“锁定(lock)”。用于完成这个的典型系统是锁相环(PLL)。
图1是普通的锁相环结构的方框图。普通的PLL 11包括相位频率检测器(PFD)10、第一电荷泵(CP)12、运算放大器16，及压控振荡器(VCO)18。也可以包括可选择的第二电荷泵(CP)14。
相位频率检测器10测量所接收的参考时钟信号RCLK和反馈时钟信号VCLK之间的相位差。响应于时钟信号之间的相位差，相位频率检测器10产生一上控制信号(upcontrol signal)up和一下控制信号(down control signal)dn，这两个信号提供给第一电荷泵12。响应上控制信号up和下控制信号dn，第一电荷泵12依次对环路滤波器的第一电容Cp进行充电和放电，依次产生一环路滤波器控制电压Vp。环路滤波器控制电压Vp提供给VCO来确定VCO18的输出频率。
然而，结合第一电荷泵12和第一电容提供用于反馈回路的电极，优选的是还包括环路稳定零点，用于维持锁相环中的稳定性。为了达到此目的，将电阻与电阻Cp串联。然而，这个实施例倾向于处理温度变化，该处理和温度的依次变化导致可变的操作特性。此外，难以精确的调节和复制串联电阻的值。
在图1所示的可选择的实施例中，通过复合第二电荷泵14、运算放大器16和第二电容Cc以提供用于反馈回路的零点。第二电荷泵14接收的上控制信号up和下控制信号dn，并作出响应，充电和放电第二电容Cc。运算放大器16在正输入端接收环路滤波器控制电压Vp，并在输出端提供一VCO控制电压Vc，这个电压被应用于第二电容Cc。在运算放大器16的输出端和负输入端之间提供一闭环负反馈信号。VCO控制电压Vc应用于VCO来测定VCO18的输出频率。
虽然图1的结构提供相对稳定的锁相环操作，但由第一电荷泵12提供的电流Ip是固定的，因此，环路的锁定时间间隔比最佳的少。而且，和运算放大器16结合使用以提供环路稳定性的第二电荷泵14需要消耗大面积的芯片，导致生产成本高。
发明内容
本发明是涉及一种包括具有改进的环路稳定性和较快锁定速度的自适应锁相环的半导体装置。在一实施例中，这可以以不需要用于环路稳定的附加第二电荷泵的方式来实现，从而导致本发明的作为结果的锁相环消耗较少的芯片面积。在另一个实施例中，使用多个电荷泵，并且改进了用于锁定的作为结果的响应时间，该响应时间优于通过常规的实施例得到的响应时间。
本发明的第一方面涉及一种锁相环。响应于参考时钟信号和反馈信号的相位的比较结果，第一电荷泵接收所产生的第一和第二控制信号，并作出响应而产生第一电荷泵信号。环路滤波器包括一运算放大器，运算放大器具有接收第一电荷泵信号的第一输入端、分别接收第一和第二控制信号的第二和第三输入端，及接收控制电压的第四输入端，以及响应在第一、第二、第三和第四输入端处所提供的信号，产生控制电压的输出端。压控振荡器接收控制电压，并作出响应而产生反馈时钟信号。
在一实施例中，相位检测器接收参考时钟信号和反馈时钟信号，比较它们各自的相位，并响应比较的结果，产生第一和第二控制信号。在另一个实施例中，相位频率检测器接收参考时钟信号和反馈时钟信号，比较它们各自的相位和频率，并响应比较的结果，产生第一和第二控制信号。
在另一个实施例中，第一控制信号包括上控制信号，而第二控制信号中包括下控制信号。响应参考时钟信号的前沿激活第一控制信号及响应反馈时钟信号的前沿激活第二控制信号。
在另一个实施例中，运算放大器包括：第一晶体管，耦合在第一电压馈送(voltage supply)和第一节点之间，并且在第一节点上第一晶体管的栅极耦合到第一晶体管的漏极；第二晶体管，耦合在第一电压馈送和第二节点之间，并且第二晶体管的栅极耦合到第一节点；在第一节点和第三节点之间串联耦合的第三晶体管和第四晶体管，第三和第四晶体管中的一个的栅极耦合到第一控制信号而第三和第四晶体管中的另外一个栅极被耦合到第一电荷泵信号；第五晶体管，耦合在第一节点和第三节点之间，并且第五晶体管的栅极耦合到第一电荷泵信号；在第二节点和第三节点之间串联耦合的第六晶体管和第七晶体管，第六和第七晶体管中的一个的栅极被耦合到第二控制信号而第六和第七晶体管中的另外一个的栅极被耦合到控制电压信号；一第八晶体管，耦合在第二节点和第三节点之间，第八晶体管的栅极耦合到控制电压信号；及第九晶体管，耦合在第三节点和接地参考电压之间，并且第九晶体管的栅极接收偏压信号(voltage bias signal)。
第一和第二晶体管包括PMOS(P沟道金属氧化物半导体)晶体管，并且第三、第四、第五、第六、第七、第八，和第九晶体管包括NMOS(N沟道金属氧化物半导体)晶体管。
在另一个实施例中，偏压信号从第一电荷泵信号导出。
在另一个实施例中，第一电荷泵包括串联在第一电压馈送和第一节点之间的第一电流源和第一电荷泵晶体管，及串联在第一节点和接地参考电压之间的第二电荷泵晶体管和第二电流源，响应于第一控制信号被激活的第一电荷泵晶体管，响应于第二控制信号被激活的第二电荷泵晶体管，第一电荷泵在第一节点上提供电荷泵信号。第一电荷泵晶体管包括PMOS晶体管并且第一控制信号包括翻转的上控制信号；第二电荷泵晶体管包括NMOS晶体管并且第二控制信号包括下控制信号。
在另一个实施例中，环路滤波器的运算放大器包括：第一运算放大器，并且由第一运算放大器所产生的控制电压包括第一控制电压；及第二运算放大器，其在第一输入端上接收第一控制电压并产生第二控制电压，第二控制电压被提供给压控振荡器，第二运算放大器的第二输入端通过反馈路径接收第二控制电压。
在另一个实施例中，锁相环还包括：脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号起作用(active)的时间比第一预定时间期间大时，产生第一辅助控制信号；并且该脉冲宽度滤波器还接收第二控制信号，并作出响应，当第二控制信号起作用的时间比第二预定时间期间大时，产生第二辅助控制信号；以及第二电荷泵，接收第一和第二辅助控制信号，并作出响应而产生辅助电荷泵信号，辅助电荷泵信号应用于与第一电荷泵信号结合的运算放大器的第一输出。控制信号生成器接收第一和第二辅助控制信号，如果激活第一和第二辅助控制信号的任何一个，那么产生第三控制信号，并且运算放大器包括接收第三控制信号的第五输入端，并且还响应于第三控制信号，产生控制电压。在另一个实施例中，控制信号生成器包括或、OR(或)门、接收第一辅助控制信号的第一输入端、接收第二辅助控制信号的第二输入端、以及提供第三控制信号的输出端。
在另一个实施例中，运算放大器包括：第一晶体管，耦合在第一电压馈送和第一节点之间，并且该第一晶体管的栅极在第一节点上耦合到该晶体管的漏极；第二晶体管，耦合在第一电压馈送和第二节点之间，并且该第二晶体管的栅极耦合到第一节点；串联连接在第一节点和第三节点之间的第三晶体管和第四晶体管，第三和第四晶体管中的一个的栅极耦合到第一控制信号以及第三和第四晶体管中的另一个的栅极耦合到第一电荷泵信号；串联连接在第一节点和第三节点之间的第五晶体管和第六晶体管，第五和第六晶体管中的一个的栅极耦合到第三控制信号以及第五和第六晶体管中的另外一个的栅极耦合到第一电荷泵信号；第七晶体管，耦合在第一节点和第三节点之间，第七晶体管的栅极耦合到电荷泵信号；串联耦合在第二节点和第三节点之间的第八晶体管和第九晶体管，第八和第九晶体管中的一个的栅极耦合到第二控制信号及第八和第九NMOS晶体管中的另外一个的栅极耦合到控制电压信号；串联耦合在第二节点和第三节点之间的第十晶体管和第十一晶体管，第十和第十一晶体管中的一个的栅极耦合第三控制信号以及第十和第十一晶体管中的另外一个的栅极耦合到控制电压信号；第十二晶体管，耦合在第二节点和第三节点之间，并且第十二晶体管的栅极耦合到控制电压信号；第十三晶体管，耦合在第三节点和地参考电压之间，第十三晶体管的栅极接收偏压信号。第一和第二晶体管包括PMOS晶体管，其中第三、第四、第五、第六、第七、第八、第九、第十、第十一、第十二、和第十三晶体管包括NMOS晶体管。
在另一个实施例中，脉冲宽度滤波器包括：串联连接在第一电压馈送和接地参考电压之间的第一、第二和第三晶体管，第一和第二晶体管的栅极接收第一和第二控制信号中的一个；延迟电路，其接收第一和第二控制信号中的一个来产生延迟控制信号，控制信号应用于第三晶体管的栅极；在第一和第二晶体管之间的节点处提供的第一和第二辅助控制信号中的相应的一个。
在另一个实施例中，第二电荷泵包括：串联连接在第一电压馈送和第二节点之间的第三电流源和第三电荷泵晶体管，以及串联连接在第二节点和接地参考电压之间的第四电荷泵晶体管和第五电流源，响应于第一辅助控制信号而激活的第三电荷泵晶体管，以及响应于第二辅助控制信号而激活的第二电荷泵晶体管，第二电荷泵在第二节点上提供辅助电荷泵信号。第三电荷泵晶体管包括PMOS晶体管，而第一辅助控制信号包括反相辅助上控制信号，并且第四电荷泵晶体管包括NMOS晶体管，而第二控制信号包括辅助下控制信号。
在另一个实施例中，环路滤波器还包括：在运算放大器的第一输入端和接地参考电压之间的第一电容器，以及在运算放大器的输出端和接地参考电压之间的第二电容器。
本发明的另一方面是涉及一种锁相环，该锁相环包括：相位检测器，其接收参考时钟信号和反馈时钟信号，比较参考时钟信号和反馈时钟信号之间的相位差，并响应于比较结果产生第一和第二控制信号；第一电荷泵，其接收第一和第二控制信号，并作出响应而产生第一电荷泵信号；脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号，并且接收第二控制信号，并作出响应，当第二控制信号的激活时间大于第二预定时间时，产生第二辅助控制信号；及第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生辅助电荷泵信号；环路滤波器，其接收第一电荷泵信号，并作出响应而产生控制电压，环路滤波器包括运算放大器，该运算放大器具有接收第一电荷泵信号和辅助电荷泵信号复合的第一输入端，分别接收第一和第二控制信号的第二和第三输入端，及接收控制电压的第四输入端，以及响应于在第一、第二、第三和第四输入端处提供的信号，产生控制电压的一个输出端；及压控振荡器，其接收控制电压，并作出响应而产生参考时钟信号。
在一个实施例中，控制信号生成器接收第一和第二辅助控制信号，并且如果第一和第二辅助控制信号中的任何一个起作用，那么产生第三控制信号，运算放大器包括接收第三控制信号的第五输入端，并且还响应于第三控制信号产生控制电压。控制信号生成器包括OR(或)门，接收第一辅助控制信号的第一输入端，接收第二辅助控制信号的第二输入端，以及产生第三控制信号的输出端。
在一个实施例中，当锁相环在第一操作模式中操作时，参考时钟信号和反馈时钟信号基本上被锁定，并且当锁相环在第二操作模式中操作时，参考时钟信号和反馈信号的相位相差至少一预定量；其中，当锁相环在第一操作模式中操作时，那么第一电荷泵起作用而第二电荷泵不起作用；以及当锁相环在第二操作模式中操作时，第一电荷泵起作用并且第二电荷泵也起作用。
本发明的另一方面涉及一种锁相环，包括：相位检测器，其接收参考时钟信号和反馈时钟信号，比较参考时钟信号和反馈时钟信号的相位差，并且响应于比较结果，产生第一和第二控制信号；第一电荷泵，其接收第一和第二控制信号，并作出响应而产生第一电荷泵信号；脉冲宽度滤波器，接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号，并且接收第二控制信号，并作出响应，第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生第二电荷泵信号；第三电荷泵，接收第一和第二控制信号，并作出响应而产生第三电荷泵信号；第四电荷泵，接收第一和第二控制信号和第一和第二辅助控制信号，并作出响应而产生第四电荷泵信号；环路滤波器，其包括：运算放大器，该运算放大器具有接收第一电荷泵信号和第二电荷泵信号的结合的第一输入端、具有接收第三电荷泵信号、第四电荷泵信号和控制电压信号组合的第二输入端、以及具有一个输出端，该输出端响应于在第一和第二输入端处提供的信号，产生控制电压信号；以及压控振荡器，其接收控制电压，并作出响应而产生参考时钟信号。
在一个实施例中，当锁相环在第一操作模式中操作时，参考时钟信号和反馈时钟信号基本上被锁定，并且当锁相环在第二操作模式中操作时，参考时钟信号和反馈时钟信号的相位相差至少一预定量；其中，当锁相环在第一操作模式中操作时，第一电荷泵、第三电荷泵和第四电荷泵起作用而第二电荷泵不起作用；当在第二操作模式中锁相环操作时，第一电荷泵、第二电荷泵和第三电荷泵起作用而第四电荷泵不起作用。
在一个实施例中，第一电荷泵包括：串联连接在第一电压馈送和第一节点之间的第一电流源和第一电荷泵晶体管，及串联连接在第一节点和接地参考电压之间的第二电荷泵晶体管和第二电流源，第一电荷泵晶体管响应于第一控制信号被激活，第二电荷泵晶体管响应于第二控制信号被激活，第一电荷泵在第一节点处提供第一电荷泵信号。
在一个实施例中，第二电荷泵包括：串联连接在第一电压馈送和第二节点之间的第三电流源和第三电荷泵晶体管，及串联接在第二节点和接地参考电压之间的第四电荷泵晶体管和第四电流源，第三电荷泵晶体管响应于第一辅助控制信号被激活，第二电荷泵晶体管响应于第二辅助控制信号被激活，第二电荷泵在第二节点处提供第二电荷泵信号。
在一个实施例中，第三电荷泵包括：串联连接在第一电压馈送和第三节点之间的第五电流源和第五电荷泵晶体管，及串联连接在第三节点和接地参考电压之间的第六电荷泵晶体管和第六电流源，第五电荷泵晶体管响应于第一控制信号被激活，第六电荷泵晶体管响应于第二控制信号被激活，第三电荷泵在第三节点处提供第三电荷泵信号。
在一个实施例中，第四电荷泵包括：串联连接在第一电压馈送和第四节点之间的第七电流源和第七和第八电荷泵晶体管，及串联连接在第三节点和接地参考电压之间的第九和第十电荷泵晶体管和第八电流源，第七电荷泵晶体管响应于第一控制信号被激活，第八电荷泵晶体管响应于第一辅助控制信号被激活，第九电荷泵晶体管响应第二辅助控制信号被激活，第十电荷泵晶体管响应第二控制信号被激活，第四电荷泵在第四节点处提供第四电荷泵信号。
本发明另外一个方面涉及一种存储装置，包括：多个可寻址存储单元，每个单元包括数据存储元件；解码器，其从外部信源接收地址，并产生对至少一个寻址存储单元进行存取的行信号和列信号；以及锁相环。该锁相环包括：第一电荷泵，其接收响应参考时钟信号和反馈时钟信号的相位比较结果产生的第一和第二控制信号，并作出响应而产生第一电荷泵信号；环路滤波器，其包括运算放大器，该运算放大器具有接收第一电荷泵信号的第一输入端、分别接收第一和第二控制信号的第二和第三输入端、以及接收控制电压的第四输入端、以及响应于在第一、第二、第三和第四输入端处提供的信号产生控制电压的输出端；及压控振荡器，其接收控制电压信号，并作出响应而产生反馈时钟信号。
在一个实施例中，环路滤波器的运算放大器包括：第一运算放大器，并且通过第一运算放大器产生的控制电压包括第一控制电压；还包括第二运算放大器，该第二运算放大器在第一输入端上接收第一控制电压并产生提供给压控振荡器的第二控制电压，第二运算放大器的第二输入端经由反馈路径接收第二控制电压。
在另一个实施例中，存储装置还包括：一脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号；并接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；以及第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生辅助电荷泵信号，辅助电荷泵信号结合第一电荷泵信号应用于运算放大器的第一输入。
在另一个实施例中，存储装置还包括控制信号生成器，其接收第一和第二辅助控制信号，如果第一和第二辅助控制信号中的任何一个起作用，那么产生第三控制信号，其中运算放大器包括接收第三控制信号的第五输入端，并且响应于第三控制信号产生控制电压。
本发明另一方面涉及一种存储装置，包括：多个可寻址存储单元，每个单元包括数据存储元件；解码器，其接收来自外部信源的地址，并产生用于对至少一个寻址存储单元进行存取的行信号和列信号；以及锁相环。该锁相环包括：相位检测器，其接收参考时钟信号和反馈时钟信号，比较参考时钟信号和反馈时钟信号的相位差，并且响应于该比较结果而产生第一和第二控制信号；第一电荷泵，其接收第一和第二控制信号，并作出响应而产生第一电荷泵信号；脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间期间时，产生第一辅助控制信号，及接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间期间时，产生第二辅助控制信号；第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生第二电荷泵信号；第三电荷泵，其接收第一和第二控制信号，并作出响应而产生第三电荷泵信号；第四电荷泵，其接收第一和第二控制信号以及及第一和第二辅助控制信号，并作出响应而产生第四电荷泵信号；包括运算放大器的环路滤波器，该运算放大器具有接收第一电荷泵信号和第二电荷泵信号复合的第一输入端、具有接收第三电荷信号、第四电荷信号和控制电压信号复合的第二输入端、以及具有一个输出端，该输出端响应于在第一和第二输入端处提供的信号，产生控制电压信号；以及压控振荡器，其接收控制电压信号，并作出响应而产生参考时钟信号。
本发明另外一方面涉及一种存储单元，包括：存储控制器，产生命令和地址信号；以及包括多个存储装置的存储模块，该存储模块接收命令和地址信号，并作出响应，将数据存储到存储装置中和从存储装置找回数据，其中每个存储装置包括：多个可寻址存储单元，每个单元包括数据存储单元；解码器，其从外部信源接收地址，并产生用于对至少一个寻址存储单元进行存取的行信号和列信号；以及锁相环。该锁相环包括：第一电荷泵，其接收响应于参考时钟信号和反馈时钟信号相位的比较结果所产生的第一和第二控制信号，并作出响应而产生第一电荷泵信号；包括运算放大器环路滤波器的，该运算放大器具有接收第一电荷泵信号的第一输入端，分别接收第一和第二控制信号的第二和第三输入端，和接收控制电压的第四输入端，及响应于在第一、第二、第三和第四输入端处提供的信号而产生控制电压的输出端；及压控振荡器，其接收控制电压信号，并作出响应而产生反馈时钟信号。
在一个实施例中，环路滤波器的运算放大器包括第一运算放大器，其中通过第一运算放大器产生的控制电压包括第一控制电压，还包括第二运算放大器，该第二运算放大器在第一输入端上接收第一控制电压并产生提供给压控振荡器的第二控制电压，第二运算放大器的第二输入端通过反馈路径接收第二控制电压。
在另一个实施例中，存储系统还包括：脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号；并接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；以及第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生辅助电荷泵信号，辅助电荷泵信号结合第一电荷泵信号应用于运算放大器的第一输入端。
在另一个实施例中，存储系统还包括控制信号生成器，其接收第一和第二辅助控制信号，如果第一和第二辅助控制信号中的任何一个起作用，那么产生第三控制信号，并且，运算放大器包括接收第三控制信号的第五输入端，并响应第三控制信号产生控制电压。
本发明另一方面涉及一种存储系统，包括：存储控制器，产生命令和地址信号；和存储模块，包括多个存储装置，该存储模块接收命令和地址信号，并作出响应，将数据存储到存储装置和从存储装置找回数据，其中每个存储装置包括：多个可寻址存储单元，每个单元包括数据存储单元；解码器，从外部信源接收地址，并产生用于对至少一个寻址存储单元进行存取的行信号和列信号；以及锁相环。该锁相环包括：相位检测器，其接收参考时钟信号和反馈时钟信号、比较参考时钟信号和反馈时钟信号的相位差、并响应比较结果而产生第一和第二控制信号；第一电荷泵，其接收第一和第二控制信号，并作出响应而产生第一电荷泵信号；脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号，并接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生第二电荷泵信号；第三电荷泵，其接收第一和第二控制信号，并作出响应而产生第三电荷泵信号；第四电荷泵，其接收第一和第二控制信号以及第一和第二辅助控制信号，并作出响应而产生第四电荷泵信号；包括运算放大器的环路滤波器，该运算放大器具有接收结合第一电荷泵信号和第二电荷泵信号的第一输入端、具有接收第三电荷泵信号、第四电荷泵信号和控制电压信号复合的第二输入端，具有一个输出端，该输出端响应于在第一和第二输入端处提供的信号，产生控制电压；以及压控振荡器，其接收控制信号，并作出响应而产生参考时钟信号。
本发明另外一方面涉及一种方法，包括：在第一电荷泵上接收响应参考时钟信号和反馈时钟信号相位的比较结果产生的第一和第二控制信号，并作出响应而产生第一电荷泵信号；在运算放大器上接收在第一输入端处的第一电荷泵信号，在运算放大器的第二和第三输入端处分别接收第一和第二控制信号，并且在运算放大器的第四输入端处接收控制电压，并响应于在第一、第二、第三和第四输入端处提供的信号，在运算放大器的输出端上产生控制电压；以及接收压控振荡器的控制电压信号，并作出响应而产生反馈时钟信号。
在本方法的一个实施例中，运算放大器包括第一运算放大器，其中通过第一运算放大器产生的控制电压包括第一控制电压，并且该方法还包括：在第二运算放大器上接收在第一输入端处的第一控制电压，以及产生提供给压控振荡器的第二控制电压，第二运算放大器的第二输入端通过反馈路径接收第二控制电压。
在另一个实施例中，该方法还包括：在脉冲宽度滤波器上接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号；并在脉冲宽度滤波器上接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；并在第二电荷泵上接收第一和第二辅助控制信号，并作出响应而产生辅助电荷泵信号，辅助电荷泵信号结合第一电荷泵信号共同应用于运算放大器的第一输入端。
在另一个实施例中，该方法还包括：在控制信号生成器上接收第一和第二辅助控制信号；如果第一和第二辅助控制信号中的任何一个起作用，那么产生第三控制信号；在运算放大器的第五输入端上接收第三控制信号；并响应于第三控制信号，在运算放大器的输出端上产生控制电压。
本发明的另外方面涉及一种方法，包括：在相位检测器上接收参考时钟信号和反馈时钟信号，比较参考时钟信号和反馈时钟信号的相位差，并响应于比较的结果，产生第一和第二控制信号；在第一电荷泵上接收第一和第二控制信号，并作出响应而产生第一电荷泵信号；在脉冲宽度滤波器上接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号，并且接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；在第二电荷泵上接收第一和第二辅助控制信号，并作出响应而产生第二电荷泵信号；在第三电荷泵上接收第一和第二控制信号，并作出响应而产生第三电荷泵信号；在第四电荷泵上接收第一和第二控制信号以及第一和第二辅助控制信号，并作出响应而产生第四电荷泵信号；在包括运算放大器的环路滤波器上，接收在第一输入端处的第一电荷泵信号和第二电荷泵信号的复合，接收在第二输入端处的第三电荷泵信号、第四电荷泵信号和控制电压信号的复合，响应于在第一和第二输入端处提供的信号，在输出端处产生控制电压信号；及在压控振荡器上接收控制电压信号，并作出响应而产生参考时钟信号。
附图说明
根据对如附图中图释的本发明优选实施例的更详细描述，将清楚本发明在前的和其它目的、特征和优点，在附图中相同的参考字符在所有不同视图中指的是相同部分。该附图不需要安比利制作和作出特别强调，而是用来解释本发明的原理。
图1是普通的锁相环的结构方框图。
图2是根据本发明锁相环配置的实施例方框图。
图3是根据本发明图2的锁相环的运算放大器的详细示意图。
图4A是根据本发明图2的锁相环信号的第一时序图，在这个情况中参考时钟信号领先于反馈输出时钟信号。
图4B是根据本发明图2的锁相环信号的第二时序图，在这个情况中参考时钟信号滞后于反馈时钟信号。
图5是根据本发明锁相环配置的第二实施例的方框图。
图6是根据本发明锁相环配置的第三实施例的方框图。
图7是根据本发明图6的第三锁相环实施例的脉冲宽度滤波器(PWF)的详细的示意图。
图8A是根据本发明图2的第三锁相环实施例的脉冲宽度滤波器信号的第一时序图，在这个情况中，参考时钟信号领先于输出时钟信号。
图8B是根据本发明图2的第三锁相环实施例的脉冲宽度滤波器信号的第二时序图，在这个情况中，参考时钟信号滞后于输出时钟信号。
图9A和9B分别是根据本发明图6的第三锁相环实施例的第一44和第二44电荷泵(CP)的详细的示意图。
图10是根据本发明图6的第三锁相环实施例的运算放大器的详细示意图。
图11是根据本发明锁相环配置的第四实施例方框图。
图12A和12B分别是根据本发明图11的第四锁相环实施例的第三和第四电荷泵的详细示意图。
图13A_1和13A_2分别是根据本发明图11的第四锁相环实施例的信号时序图，图释第四实施例的第一操作模式。
图13B_1和13B_2是根据本发明图11的第四锁相环实施例的信号附加时序图，图释第四实施例的第一和第二操作模式。
图14是根据本发明的波形图，图释了图6的第三锁相环实施例的阶跃响应，和常规的装置响应作比较。
图15是根据本发明存储系统的方框图。
具体实施方式
图2是根据本发明锁相环(PLL)配置的实施例方框图。PLL21包括相位频率检测器(PFD)20、第一电荷泵(CP)22、运算放大器24、和压控振荡器(VCO)26。
相位频率检测器20测量所接收的参考时钟信号RCLK和反馈时钟信号VCLK之间的相位差。响应这两个时钟信号之间的相位差，相位频率检测器20产生上控制信号up和下控制信号dn，这两个信号被提供给第一电荷泵22。第一电荷泵22依次响应上控制信号up和下控制信号dn来充电和放电环路滤波器的第一电容Cp，依次地产生环路滤波器控制电压或第一电荷泵电压Vp。第一电荷泵电压Vp作为一个输入在正输入端子处提供给多输入的运算放大器24(在该情况中是四输入的运算放大器)。另外，上控制信号up提供给多输入的运算放大器24的正输入端以及下控制信号dn提供给多输入的运算放大器24的负输入端。同样的，在运算放大器24的输出和运算放大器24的负输入端子之间提供运算放大器的负反馈回路。
运算放大器24的输出应用于第二电容Cc，在第二电容Cc上的作为结果的电压作为VCO的控制电压Vc应用于VCO26来确定VCO26的输出频率。VCO26的输出信号作为反馈时钟信号VCLK应用于相位频率检测器20。
在本发明的这个实施例中，第一电荷泵22和第一电容Cp复合提供用于反馈回路的电极。回路稳定零点由接收下控制信号dn和上控制信号up的运算放大器24所提供。用于VCO26的控制电压Vc由多输入的运算放大器24的输出单独地提供。照这样，在不包括电阻的情况下就可提供回路稳定零点，包括电阻时具有上面结合常规实施例描述的局限性。另外，在这个实施例中第二电荷泵不需要提供回路稳定零点，因此电路大小可以被减小。
图3是根据本发明图2的锁相环的运算放大器24的详细示意图。运算放大器24包括第一PMOS晶体管P1，该晶体管P1的源极连接到第一电压源Vcc，而该晶体管P1的栅极和漏极连接到第一节点a。第二PMOS晶体管P2具有连接到第一电源Vcc的源极，连接到第一节点a的栅极，及连接到第二节点b的漏极。第一NMOS晶体管N1和第二NMOS晶体管N2串联耦合在第一节点a和第三节点c之间，第一和第二NMOS晶体管中的一个的栅极，例如晶体管N1，耦合上控制信号up及第一和第二NMOS晶体管中的另外一个的栅极，例如晶体管N2，耦合到第一电荷泵信号Vp。第一和第二NMOS晶体管N1，N2的串联顺序可以颠倒。第三NMOS晶体管N3包括耦合到第一节点a的漏极，耦合到第一电荷泵信号Vp的栅极，和耦合到第三节点c的源极。第四NMOS晶体管N4和第五NMOS晶体管N5串联耦合在第二节点b和第三节点c之间，第四和第五NMOS晶体管中的一个的栅极，如晶体管N4，耦合下控制信号dn及第四和第五NMOS晶体管中的另一个的栅极，例如晶体管N5，耦合到第二节点b。第四和第五NMOS晶体管N4，N5的串联顺序可以颠倒。第六NMOS晶体管包括耦合到第二节点b的漏极，耦合到第二节点b的栅极，及耦合到第三节点c的源极。第七NMOS晶体管N7，具有耦合到第三节点c的漏极、耦合到接地参考电压的源极、及接收偏压信号Vb的栅极。偏压信号Vb由电压偏置生成器28产生，该电压偏置生成器28接收第一电荷泵信号Vp，并响应于第一电荷泵的电压电平产生偏压信号Vb。
照这样，运算放大器24包括一个信号输出，即第二节点b，该节点提供用于VCO的控制电压Vc。运算放大器还包括四个输入，即，在运算放大器的正输入端子处接收的上控制信号up和第一电荷泵信号Vp，在运算放大器24的负输入端子所接收的用于VCO的下控制信号dn和控制电压Vc(运算放大器24的输出信号)。
在其它实施例中，如下面所公开的，运算放大器24可以包括额外的、或更少的、多个正和负输入端子，端子数量取决于锁相环的应用。
当启用(enable)上控制信号up时，第二节点b的输出电压大于第一节点a的电压。这是因为，当启用上控制信号up时，在第一节点a和第三节点c之间的沟道宽度变得比在第二节点b和第三节点c之间的沟道宽度大，由于第一NMOS晶体管N1由起作用的上控制信号up激活，而由于在这个期间下控制信号dn不起作用(inactive)，那么第四NMOS晶体管N4失活。在这些情况下，偏压(Vp-Vc)具有负电压值。
对于相反的情况，当启用下电压控制信号dn时(从而，上控制信号up被禁用(disable))，第二节点b的输出电压变得低于第一节点a的电压。这是因为，当启用下控制信号dowm时，在第一节点a和第三节点c之间的沟道宽度变得比第二节点b和第三节点c之间的沟道宽度小，因为第一NMOS晶体管N1由于上控制信号up不起作用而失活，而由于在这个期间下控制信号dn起作用，那么第四NMOS晶体管N4被激活。在这些情况下，偏压(Vp-Vc)具有正电压值。
偏压(Vp-Vc)，Vos，能够表示为Vos＝(Iop/Gm)*(Δw/w)，其中Iop是流经第七NMOS晶体管N7的电流，Gm是运算放大器的电导率(conductance)，W是图3的N3和N6晶体管的沟道宽度，Δw是图3的N2和N5晶体管的沟道宽度(channelwidth)。
本发明的当前第一个实施例的优点在于运算放大器24的输出端提供的电压Vc由运算放大器24单独提供，从而为了这个目的无需额外的电荷泵。
图4A是根据本发明图2锁相环信号的第一时序图，在这个情况中参考时钟信号RCLK领先于反馈时钟信号VCLK。在RCLK信号的前沿，上控制信号up由相位频率检测器20激活。随着上控制信号up的激活，第一电荷泵22使第一电荷泵信号Vp充电第一电容Cp，并且由于运算放大器24的负偏置电压，从而Vp以第一速率增加并且VCO控制电压Vc以第二速率增加，第二速率比第一速率快。在这之后，在VCLK信号的前沿上，下控制信号down由相位频率检测器20激活。随着下控制信号down的激活，第一电荷泵22使第一电荷泵信号Vp保持电容Cp的电荷，从而Vp保持原状而VCO控制电压Vc开始减少直到大约等于运算放大器24的负偏压(Vp-Vc)为止。上控制信号up和下控制信号dn的交叠时间由相位频率检测器的内部延迟来确定。交叠时间被固定并不会根据输入条件而改变。
重复这个进程直到反馈时钟信号VCLK与参考时钟信号RCLK对齐，因此与参考时钟信号RCLK一起被锁定。
图4B是根据本发明图2锁相环信号的第二时序图，在这个情形中参考时钟信号RCLK滞后于反馈时钟信号VCLK。在VCLK信号的前沿，下控制信号down由相位频率检测器20激活。随着下控制信号down的激活，第一电荷泵22使第一电荷泵信号Vp放电第一电容Cp，由于运算放大器24的正偏置电压，从而Vp以第一速率减小并且VCO控制电压Vc以第二速率减小，第二速率比第一速率快。在这之后，在RCLK信号的前沿上，上控制信号up由相位频率检测器20激活。随着上控制信号up的激活，第一电荷泵22使第一电荷泵信号Vp保持电容Cp的电荷，从而Vp保持原状，而VCO控制电压Vc开始增加直到大约等于运算放大器24的正偏压(Vp-Vc)为止。重复这个进程直到反馈时钟信号VCLK与参考时钟信号RCLK对齐，因此与参考时钟信号RCLK一起被锁定。
照这样，上控制信号up和下控制信号dn直接应用于运算放大器影响了在第一节点a和第三节点c之间，以及在第二节点b和第三节点c之间的在有效沟道宽度中的差别。在上控制信号up被激活的情况下，N3晶体管的有效沟道宽度随着N1晶体管的激活而增加。因此，负偏压应用于运算放大器。在下控制信号dn被激活的这个情况下，N6晶体管的有效沟道宽度随着N4晶体管的激活而增加。因此，正偏压应用于运算放大器。
图5是根据本发明锁相环配置的第二实施例的结构图。在这个结构中，VCO控制电压Vc应用于第二运算放大器30的正输入端。第二运算放大器30的输出端提供第三电压Vz，该第三电压Vz反馈到第二运算放大器30的负输入端以提供负反馈回路。第三电压Vz作为VCO的控制电压应用于VCO26的输入端。在这个实施例中所提供的第三电压Vz与控制电压Vc比较，已经减小了抖动(jitter)，这导致了锁相环中更稳定的操作。同样的，第二运算放大器30作为VCO控制电压Vc信号的电流缓冲器来操作，以确保为VCO26提供充足的电流。
图6是根据本发明锁相环结构的第三实施例的方框图。在这个实施例中，锁相环电路41包括相位频率检测器(PFD)40、第一电荷泵(CP)44、运算放大器50、和压控振荡器(VCO)52。与在上面图2和图5的第一和第二实施例中一样，相位频率检测器40测量在所接收的参考时钟信号RCLK和反馈时钟信号VCLK之间的相位差。响应时钟信号之间的相位差，相位频率检测器40产生上控制信号up和下控制信号dn，这两个信号提供给第一电荷泵44。第一电荷泵44依次产生第一电流I1，该第一电流I1响应上控制信号up和下控制信号dn应用于环路滤波器的第一电容Cp来充电和放电电容Cp。第一电荷泵电压Vp，或在电容Cp上的电压，作为一个输入在一个正输入端子处提供到多输入的运算放大器50(在这种情况中，多输入的运算放大器是五个输入的运算放大器)。另外，上控制信号up直接提供给多个输入的运算放大器50的正输入端而下控制信号dn直接提供给多个输入的运算放大器50的负输入端。同样的，正如在上面第一和第二实施例中一样，在运算放大器50节点Vc处的一个输出端和运算放大器50的负输入端子之间提供运算放大器的负反馈回路。
图6的第三实施例还包括脉冲宽度滤波器(PWF)42和第二电荷泵46。脉冲宽度滤波器42接收上控制信号up和下控制信号dn，并依次的产生辅助上控制信号aup和辅助下控制信号adn。辅助上控制信号aup和辅助下控制信号adn应用于第二电荷泵46，第二电荷泵46输出第二电流信号I2，该第二电流信号I2响应辅助上控制信号aup和辅助下控制信号adn连同第一电荷泵44的第一电流信号I1一起应用于环路滤波器的第一电容Cp来充电和放电电容Cp。因此，应用于电容Cp的第一复合电流Ia等于第一和第二电荷泵的复合输出电流，Ia＝I1+I2。
辅助上控制信号aup和辅助下控制信号adn还被提供给控制信号生成器48，并作出响应而产生控制信号con。在一个实施例中，控制信号生成器48包括一OR门。控制信号con依次地应用于多输入的运算放大器50的正输入端子和负输入端子。当输入信号的相位误差很大时，第一复合电流Ia由于第二电流信号I2的大幅度增加而增加。PLL的环路带宽也由于第二电流信号I2级别的增加而增加。在这个情况中，为了确保稳定的操作，PLL的零点位置也可以增加，这意味着在运算放大器的偏置量应该减少。在这些情况下，通过将控制信号con应用到运算放大器50的正负输入端子，就可以通过增大输入晶体管N3、N6的有效宽度减小运算放大器中的偏置量。
图7是根据本发明图6的第三锁相环实施例的脉冲宽度滤波器(PWF)42的详细示意图。在图7中，提出了接收上控制信号up并产生辅助上控制信号aup的示例性脉冲宽度滤波器42。类似的电路能够用于处理下控制信号dn来产生辅助下控制电路adn。
在这个实施例中，第三PMOS晶体管P3，以及第八和第九NMOS晶体管N8、N9串联地连接在电压源Vcc和接地参考电压之间。包括多个反相器I1、I2、I3、I4的延迟电路DL延迟上控制信号up，并将作为结果的延迟的上信号dup应用到第九NMOS晶体管N 9的栅极。上控制信号up应用于第三PMOS晶体管P3和第八NMOS晶体管N8的栅极。在第三PMOS晶体管P3和第八NMOS晶体管N8之间的节点d上的信号应用于第五反相器I5，该第五反相器I5的输出是辅助上控制信号aup。辅助上控制信号aup进一步应用于第六反相器I6，该第六反相器I6的输出是反相的辅助上控制信号aupb。
图6和7的脉冲宽度滤波器能够以加速的速度锁定锁相环。当上控制信号起作用，并具有至少一个预定脉冲宽度时，晶体管N8和N9在同一时间被激活。因此，作为结果的辅助上控制信号aup具有较短的脉冲持续时间，并且其长度为小于延迟电路DL预定延迟长度的上控制信号up之间的脉冲长度的差。延迟电路的延迟长度由包括在延迟链(delay chain)内的反相器的数目所控制。相同的操作应用于辅助下控制信号adn的产生。
图8A是根据本发明图2第三锁相环实施例的脉冲宽度滤波器42信号的第一时序图，在这个情况中参考时钟信号领先于反馈时钟信号。在这个情况中，在上控制信号up的前沿，随着反相器链的预定延迟，延迟上控制信号dup被激活。在延迟的上控制信号dup被激活时，上控制信号up仍然是起作用的，因此，在节点d的信号从高电平向低电平改变，相应的辅助上控制信号aup在高电平上起作用。辅助上控制信号aup一直起作用直到上控制信号up在它的后沿不起作用。
图8B是根据本发明图2的第三锁相环实施例的脉冲宽度滤波器42信号的第二时序图，在这个情况中参考时钟信号滞后于输出时钟信号。在这个情在这个情况中，上控制信号是比较短的脉冲，保持起作用状态的时间长度并不足以跨越延迟电路DL延迟长度。由于这个原因，在节点d的信号不改变为低电平，因此，辅助上控制信号aup并不变为起作用。在这个情况中，假设下控制信号dn被激活，那么相应的辅助下控制信号adn以图8中的辅助上控制信号aup相似的方式在短脉冲持续期间被激活。
图9A和9B分别是根据本发明图6的第三锁相环实施例的第一44和第二46的电荷泵的详细的示意图。图9A的第一电荷泵44包括串联在电压源Vcc和接地电压之间的第一电流源Ip、第四PMOS晶体管P4、第十NMOS晶体管N10和第二电流源Ip。反相的上控制信号upb应用于第四PMOS晶体管P4的栅极而下控制信号dn应用于第十NMOS晶体管N10的栅极。在第四PMOS晶体管P4和第十NMOS晶体管N10之间节点上的信号作为第一电流I1被提供。图9A中的电荷泵44是可适用作图6的第一电荷泵44以及图2和图5的电荷泵22(以及图11的电荷泵64，在下面将论述)。
图9B的第二电荷泵46包括串联在电压源Vcc和地电压之间的第三电流源(n-1)Ip，第五PMOS晶体管P5、第十一NMOS晶体管N11和第四电流源(n-1)Ip。反相的辅助上控制信号aupb应用于第五PMOS晶体管P5的栅极而辅助下控制信号adn应用于第十一NMOS晶体管N11的栅极。第三和第四电流源(n-1)Ip的大小优选大于第一和第二电流源Ip，因此n是大于2的值。在第五PMOS晶体管P5和第十一NMOS晶体管N11之间节点上的信号作为第一电流I2被提供。图9B的电荷泵46可适用作图6的电荷泵46(以及图11的第二电荷泵68，在下面将论述)。
图10是根据本发明图6的第三锁相环实施例的运算放大器50的实施例的详细示意图。图10的运算放大器50与图3中的运算放大器24有相似的结构和操作，包括第一和第二PMOS晶体管P1，P2，第一到第七NMOS晶体管N1，N2，......，N7、以及偏压生成器28。另外，运算放大器50还包括串联耦接在第一节点a和第三节点c之间的第十二NMOS晶体管N12和第十三NMOS晶体管N13。同样的，第十四晶体管N14和第十五NMOS晶体管N15串联耦接在第二节点b和第三节点c之间。控制信号con应用于第十二NMOS晶体管N12的栅极(即，运算放大器50的正输入端子)，及第十四NMOS晶体管N14的栅极(即，运算放大器50的负输入端子)。电荷泵电压Vp，或在电容Cp上的电压，应用于NMOS晶体管N13，N2和N3的栅极上。输出电压Vc应用于NMOS晶体管N15、N5和N6的栅极上。
上面描述的图6-10的第三实施例允许锁相环41中的第一和第二操作模式。当锁相环41在第一操作模式时，输入时钟PCLK和反馈时钟VCLK信号基本上被锁定并因此具有相对小的频率差和相对小的相位差。因此，上控制信号up和下控制信号dn具有相对短的脉冲。由于上和下控制信号up、dn的脉冲较短，辅助上和辅助下控制信号aup、adn未被激活，因此第二电荷泵46和控制信号生成器48的操作被禁用。
当锁相环41仍然在第二操作模式时，输入时钟PCLK和反馈时钟VCLK信号具有相对大的频率差和/或相对大的相位差。因此，上控制信号up或下控制信号dn具有相对大的脉冲宽度。由于上或下控制信号up，dn的脉冲宽度较大，相应的辅助上和辅助下控制信号aup、adn 被激 活，因此第二电荷泵46和控制信号生成器48的操作被启用。因此，在第二模式的操作中，第一和第二电荷泵44，46都被激活。在这个模式中，第二电流I2由第二电荷泵46产生，第二电流I2的值大于第一电流I1的值(在产生上控制信号的情况中为正值，在产生下控制信号dn的情况中为负值)。因此，应用于电容Cp的第一复合电流Ia在这种情况中相当大，用于更快的充电(在产生上控制信号up的情况中)或放电(在产生下控制信号dn的情况中)电容Cp。因此电压Vp以较大的速率改变，从而输出电压Vc以较大的速率改变。照这样，在当前实施例中用于锁定输入时钟PCLK和反馈时钟VCLK的响应时间被大幅度地提高。
图11是根据本发明锁相环配置的第四实施例的方框图。在这个实施例中，锁相环电路61包括相位频率检测器(PFD)60，第一电荷泵(CP)64，运算放大器72，和压控振荡器(VCO)74。正如在上面的图2、5和6的第一、第二和第三实施例中，相位频率检测器60测量接收时钟信号RCLK和反馈时钟信号VCLK之间的相位差。响应时钟信号的相位差，相位频率检测 器60产生上控制信号up和下控制信号dn，这两个信号提供给第一电荷泵64。第一电荷泵64依次产生第一电流I1，该电流响应上控制信号up和下控制信号dn应用于环路滤波器的第一电容Cp来充电和放电电容Cp。第一电荷泵电压Vp，或在电容Cp上的电压，在正输入端子处被提供作为运算放大器72(在这个情况中，运算放大器是两个输入的运算放大器)的一个输入。同样地，和上面第一，第二，和第三实施例一样，在运算放大器72的输出和运算放大器72的负输入端之间提供运算放大器的负反馈回路。
正如在图6的第三实施例中一样，图11的第四实施例还包括脉冲宽度滤波器(PWF)62和第二电荷泵68。脉冲宽度滤波器42以上述方式接收上控制信号up和下控制信号dn，依次产生辅助上控制信号aup和辅助下控制信号adn。辅助上控制信号aup和辅助下控制信号adn提供到第二电荷泵68，该第二电荷泵68提供第二电流I2，第二电流I2响应辅助上控制信号aup和辅助下控制信号adn与第一电荷泵64的第一电流I1一起，作为第一复合电流Ia应用到环路滤波器的第一电容Cp以充电和放电电容Cp。因此，应用于电容Cp的第一复合电流Ia等于第一和第二电荷泵的复合输出电流，Ia＝I1+I2。
上控制信号up和下控制信号dn还被提供给第三电荷泵66，该电荷泵产生输出电流I3。上控制信号up，下控制信号dn，辅助上控制信号aup和辅助下控制信号adn还应用于产生第四输出电流I4的第四电荷泵70。第三输出电流I3和第四输出电流I4的第二复合电流Ib应用于在运算放大器72输出节点上的第二电容Cc，Ib＝I3+I4。
图12A和12B是根据本发明图11的第四锁相环实施例的各自地第三和第四电荷泵66、70的详细示意图。图12A的第三电荷泵66包括串联在电压源Vcc和接地电压之间的第五电流源Ic/n，第六PMOS晶体管P6、第十六NMOS晶体管N16和第六电流源Ic/n。反相的上控制信号upb应用于第六PMOS晶体管P6的栅极而下控制信号dn应用于第十六NMOS晶体管N16的栅极。在第六PMOS晶体管P6和第十六NMOS晶体管N16之间节点上的信号作为第三电流I3被提供。当辅助上控制信号aup和辅助下控制信号adn的每个都失活时，电流值Ic表示第三电荷泵66和第四电荷泵70的输出电流的和。下面参考图13A_1和13A_2讨论这个情况。在Ib＝Ic的情况中。当激活辅助上控制信号aup和辅助下控制信号adn中的一个时，电流值Ic/n表示第三电荷泵66和第四电荷泵70的输出电流的和。下面参考图13B_1和13B_2讨论这个情况。在Ib＝Ic/n的这个情况中，因为只有第三电荷泵66被激活，而不激活第四电荷泵70。
图12B的第四电荷泵70包括串联在电压源Vcc和接地电压之间的第七电流源((n-1)/n)Ic，第七PMOS晶体管P7，第八PMOS晶体管P8，第十七NMOS晶体管N17，第十八NMOS晶体管N18和第八电流源((n-1)/n)Ic。反相的上控制信号upb应用于第七PMOS晶体管P7的栅极，辅助上控制信号aup应用于第八PMOS晶体管P8的栅极，反相的辅助下控制信号adnb应用于第十七NMOS晶体管N17的栅极以及下控制信号dn应用于第十八NMOS晶体管N18的栅极。第七和第八电流源((n-1)/n)Ic的大小优选大于第五和第六电流源Ic/n，因此n的值大于2。在第八PMOS晶体管P8和第十七NMOS晶体管N17之间的节点上的信号作为第四电流I4被提供。
图13A_1和13A_2根据本发明图11第四锁相环实施例的信号时序图，图释了第四实施例的第一操作模式。图13B_1和13B_2是根据本发明图11第四锁相环实施例的信号另外的时序图，图释了第四实施例的第一和第二操作模式。
参考图13A_1，在第一操作模式中，根据本发明，参考时钟信号RCLK稍微领先于反馈时钟信号VCLK。在这个情况中，上控制信号up是相对较短的脉冲，并且保持起作用状态的时间长度不足以跨越脉冲宽度滤波器62的延迟电流DL延迟长度。由于这个原因，辅助上控制信号aup并不变为起作用状态，如上所述。当第二电荷泵68不起作用时，在这个情况中仅通过第一电荷泵64提供第一复合正电流信号Ia。第一复合电流信号Ia的级别等于Ip。在这个情况中通过两个都起作用的第三电荷泵66和第四电荷泵70的复合电流I3，I4提供第二复合正电流信号Ib。第二复合电流信号Ib的级别等于Ic。
参考图13A_2，在第一操作模式中，根据本发明，参考时钟信号RCLK稍微滞后反馈时钟信号VCLK。在这个情况中，下控制信号dn 是相对较短的脉冲，并且保持起作用状态的时间长度并不足以跨越脉冲宽度滤波器62的延迟电流DL的延迟长度。由于这个原因，辅助下控制信号adn并不变为起作用状态，如上所述。当第二电荷泵68不起作用时，在这个情况中只通过第一电荷泵64提供第一复合负电流信号Ia。第一复合电流信号Ia的级别等于-Ip。在这个情况下，通过两个都起作用的第三电荷泵66和第四电荷泵70的复合负电流I3，I4提供第二复合负电流信号Ib。第二复合电流Ib的级别等于-Ic。
参考图13B_1，在第二操作模式中，根据本发明，参考时钟信号RCLK很大程度上领先于反馈时钟信号VCLK。在这个情况中，上控制信号up是相对大的脉冲，并且保持起作用状态的时间长度足以跨越脉冲宽度滤波器62的延迟电路DL的延迟长度。由于这个原因，辅助控制信号aup变为起作用状态，如上面所描述的。在第一时间段T1中，因为辅助上控制信号aup还没有变为起作用状态，因此锁相环61以上述的第一操作模式操作。在第二时间段T2中，第一时间段之后，锁相环61以第二操作模式操作，通过辅助上控制信号aup的前沿触发。
还是参考图13B_1，在第一时间段T1内，由于第二电荷泵68起初不起作用，只通过第一电荷泵64提供第一复合正电流信号Ia。在这个时间段内第一复合信号的级别Ia等于Ip。另外，在第一时间段T1内，通过两者都起作用的第三电荷泵66和第四电荷泵70的复合电流I3，I4提供第二复合正电流Ib。因此在这个时间段中，第二复合电流信号Ib的级别等于Ic。
还是参考图13B_1，在第二时间段T2内，由于第二电荷泵68起作用，通过第一电荷泵64和第二电荷泵68一起提供第一复合正电流信号Ia。在这个时间段内，第一复合电流信号Ia的级别等于Ip和(n-1)Ip的复合，该Ip是第一电荷泵64的输出I1，(n-1)Ip是第二电荷泵68的输出I2，该Ip和(n-1)Ip的复合是(n)Ip的复合总电流。另外，在第二时间段内，在这个情况中，只通过在这个时间段内起作用的第三电荷泵66的电流I3而不是通过第四电荷泵70提供第二复合正电流信号Ib，该第四电荷泵70在这个时间段内已经不起作用。因此在这个时间段内，第二复合电流信号Ib的级别等于Ic/n。
参考图13B_2，在第二操作模式中，根据本发明，参考时钟信号RCLK很大程度上滞后反馈时钟信号VCLK。在这个情况中，下控制信号dn是相对较大的脉冲，并且保持起作用状态的时间长度足以跨越脉冲宽度滤波器62的延迟电路DL的延迟长度。由于这个原因，辅助控制信号aup变为起作用状态，正如上面所描述的。在第一时间段T1内，因为辅助下控制信号adn还没有变为起作用状态，因此锁相环61以上面所描述的第一操作模式操作。在第二时间段T2内，第一时间周期之后，锁相环61以第二操作模式操作，通过辅助下控制信号adn的前沿触发。
仍然参考图13B_2，在第一时间段T1内，由于第二电荷泵68起初不起作用，只通过第一电荷泵64提供第一复合负电流信号Ia。在这个时间段内第一复合负电流信号的级别Ia等于-Ip。另外，在第一时间周期T1期间内，通过两者都起作用的第三电荷泵66和第四电荷泵70的复合电流I3，I4提供的第二复合负电流Ib。因此在这个时间段中，第二复合电流信号Ib的级别等于-Ic。
还是参考图13B_2，在第二时间段T2内，由于第二电荷泵68已经处于起作用状态，因此通过第一电荷泵64和第二电荷泵68一起提供第一复合负电流信号Ia。在这个时间段内，第一复合电流信号Ia的级别等于-Ip和-(n-1)Ip的复合，该复合-Ip是第一电荷泵64的输出I1，-(n-1)Ip是第二电荷泵68的输出I2，该-Ip和-(n-1)Ip的复合为-(n)Ip的复合总电流。另外，在第二时间段内，在这个情况中，只通过在这个时间段内起作用的第四电荷泵66的电流I3而不是通过第四电荷泵70提供第二复合负电流信号Ib，该第四电荷泵70在这个时间周期内已经不起作用。因此在这个时间周期内，第二复合电流信号Ib的级别等于-Ic/n。
照这样，在本发明的第四实施例的第一操作模式期间，当输入时钟RCLK和反馈时钟VCLK在相位和频率中相对相似时，并因此基本上被锁定，第二电荷泵68不起作用，第一，第三，和第四电荷泵64，66，70起作用。因而，第一复合电流Ia相对小，第二复合电流Ib相对大。
相反，当输入时钟RCLK和反馈时钟在相位和频率上不相似时，辅助上/下控制信号被激活，经过一个时间段，锁相环进入第二操作模式。当在第二模式操作时，第一，第二和第三电荷泵64，68，66起作用，而第四电荷泵70不起作用。因此，在第二模式中，第一复合电流Ia相对大，第二复合电流Ib相对小。
照这样，通过应用第二复合电流信号Ib来控制运算放大器72的偏压。这在运算放大器的操作上具有和上述图6实施例中应用的con信号相似的影响。
图14是根据本发明的波形图，与常规装置的响应进行比较来图释图6的第三锁相环实施例的阶跃响应。在这个图中可以看出本发明91响应以快于常规实施例93的速率实现锁定。另外，一旦实现锁定，当前发明的实施例以较快的速率达到稳定的操作状态。
本发明可适用于所有类型的集成电路，包括存储装置和存储系统。在存储装置实施例中，存储装置包括多个可寻址存储单元，每个单元包括数据存储元件。解码器从外部信源接收地址，并产生用于对至少一个寻址存储单元进行存取的行信号和列信号。在存储装置上能够提供接收信号的根据本发明实施例的锁相环配置，该信号从外部的、芯片外(off-chip)的信源传输而来。
图15是根据本发明存储系统的方框图。存储系统包括存储控制器100及存储模块，该存储控制器100产生命令(COM)和地址信号(BA(堆地址(bank address))和ADD)。存储模块300包括多个存储装置300-1，300-2，......，300-n，并接收命令(COM)和地址信号(BA，ADD)。存储模块300作出响应，以便将数据(Din/Dout)存入存储装置300-1、300-2、......、300-n中和从其中找回。在存储装置上能够提供用于接收信号的根据本发明实施例的锁相环，该信号从外部的、芯片外信源传输而来。参考其中的优选实施例，已专门示出和描述了本发明，对本领域的技术人员将理解到，在不脱离本发明所附权利要求所限制的精神和范围内，可以对其中的形式和细节作出各种改变。
本申请根据35U.S.C.119中，要求于2004年4月9日提交的韩国专利申请KR2004-24570的优先权，其内容整体以引用方式合并在本申请中引作作为参考。

Claims (47)

1.一种锁相环，包括：
第一电荷泵，其接收响应参考时钟信号和反馈时钟信号的相位比较结果生成第一和第二控制信号，并作出响应而产生第一电荷泵信号；
包括运算放大器的环路滤波器，该运算放大器具有接收第一电荷泵信号的第一输入端、分别接收第一和第二控制信号的第二和第三输入端、接收控制电压的第四输入端、以及响应第一、第二、第三和第四输入提供的信号，产生控制信号的一个输出端；以及
压控振荡器，其接收控制电压信号，并作出响应而产生反馈时钟信号。
2.如权利要求1所述的锁相环，还包括相位检测器，该相位检测器接收参考时钟信号和反馈时钟信号，比较它们各自的相位，并响应比较的结果，产生第一和第二控制信号。
3.如权利要求1所述的锁相环，还包括相位频率检测器，该相位频率检测器接收参考时钟信号和反馈时钟信号，比较它们各自的相位和频率，并响应比较结果产生的第一和第二控制信号。
4.如权利要求1所述的锁相环，其中，第一控制信号包括上控制信号，而第二控制信号中包括下控制信号。
5.如权利要求1所述的锁相环，其中，响应参考时钟信号的前沿激活第一控制信号以及响应反馈时钟信号的前沿激活第二控制信号。
6.如权利要求1所述的锁相环，其中运算放大器包括：。
第一晶体管，耦合在第一电压馈送和第一节点之间，并且在第一节点上第一晶体管的栅极耦合到第一晶体管的漏极；
第二晶体管，耦合在第一电压馈送和第二节点之间，并且第二晶体管的栅极耦合到第一节点；
串联耦合在第一节点和第三节点之间的第三晶体管和第四晶体管，第三和第四晶体管中的一个的栅极耦合到第一控制信号而第三和第四晶体管中的另外一个栅极被耦合到第一电荷泵信号；
第五晶体管，耦合在第一节点和第三节点之间，并且第五晶体管的栅极耦合到第一电荷泵信号；
串联耦合在第二节点和第三节点之间的第六晶体管和第七晶体管，第六和第七晶体管中的一个的栅极被耦合到第二控制信号而第六和第七晶体管中的另外一个的栅极被耦合到控制电压信号；
第八晶体管，耦合在第二节点和第三节点之间，第八晶体管的栅极耦合到控制电压信号；以及
第九晶体管，耦合在第三节点和接地参考电压之间，并且第九晶体管的栅极接收偏压信号。
7.如权利要求6所述的锁相环，其中，第一和第二晶体管包括PMOS晶体管，其中第三、第四、第五、第六、第七、第八、和第九晶体管包括NMOS晶体管。
8.如权利要求6所述的锁相环，其中，偏压信号从第一电荷泵信号导出。
9.如权利要求1所述的锁相环，其中，第一电荷泵包括串联在第一电压馈送和第一节点之间的第一电流源和第一电荷泵晶体管，及串联在第一节点和接地参考电压之间的第二电荷泵晶体管和第二电流源，第一电荷泵晶体管响应于第一控制信号被激活，第二电荷泵晶体管响应于第二控制信号被激活，第一电荷泵在第一节点上提供电荷泵信号。
10.如权利要求9所述的锁相环，其中，第一电荷泵晶体管包括PMOS晶体管并且第一控制信号包括翻转的上控制信号；第二电荷泵晶体管包括NMOS晶体管并且第二控制信号包括下控制信号。
11.如权利要求1所述的锁相环，其中，环路滤波器的运算放大器包括：第一运算放大器，并且由第一运算放大器所产生的控制电压包括第一控制电压；及第二运算放大器，其在第一输入端上接收第一控制电压并产生第二控制电压，第二控制电压被提供给压控振荡器，第二运算放大器的第二输入端通过反馈路径接收第二控制电压。
12.如权利要求1所述的锁相环还包括：
脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号起作用(active)的时间比第一预定时间期间大时，产生第一辅助控制信号；并且该脉冲宽度滤波器还接收第二控制信号，并作出响应，当第二控制信号起作用的时间比第二预定时间期间大时，产生第二辅助控制信号；以及
第二电荷泵，接收第一和第二辅助控制信号，并作出响应而产生辅助电荷泵信号，辅助电荷泵信号和第一电荷泵信号一起应用于运算放大器的第一输入。
13.如权利要求12所述的锁相环，其还包括：控制信号生成器，接收第一和第二辅助控制信号，如果第一和第二辅助控制信号中的任何一个起作用，那么产生第三控制信号，并且，运算放大器包括接收第三控制信号的第五输入端，并且还响应于第三控制信号，产生控制电压。
14.如权利要求13所述的锁相环，其中，控制信号生成器包括或、OR(或)门、接收第一辅助控制信号的第一输入端、接收第二辅助控制信号的第二输入端、以及提供第三控制信号的输出端。
15.如权利要求13的锁相环其中运算放大器包括：
第一晶体管，耦合在第一电压馈送和第一节点之间，并且该第一晶体管的栅极在第一节点上耦合到该晶体管的漏极；
第二晶体管，耦合在第一电压馈送和第二节点之间，并且该第二晶体管的栅极耦合到第一节点；
串联连接在第一节点和第三节点之间的第三晶体管和第四晶体管，第三和第四晶体管中的一个的栅极耦合到第一控制信号以及第三和第四晶体管中的另一个的栅极耦合第一电荷泵信号；
串联连接在第一节点和第三节点之间的第五晶体管和第六晶体管，第五和第六晶体管中的一个的栅极耦合到第三控制信号以及第五和第六晶体管中的另外一个的栅极耦合到第一电荷泵信号；
第七晶体管，耦合在第一节点和第三节点之间，第七晶体管的栅极耦合到电荷泵信号；
串联耦合在第二节点和第三节点之间的第八晶体管和第九晶体管，第八和第九晶体管中的一个的栅极耦合到第二控制信号及第八和第九NMOS晶体管中的另外一个的栅极耦合到控制电压信号；
串联耦合在第二节点和第三节点之间的第十晶体管和第十一晶体管，第十和第十一晶体管中的一个的栅极耦合第三控制信号以及第十和第十一晶体管中的另外一个的栅极耦合到控制电压信号；
第十二晶体管，耦合在第二节点和第三节点之间，并且第十二晶体管的栅极耦合到控制电压信号；
第十三晶体管，耦合在第三节点和地参考电压之间，第十三晶体管的栅极接收偏压信号。
16.如权利要求15所述的锁相环，其中，第一和第二晶体管包括PMOS晶体管，其中第三、第四、第五、第六、第七、第八、第九、第十、第十一、第十二、和第十三晶体管包括NMOS晶体管。
17.如权利要求12所述的锁相环，其中，脉冲宽度滤波器包括：串联连接在第一电压馈送和接地参考电压之间的第一、第二和第三晶体管，第一和第二晶体管的栅极接收第一和第二控制信号中的一个；延迟电路，其接收第一和第二控制信号中的一个来产生延迟控制信号，控制信号应用于第三晶体管的栅极；在第一和第二晶体管之间的节点处提供的第一和第二辅助控制信号中的相应的一个。
18.如权利要求12所述的锁相环，其中，第二电荷泵包括：串联连接在第一电压馈送和第二节点之间的第三电流源和第三电荷泵晶体管，以及串联连接在第二节点和接地参考电压之间的第四电荷泵晶体管和第五电流源，响应于第一辅助控制信号而激活的第三电荷泵晶体管，以及响应于第二辅助控制信号而激活的第二电荷泵晶体管，第二电荷泵在第二节点上提供辅助电荷泵信号。
19.如权利要求18所述的锁相环，其中，第三电荷泵晶体管包括PMOS晶体管，而第一辅助控制信号包括反相辅助上控制信号，并且第四电荷泵晶体管包括NMOS晶体管，而第二控制信号包括辅助下控制信号。
20.如权利要求1所述的锁相环，其中，环路滤波器还包括：在运算放大器的第一输入端和接地参考电压之间的第一电容器，以及在运算放大器的输出端和接地参考电压之间的第二电容器。
21.一种锁相环包括：
相位检测器，其接收参考时钟信号和反馈时钟信号，比较参考时钟信号和反馈时钟信号之间的相位差，并响应于比较结果产生第一和第二控制信号；
第一电荷泵，其接收第一和第二控制信号，并作出响应而产生第一电荷泵信号；
脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号，并且接收第二控制信号，并作出响应，当第二控制信号的激活时间大于第二预定时间时，产生第二辅助控制信号；
第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生辅助电荷泵信号；
环路滤波器，其接收第一电荷泵信号，并作出响应而产生控制电压，环路滤波器包括运算放大器，该运算放大器具有接收第一电荷泵信号和辅助电荷泵信号复合的第一输入端，分别接收第一和第二控制信号的第二和第三输入端，及接收控制电压的第四输入端，以及响应于在第一、第二、第三和第四输入端处提供的信号，产生控制电压的一个输出端；以及
压控振荡器，其接收控制电压，并作出响应而产生参考时钟信号。
22.如权利要求21所述的锁相环，其还包括控制信号生成器，该控制信号生成器接收第一和第二辅助控制信号，并且如果第一和第二辅助控制信号中的任何一个起作用，那么产生第三控制信号，运算放大器包括接收第三控制信号的第五输入端，并且还响应于第三控制信号产生控制电压。
23.如权利要求22所述的锁相环，其中，控制信号生成器包括：OR(或)门、接收第一辅助控制信号的第一输入端、接收第二辅助控制信号的第二输入端、以及产生第三控制信号的输出端。
24.如权利要求21所述的锁相环，其中，第一控制信号包括上控制信号，第二控制信号包括下控制信号。
25.如权利要求24所述的锁相环，其中，响应参考时钟信号的前沿激活第一控制信号，响应反馈时钟信号的前沿激活第二控制信号。
26.如权利要求21所述的锁相环，其中，当锁相环在第一操作模式中操作时，参考时钟信号和反馈时钟信号基本上被锁定，并且当锁相环在第二操作模式中操作时，参考时钟信号和反馈信号的相位相差至少一预定量；其中，当锁相环在第一操作模式中操作时，那么第一电荷泵起作用而第二电荷泵不起作用；以及当锁相环在第二操作模式中操作时，第一电荷泵起作用并且第二电荷泵也起作用。
27.一种锁相环，包括：
相位检测器，其接收参考时钟信号和反馈时钟信号，比较参考时钟信号和反馈时钟信号的相位差，并且响应于比较结果，产生第一和第二控制信号；
第一电荷泵，其接收第一和第二控制信号，并作出响应而产生第一电荷泵信号；
脉冲宽度滤波器，接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号，并且接收第二控制信号，并作出响应，第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；
第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生第二电荷泵信号；
第三电荷泵，其接收第一和第二控制信号，并作出响应而产生第三电荷泵信号；第四电荷泵，接收第一和第二控制信号和第一和第二辅助控制信号，并作出响应而产生第四电荷泵信号；
环路滤波器，其包括：运算放大器，该运算放大器具有接收第一电荷泵信号和第二电荷泵信号的结合的第一输入端、具有接收第三电荷泵信号、第四电荷泵信号和控制电压信号组合的第二输入端、以及具有一个输出端，该输出端响应于在第一和第二输入端处提供的信号，产生控制电压信号；以及
压控振荡器，其接收控制电压，并作出响应而产生参考时钟信号。
28.如权利要求27所述的锁相环，其中，当锁相环在第一操作模式中操作时，参考时钟信号和反馈时钟信号基本上被锁定，并且当锁相环在第二操作模式中操作时，参考时钟信号和反馈时钟信号的相位相差至少一预定量；其中，当锁相环在第一操作模式中操作时，第一电荷泵、第三电荷泵和第四电荷泵起作用而第二电荷泵不起作用；当在第二操作模式中锁相环操作时，第一电荷泵、第二电荷泵和第三电荷泵起作用而第四电荷泵不起作用。
29.如权利要求27所述的锁相环，其中，第一电荷泵包括：串联连接在第一电压馈送和第一节点之间的第一电流源和第一电荷泵晶体管，及串联连接在第一节点和接地参考电压之间的第二电荷泵晶体管和第二电流源，第一电荷泵晶体管响应于第一控制信号被激活，第二电荷泵晶体管响应于第二控制信号被激活，第一电荷泵在第一节点处提供第一电荷泵信号。
30.如权利要求27所述的锁相环，其中，第二电荷泵包括：串联连接在第一电压馈送和第二节点之间的第三电流源和第三电荷泵晶体管，及串联连接在第二节点和接地参考电压之间的第四电荷泵晶体管和第四电流源，第三电荷泵晶体管响应于第一辅助控制信号被激活，第二电荷泵晶体管响应于第二辅助控制信号被激活，第二电荷泵在第二节点处提供第二电荷泵信号。
31.如权利要求27所述的锁相环，其中，第三电荷泵包括：串联连接在第一电压馈送和第三节点之间的第五电流源和第五电荷泵晶体管，及串联连接在第三节点和接地参考电压之间的第六电荷泵晶体管和第六电流源，第五电荷泵晶体管响应于第一控制信号被激活，第六电荷泵晶体管响应于第二控制信号被激活，第三电荷泵在第三节点处提供第三电荷泵信号。
32.如权利要求27所述的锁相环，其中，第四电荷泵包括：串联连接在第一电压馈送和第四节点之间的第七电流源和第七和第八电荷泵晶体管，及串联连接在第三节点和接地参考电压之间的第九和第十电荷泵晶体管和第八电流源，第七电荷泵晶体管响应于第一控制信号被激活，第八电荷泵晶体管响应于第一辅助控制信号被激活，第九电荷泵晶体管响应第二辅助控制信号被激活，第十电荷泵晶体管响应第二控制信号被激活，第四电荷泵在第四节点处提供第四电荷泵信号。
33.一种存储装置包括：
多个可寻址存储单元，每个单元包括数据存储元件；
解码器，其从外部信源接收地址，并产生对至少一个寻址存储单元进行存取的行信号和列信号；以及
锁相环。该锁相环包括：
第一电荷泵，其接收响应参考时钟信号和反馈时钟信号的相位比较结果产生的第一和第二控制信号，并作出响应而产生第一电荷泵信号；
环路滤波器，其包括运算放大器，该运算放大器具有接收第一电荷泵信号的第一输入端、分别接收第一和第二控制信号的第二和第三输入端、以及接收控制电压的第四输入端、以及响应于在第一、第二、第三和第四输入端处提供的信号产生控制电压的输出端；以及
压控振荡器，其接收控制电压信号，并作出响应而产生反馈时钟信号。
34.如权利要求33所述的存储装置，其中，环路滤波器的运算放大器包括：第一运算放大器，并且通过第一运算放大器产生的控制电压包括第一控制电压；还包括第二运算放大器，该第二运算放大器在第一输入端上接收第一控制电压并产生提供给压控振荡器的第二控制电压，第二运算放大器的第二输入端经由反馈路径接收第二控制电压。
35.如权利要求33所述的存储装置，其还包括：
脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号；并接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；以及
第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生辅助电荷泵信号，辅助电荷泵信号结合第一电荷泵信号应用于运算放大器的第一输入。
36.如权利要求35所述的存储装置，其还包括控制信号生成器，其接收第一和第二辅助控制信号，如果第一和第二辅助控制信号中的任何一个起作用，那么产生第三控制信号，其中运算放大器包括接收第三控制信号的第五输入端，并且响应于第三控制信号产生控制电压。
37.一种存储装置，包括：
多个可寻址存储单元，每个单元包括数据存储元件；
解码器，其接收来自外部信源的地址，并产生用于对至少一个寻址存储单元进行存取的行信号和列信号；以及
锁相环，该锁相环包括：
相位检测器，其接收参考时钟信号和反馈时钟信号，比较参考时钟信号和反馈时钟信号的相位差，并且响应于该比较结果而产生第一和第二控制信号；
第一电荷泵，其接收第一和第二控制信号，并作出响应而产生第一电荷泵信号；
脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间期间时，产生第一辅助控制信号，及接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间期间时，产生第二辅助控制信号；
第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生第二电荷泵信号；
第三电荷泵，其接收第一和第二控制信号，并作出响应而产生第三电荷泵信号；
第四电荷泵，其接收第一和第二控制信号以及及第一和第二辅助控制信号，并作出响应而产生第四电荷泵信号；
包括运算放大器的环路滤波器，该运算放大器具有接收第一电荷泵信号和第二电荷泵信号复合的第一输入端、具有接收第三电荷信号、第四电荷信号和控制电压信号复合的第二输入端、以及具有一个输出端，该输出端响应于在第一和第二输入端处提供的信号，产生控制电压信号；以及
压控振荡器，其接收控制电压信号，并作出响应而产生参考时钟信号。
38.一种存储系统，包括：
存储控制器，产生命令和地址信号；以及
包括多个存储装置的存储模块，该存储模块接收命令和地址信号，并作出响应，将数据存储到存储装置中和从存储装置找回数据，
其中每个存储装置包括：
多个可寻址存储单元，每个单元包括数据存储单元；
解码器，其从外部信源接收地址，并产生用于对至少一个寻址存储单元进行存取的行信号和列信号；以及
锁相环，该锁相环包括：
第一电荷泵，其接收响应于参考时钟信号和反馈时钟信号相位的比较结果所产生的第一和第二控制信号，并作出响应而产生第一电荷泵信号；
包括运算放大器环路滤波器的，该运算放大器具有接收第一电荷泵信号的第一输入端，分别接收第一和第二控制信号的第二和第三输入端，和接收控制电压的第四输入端，及响应于在第一、第二、第三和第四输入端处提供的信号而产生控制电压的输出端；以及
压控振荡器，其接收控制电压信号，并作出响应而产生反馈时钟信号。
39.如权利要求38所述的存储系统，其中，环路滤波器的运算放大器包括第一运算放大器，其中通过第一运算放大器产生的控制电压包括第一控制电压，还包括第二运算放大器，该第二运算放大器在第一输入端上接收第一控制电压并产生提供给压控振荡器的第二控制电压，第二运算放大器的第二输入端通过反馈路径接收第二控制电压。
40.如权利要求38所述的存储系统，其还包括：
脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号；并接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；以及
第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生辅助电荷泵信号，辅助电荷泵信号结合第一电荷泵信号应用于运算放大器的第一输入端。
41.如权利要求40所述的存储系统，还包括控制信号生成器，其接收第一和第二辅助控制信号，如果第一和第二辅助控制信号中的任何一个起作用，那么产生第三控制信号，并且，运算放大器包括接收第三控制信号的第五输入端，并响应第三控制信号产生控制电压。
42.一种存储系统，包括：
存储控制器，产生命令和地址信号；以及
存储模块，包括多个存储装置，该存储模块接收命令和地址信号，并作出响应，将数据存储到存储装置和从存储装置找回数据，
其中每个存储装置包括：
多个可寻址存储单元，每个单元包括数据存储单元；
解码器，从外部信源接收地址，并产生用于对至少一个寻址存储单元进行存取的行信号和列信号；以及
锁相环，该锁相环包括：
相位检测器，其接收参考时钟信号和反馈时钟信号、比较参考时钟信号和反馈时钟信号的相位差、并响应比较结果而产生第一和第二控制信号；
第一电荷泵，其接收第一和第二控制信号，并作出响应而产生第一电荷泵信号；
脉冲宽度滤波器，其接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号，并接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；
第二电荷泵，其接收第一和第二辅助控制信号，并作出响应而产生第二电荷泵信号；
第三电荷泵，其接收第一和第二控制信号，并作出响应而产生第三电荷泵信号；
第四电荷泵，其接收第一和第二控制信号以及第一和第二辅助控制信号，并作出响应而产生第四电荷泵信号；
包括运算放大器的环路滤波器，该运算放大器具有接收结合第一电荷泵信号和第二电荷泵信号的第一输入端、具有接收第三电荷泵信号、第四电荷泵信号和控制电压信号复合的第二输入端，具有一个输出端，该输出端响应于在第一和第二输入端处提供的信号，产生控制电压；以及
压控振荡器，其接收控制信号，并作出响应而产生参考时钟信号。
43.一种方法，包括：
在第一电荷泵上接收响应参考时钟信号和反馈时钟信号相位的比较结果产生的第一和第二控制信号，并作出响应而产生第一电荷泵信号；
在运算放大器上接收在第一输入端处的第一电荷泵信号，在运算放大器的第二和第三输入端处分别接收第一和第二控制信号，并且在运算放大器的第四输入端处接收控制电压，并响应于在第一、第二、第三和第四输入端处提供的信号，在运算放大器的输出端上产生控制电压；以及
接收压控振荡器的控制电压信号，并作出响应而产生反馈时钟信号。
44.如权利要求43所述的方法，其中，运算放大器包括第一运算放大器，其中由第一运算放大器产生的控制电压包括第一控制电压，并且该方法还包括：在第二运算放大器上接收在第一输入端处的第一控制电压，以及产生提供给压控振荡器的第二控制电压，第二运算放大器的第二输入端通过反馈路径接收第二控制电压。
45.如权利要求43所述的方法，还包括：
在脉冲宽度滤波器上接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号；并在脉冲宽度滤波器上接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；
在第二电荷泵上接收第一和第二辅助控制信号，并作出响应而产生辅助电荷泵信号，辅助电荷泵信号结合第一电荷泵信号共同应用于运算放大器的第一输入端。
46.如权利要求45所述的方法，还包括：在控制信号生成器上接收第一和第二辅助控制信号；如果第一和第二辅助控制信号中的任何一个起作用，那么产生第三控制信号；在运算放大器的第五输入端上接收第三控制信号；并响应于第三控制信号，在运算放大器的输出端上产生控制电压。
47.一种方法，包括：
在相位检测器上接收参考时钟信号和反馈时钟信号，比较参考时钟信号和反馈时钟信号的相位差，并响应于比较的结果，产生第一和第二控制信号；
在第一电荷泵上接收第一和第二控制信号，并作出响应而产生第一电荷泵信号；
在脉冲宽度滤波器上接收第一控制信号，并作出响应，当第一控制信号的起作用时间大于第一预定时间时，产生第一辅助控制信号，并且接收第二控制信号，并作出响应，当第二控制信号的起作用时间大于第二预定时间时，产生第二辅助控制信号；
在第二电荷泵上接收第一和第二辅助控制信号，并作出响应而产生第二电荷泵信号；
在第三电荷泵上接收第一和第二控制信号，并作出响应而产生第三电荷泵信号；
在第四电荷泵上接收第一和第二控制信号以及第一和第二辅助控制信号，并作出响应而产生第四电荷泵信号；
在包括运算放大器的环路滤波器上，接收在第一输入端处的第一电荷泵信号和第二电荷泵信号的复合，接收在第二输入端处的第三电荷泵信号、第四电荷泵信号和控制电压信号的复合，响应于在第一和第二输入端处提供的信号，在输出端处产生控制电压信号；以及
在压控振荡器上接收控制电压信号，并作出响应而产生参考时钟信号。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159433B (zh) * 2006-10-08 2011-08-31 北京大学深圳研究生院 一种快速锁定的锁相环电路
CN1983855B (zh) * 2006-05-18 2011-09-07 威盛电子股份有限公司 闭环控制系统及动态调整带宽的方法、收敛状态检测模块
CN110495102A (zh) * 2016-12-28 2019-11-22 模拟比特公司 用于锁相环路的电荷泵装置的方法和电路

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100795934B1 (ko) * 2005-04-29 2008-01-22 최대섭 태양광 인버터용 자동위상 변환 및 보호 회로
KR100920831B1 (ko) * 2007-08-10 2009-10-08 주식회사 하이닉스반도체 위상 검출 회로
KR100922926B1 (ko) * 2007-12-27 2009-10-22 주식회사 동부하이텍 액정표시장치의 구동장치 및 그 구동방법
US8854094B2 (en) * 2008-03-21 2014-10-07 Broadcom Corporation Phase locked loop
US8598955B2 (en) 2012-03-30 2013-12-03 Freescale Semiconductor, Inc. Phase locked loop with adaptive loop filter
US8487677B1 (en) 2012-03-30 2013-07-16 Freescale Semiconductor, Inc. Phase locked loop with adaptive biasing
US8803575B2 (en) * 2012-07-02 2014-08-12 Qualcomm Incorporated Charge pump circuit
US9337724B2 (en) 2013-11-19 2016-05-10 Globalfoundries Inc. Load sensing voltage charge pump system
US10027333B2 (en) * 2016-11-18 2018-07-17 Stmicroelectronics International N.V. Phase locked loops having decoupled integral and proportional paths
JP6906460B2 (ja) * 2018-02-23 2021-07-21 ルネサスエレクトロニクス株式会社 Ｐｌｌ回路、それを備えた半導体装置、及び、ｐｌｌ回路の制御方法
US10924123B2 (en) * 2018-12-13 2021-02-16 Texas Instruments Incorporated Phase-locked loop (PLL) with direct feedforward circuit
KR20210009924A (ko) 2019-07-18 2021-01-27 삼성전자주식회사 서브 샘플링 pll 회로를 포함하는 pll 회로 및 클록 발생기
US20210176980A1 (en) * 2019-12-13 2021-06-17 Woodstream Corporation System And Method For Controlling A Shock Output Of An Electronic Animal Trap
CN112953527A (zh) * 2021-03-12 2021-06-11 中国科学院微电子研究所 一种快速锁定的锁相环结构及电子设备

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56119520A (en) * 1980-02-26 1981-09-19 Nippon Telegr & Teleph Corp <Ntt> Primary low-pass filter
JPH0165527U (zh) * 1987-10-20 1989-04-26
JPH0371722A (ja) * 1989-08-11 1991-03-27 Nec Corp 周波数シンセサイザ
JP2945545B2 (ja) * 1992-04-02 1999-09-06 三菱電機株式会社 Ｐｌｌ回路装置および位相差検出回路装置
JPH07170178A (ja) * 1993-09-10 1995-07-04 Sun Microsyst Inc Ｐｌｌ減衰回路
JPH09214332A (ja) * 1996-02-05 1997-08-15 Nec Eng Ltd Ｐｌｌ回路
JP4066500B2 (ja) * 1998-04-08 2008-03-26 ソニー株式会社 Ｐｌｌ回路
JP4089030B2 (ja) 1998-09-18 2008-05-21 ソニー株式会社 クロック発生回路
KR200331877Y1 (ko) * 1998-10-26 2004-03-25 주식회사 하이닉스반도체 위상동기루프회로
JP2000341116A (ja) * 1999-05-25 2000-12-08 Mitsubishi Electric Corp 位相同期回路
US7010076B1 (en) * 1999-10-29 2006-03-07 Adc Telecommunications, Inc. Systems and methods for holdover circuits in phase locked loops
US6329882B1 (en) * 1999-12-20 2001-12-11 Intel Corporation Third-order self-biased phase-locked loop for low jitter applications
KR20020001124A (ko) * 2000-06-26 2002-01-09 박종섭 안정적인 클럭 신호를 발생하기 위한 위상 고정 루프
US6664826B1 (en) * 2000-07-20 2003-12-16 Motorola, Inc. Loop filter and amplifier for improved phase margin and decreased phase noise with VCOs
US6456165B1 (en) * 2000-08-18 2002-09-24 International Business Machines Corporation Phase error control for phase-locked loops
US6504438B1 (en) * 2001-09-17 2003-01-07 Rambus, Inc. Dual loop phase lock loops using dual voltage supply regulators
US6611161B1 (en) * 2001-11-06 2003-08-26 National Semiconductor Corporation Charge pump circuit for a high speed phase locked loop
US6570423B1 (en) * 2002-08-29 2003-05-27 Sun Microsystems, Inc. Programmable current source adjustment of leakage current for phase locked loop

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1983855B (zh) * 2006-05-18 2011-09-07 威盛电子股份有限公司 闭环控制系统及动态调整带宽的方法、收敛状态检测模块
CN101159433B (zh) * 2006-10-08 2011-08-31 北京大学深圳研究生院 一种快速锁定的锁相环电路
CN110495102A (zh) * 2016-12-28 2019-11-22 模拟比特公司 用于锁相环路的电荷泵装置的方法和电路
CN110495102B (zh) * 2016-12-28 2020-11-27 模拟比特公司 用于锁相环路的电荷泵装置的方法和电路
US11115030B2 (en) 2016-12-28 2021-09-07 Analog Bits Inc. Method and circuits for charge pump devices of phase-locked loops

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